CN103066990B - 一种基于集成电路的输出单元电路 - Google Patents

Abstract

本发明涉及一种基于集成电路的输出单元电路，包括逻辑反相电路，用于对输入信号反相转换并向电平转换单元和输出缓冲单元提供输入信号以及偏置电压；电平转换电路，用于接收逻辑反相电路的输出信号和偏置电压并对输入进的信号进行电平转换；输出缓冲电路，用于接收输入信号、逻辑反相电路提供的偏置电压和电平转换电路的输出信号并向外界输出。其有益效果为：所述输出单元电路采用低电压工艺，使晶体管在额定电压下正常工作，在不损害晶体管的使用寿命的情况下，向外界输出高电压信号或者低电压信号。一方面节省芯片面积，另一方面降低功耗。

Description

一种基于集成电路的输出单元电路

技术领域

本发明涉及一种半导体集成电路，尤其涉及一种基于集成电路的输出单元电路。

背景技术

输入/输出单元电路在集成电路中起着很重要的作用。一方面，由于芯片内部的电平电压和外部电平电压的不同，需要将芯片内部信号电平和外部信号电平转换，这是输入/输出单元电路的第一个功能；另一方面，整个芯片需要静电放电（ESD）保护，由输入/输出单元电路来承担静电放电保护最为合适，此为输入/输出单元电路第二个功能。

一般地，电平电压越低功耗越低。随着集成电路制造工艺技术的不断提高，特征尺寸越来越小。减小特征尺寸，既可以减小芯片的面积，也可以降低电平电压，进而降低整个芯片的功耗。因而特征尺寸的缩小总是伴随着电平电压的降低，降低的电平电压减少整个芯片的功耗。有些系统中的芯片电平电压较低，如2.5V和3.3V；有些系统中的芯片电平电压较高如5V。这些芯片往往是不同的公司在不同的时间设计制造的，很难在短时间完全统一电平电压标准。在实际应用中，不同电压芯片互联以交换信息。不同特征尺寸的器件耐压能力不同，一般而言，随着特征尺寸缩小，器件耐压能力也相应减小。例如，一个5V电平电压的芯片和一个3.3V电平电压芯片互联（实际应用中经常遇到），3.3V芯片一般采用3.3V工艺，3.3V芯片中器件的最高耐压一般不超过4V。当5V电平电压芯片上的信号传送给3.3V芯片时，如果设计不好，就会永久性损坏3.3V的器件。而3.3V的信号传给5V电平芯片容易导致大的电流泄露。这些问题一直是设计师的难题，为此，很多研究者对此问题做了深入研究。然而，过去的研究主要集中在低压互补金属氧化物硅（CMOS）工艺中具有高压输入容忍性的输入/输出单元电路研究。亦即高压信号传送给低压工艺芯片时所遇到安全可靠性问题，未曾有在低压工艺芯片中，可以选择性的输出高压信号或者低压信号的报道和研究，导致目前的实际应用中，不得不使用高压工艺来输出高压信号和低压信号，既增加芯片的面积，也增加芯片的功耗。

发明内容

本发明目的在于克服以上现有技术之不足，提供能输出高压信号但采用低压工艺的输出单元电路，安全可靠，具体有以下技术方案实现：

所述基于集成电路的输出单元电路，包括

逻辑反相电路，用于对输入信号反相转换并向电平转换单元和输出缓冲单元提供输入信号和偏置电压；

电平转换电路，用于接收逻辑反相电路的输出信号和偏置电压并进行电平转换；

输出缓冲电路，用于接收输入信号、偏置电压和电平转换电路的输出信号并向外界输出。

所述输出单元电路的进一步设计在于，所述逻辑反相电路包括第一、第二反相器，所述反相器由上拉管与下拉管连接组成。

所述输出单元电路的进一步设计在于，所述电平转换电路，包括第一、第二电平转换单元，所述每个电平转换单元分别与所述反相器对应连接，电平转换单元由上拉管与下拉管连接组成；

所述输出单元电路的进一步设计在于，所述输出缓冲电路由上拉管与下拉管串接组成。

所述输出单元电路的进一步设计在于，所述上拉管均采用P沟道晶体管，所述下拉管均采用N沟道晶体管。

所述输出单元电路的进一步设计在于，所述第一反相器由P沟道晶体管M1和N沟道晶体管M2组成，M1与M2的栅极相互连接，作为信号输入端a，M1的源极与一电源VDDH连接，M2的源极接地，M1与M2的漏极相互连接并与第一电平转换单元连接；所述第二反相器由P沟道晶体管M15和N沟道晶体管M16组成，M15与M16的栅极相互连接作为信号输入端b，M15的源极与一电源VDD连接，M16的源极接地，M15与M16的漏极相互连接并与第一电平转换单元连接。

所述输出单元电路的进一步设计在于，所述第一电平转换单元由P沟道晶体管M3、M5和N沟道晶体管M7、M9组成，所述晶体管M3、M5、M7、M9依次串接，M3的源极连接一电源VDDIO,　M3漏极连接M5源极，M5漏极连接M7漏极，M7源极连接M9漏极，M9源极接地，M3栅极与第二电平转换单元相连接，M5栅极连接M15和M16的漏极，M7栅极连接一电源VDDH，M7衬底连接地，M9栅极连接M1和M2的漏极；

所述第二电平转换单元由P沟道晶体管M4、M6和N沟道晶体管M8、M10组成，晶体管M4、M6、M8、M10依次串接，M4的源极连接所述电源VDDIO,　M4漏极连接M6源极并与M3的栅极相连接，M6漏极连接M8漏极，M8源极连接M10漏极，M10源极和衬底相连接地，M4栅极与M3的漏极相连接，M6栅极连接M5栅极，M8栅极连接VDDH，M8衬底连接地，M10栅极与信号输入端a连接。

所述输出单元电路的进一步设计在于，所述输出缓冲电路包括P沟道晶体管M11、M12和N沟道晶体管M13、M14，所述M11、M12、M13、M14依次串接，M11漏极连接M12源极，M12漏极连接M13漏极，M13源极连接M14漏极，M11源极连接所述电源VDDIO，M11栅极连接M4栅极，M12栅极连接到M6栅极，M11衬底和M12衬底相连连接到所述电源VDDIO，M13栅极连接到所述电位VDDH，M13衬底接地，M14栅极为一信号输入端c，M14的源极接地。

本发明的优点如下：

所述输出单元电路采用低电压工艺，使晶体管在额定电压下正常工作，在不损害晶体管的使用寿命的情况下，向外界输出高电压信号或者低电压信号。一方面节省芯片面积，另一方面降低功耗，有着广泛的应用价值。

附图说明

图1为所述基于集成电路的输出单元电路的电路图。

图2为实施例提供的基于集成电路的输出单元电路的电路图。

具体实施方式

下面结合附图对本发明方案进行详细说明。

对照图2，本实施例提供的输出电压的输出电路包括逻辑反相电路I、电平转换电路II和输出缓冲电路III。逻辑反相电路，电平转换电路以及输出缓冲电路依次连接。逻辑反相电路包括第一、第二反相器，反相器由上拉管与下拉管连接组成；电平转换电路，包括第一、第二电平转换单元，每个电平转换单元分别与所述反相器对应连接，电平转换单元由上拉管与下拉管连接组成；输出缓冲电路由上拉管与下拉管串接组成。

逻辑反相电路I中，第一反相器由P沟道晶体管M15和N沟道晶体管M16组成。P沟道晶体管M15栅极连接N沟道晶体管M16栅极，形成信号输入端b并连接输入信号LOV，M15源极和衬底相连接电源VDD，M15漏极和M16漏极相连接到第一电平转换单元，M16源极和衬底相连接地。第一逻辑反相单元将输入信号LOV转变为SG输入到电平转换电路II和输出缓冲电路III作为偏置电压。第二反相器由P沟道晶体管M1和N沟道晶体管M2组成。P沟道晶体管M1的栅极连接N沟道晶体管M2的栅极，形成信号输入端a并接入输入信号Pgate，M1源极和衬底相连并连接电源VDDH，M2的源极和衬底相连并接地，M2的漏极和M1的漏极相连并连接到第一电平转换单元。第二逻辑反相单元将输入信号Pgate反相变换后输入到电平转换电路II。

电平转换单元电路II包括由P沟道晶体管M3、M5和N沟道晶体管M7、M9组成的第一电平转换单元以及由P沟道晶体管M4、M6和N沟道晶体管M8、M10组成的第二电平转换单元。P沟道晶体管M3、M5和N沟道晶体管M7、M9依次串接，M3的源极和衬底相连接并连接一电源VDDIO,　M3漏极连接M5源极与衬底，M5漏极连接M7漏极，M7源极连接M9漏极，M9源极和衬底相连并接地，M3栅极与第二电平转换电路相连接，M5栅极连接第一单元电路中的M15和M16的漏极，M7栅极连接电源VDDH，M7衬底连接地，M9栅极连接第一单元电路中的M1和M2的漏极。P沟道晶体管M4、M6和N沟道晶体管M8、M10依次串接，M4的源极和衬底相连接VDDIO,　M4漏极连接M6源极和衬底并和M3的栅极相连接，M6漏极连接M8漏极，M8源极连接M10漏极，M10源极和衬底相连接地，M4栅极与M3的漏极相连接，M6栅极连接M5栅极，M8栅极连接电源VDDH，M8衬底连接地，M10栅极与信号输入端a连接，接入输入信号Pgate。电平转换单元电路II从逻辑反相电路I接收到信号Pgate与Pgate非，经过所述逻辑反相电路I和电平转换单元电路II，转变为输出信号A，信号A的高电平电位为电位VDDIO，低电平电位为信号SG的电位。从而使得电平VDDIO的电压可以超过所述P沟道晶体管M3、M4、M5和M6所能成受的电压而不影响电路的正常使用以及寿命。

输出缓冲电路III包括P沟道晶体管M11、M12和N沟道晶体管M13、M14，P沟道晶体管M11、M12和N沟道晶体管M13、M14依次串行相连接，M11漏极连接M12源极，M12漏极连接M13漏极，M13源极连接M14漏极，M11源极和衬底相连接电源VDDIO，M11栅极连接M4栅极，M12栅极连接到M6栅极，M12衬底连接到电源VDDIO，M13栅极连接到电源VDDH，M13衬底连接到地，M14栅极连接到输入信号Ngate，M14的衬底和源极相连接到地。输出缓冲电路III增大了信号的驱动能力并且使输出信号的高电平为变为VDDIO，低电平变为地电平，最终的输出信号电压幅度大于晶体管正常工作电压但不损害晶体管的使用寿命。

以1.8V/3.3V工艺为实施例，图2中晶体管M15和M16采用1.8V工艺，其余的晶体管都使用3.3V工艺。电源VDD为1.8V,VDDH为3.3V，VDDIO为3.3V或者5V。

当电平VDDIO为5V时，LOV信号为逻辑低电平0，连线SG的电平为1.8V，晶体管M5和M6的栅极对地的电压为1.8V，所以连线A和连线B的对地电压最小是1.8V，最大是5V，晶体管M5和M6的源栅电压最大为3.2V，M5和M6工作在安全电压范围。同理，晶体管M3、M4、M11和M12的源栅电压最大为3.2V，M3、M4、M11和M12也工作在安全电压范围。由于电源VDDH的值选为3.3V，所以晶体管M7、M8和M13栅源电压最大为3.3V，栅漏电压最大为1.7V最小为负3.3V，晶体管M7、M8和M13工作在安全电压范围。同理晶体管M9、M10和M14工作在安全电压范围。图示电路向外输出5V信号。

当电平VDDIO为3.3V时，LOV信号为逻辑高电平，连线SG为0电位，晶体管M5、M6和M12处于导通状态，图示电路2向外输出3.3V信号。

根据本实施例，当输出信号的电压超出晶体管的承受范围时，连线SG的电位抬高，从而降低了关联晶体管的源栅和漏栅电压，使得所有晶体管源栅和漏栅电压都在其能承受的范围之内。当输出信号电压在晶体管承受范围之内时，连线SG的电位偏置为0，此电路正常工作。

Claims (3)

1.一种基于集成电路的输出单元电路，其特征在于，包括

逻辑反相电路，用于对输入信号反相转换并向电平转换单元和输出缓冲单元提供输入信号的偏置电压，包括第一、第二反相器，所述反相器由上拉管与下拉管连接组成，所述第一反相器由P沟道晶体管M1和N沟道晶体管M2组成，M1与M2的栅极相互连接，作为信号输入端a，M1的源极与一电位VDDH连接，M2的源极接地，M1与M2的漏极相互连接并与第一电平转换单元连接；所述第二反相器由P沟道晶体管M15和N沟道晶体管M16组成，M15与M16的栅极相互连接作为信号输入端b，M15的源极与一电位VDD连接，M16的源极接地，M15与M16的漏极相互连接并与第一电平转换单元连接；

电平移位电路，用于接收逻辑反相电路的偏置电压并进行电平移位，包括第一、第二电位平移单元，所述第一电位平移单元与所述第一、第二反相器连接，所述第二电位平移单元与所述第一反相器连接，电平转换单元由上拉管与下拉管连接组成；

输出缓冲电路，用于接收电平移位电路的电平并向外界输出，由上拉管与下拉管串接组成，且所述上拉管均采用P沟道晶体管，所述下拉管均采用N沟道晶体管；

所述逻辑反相电路，电平移位电路以及输出缓冲电路依次连接。

2.根据权利要求1所述的输出单元电路，其特征在于，所述第一电平转换单元由P沟道晶体管M3、M5和N沟道晶体管M7、M9组成，所述晶体管M3、M5、M7、M9依次串接，M3的源极连接一电位VDDIO,M3漏极连接M5源极，M5漏极连接M7漏极，M7源极连接M9漏极，M9源极接地，M3栅极与第二电平转换单元相连接，M5栅极连接M15和M16的漏极，M7栅极连接一电位VDDH，M7衬底连接地，M9栅极连接M1和M2的漏极；

所述第二电平转换单元由P沟道晶体管M4、M6和N沟道晶体管M8、M10组成，晶体管M4、M6、M8、M10依次串接，M4的源极连接所述电位VDDIO,M4漏极连接M6源极并与M3的栅极相连接，M6漏极连接M8漏极，M8源极连接M10漏极，M10源极和衬底相连接地，M4栅极与M3的漏极相连接，M6栅极连接M5栅极，M8栅极连接VDDH，M8衬底连接地，M10栅极与信号输入端a连接。

3.根据权利要求2所述的输出单元电路，其特征在于，所述输出缓冲电路包括P沟道晶体管M11、M12和N沟道晶体管M13、M14，所述M11、M12、M13、M14依次串接，M11漏极连接M12源极，M12漏极连接M13漏极，M13源极连接M14漏极，M11源极连接所述电位VDDIO，M11栅极连接M4栅极，M12栅极连接到M6栅极，M12连接到所述电位VDDIO，M13栅极连接到所述电位VDDH，M13衬底接地，M14栅极为一信号输入端c，M14的源极接地。