CN104242909A - 一种电平转换电路 - Google Patents

Abstract

本发明提供一种电平转换电路，解决non-epi工艺条件下现有技术中电平转换电路不能输出负电压的问题，从而提供一种电平转换电路，用于根据输入信号的变换使输出电压在正电压和负电压之间切换输出。本发明实施例的电平转换电路，通过N阱转换结构，实现了覆盖正电压域到负电压域的电平转换，该电路可实现任意输入电压的电平转换，工艺简单，且实现成本低廉。

Description

一种电平转换电路

技术领域

本发明涉及集成电路技术领域，尤指一种电平转换电路。

背景技术

集成电路在运行过程中，为适应各种应用场景，往往需要不同的电压，例如在LCD驱动中，需要工作于正负压的电平转换电路，但电路的输入电压往往为单一的，因此，集成电路设计时往往需要把输入电压转换成不同应用场景的相应电压。

现有技术中，LCD等芯片的集成电路通常采用CMOS工艺制程，并且随着工艺水平的提高，电路集成度不断提高，单个器件的尺寸和工作电压在降低，MOS器件的击穿电压在逐渐降低,这对电路设计业提出了新的要求。工作于负电压的电平转换电路，其漏极需要输出较大的负电压，这在传统的P型衬底旳基片里，会形成寄生diode导通。因此，在负电压切换过程中防止寄生器件导通是设计时务必要解决的问题。

为了解决电路器件被击穿的问题，常常使用EPI隔离工艺，即增加EPI层隔离衬底，可以有效避免寄生diode的生成，但该工艺的价格较高。因此，在现有技术中采用特定的电路结构来避免使用EPI隔离工艺可以有效降低成本。

如图1所示，为现有技术1传统实现低压转换的电平转换电路，用于实现两个不同低电压之间的电平转换。但在高压邻域,由于gate端的耐压问题不够，则需要解决gate端的耐压问题。

如图2所示，为现有技术2基于LDMOS架构的实现高压转换的电平转换电路，以解决gate端不能耐高压的问题，其漏极采用耐高压的LDMOS工艺，但电路不能输出负电压，否则将会产生寄生diode。

发明内容

本发明为了解决non-epi工艺条件下现有技术中电平转换电路不能输出负电压的问题，从而提供一种电平转换电路，用于根据输入信号的变换使输出电压在正电压和负电压之间切换输出。

为了实现本发明以上发明目的，本发明提供的一种电平转换电路是通过以下技术方案实现的：

一种电平转换电路，所述电平转换电路包括：

P50，P51，P52，P53，P54，N20，N21；其中，P50，P51，P52，P53，P54，N20，N21源极分别连接DNW输入电位电压AVSS；

N20，N21具有逻辑电位相反的输入信号；

P50栅极连接P51漏极，P50漏极连接P52源极，P50源极连接电源电压；

P51栅极连接P50漏极，P51漏极连接P53源极，P52、P53栅极互连，P52漏极连接N20漏极，P53漏极连接N21漏极，N20、N21源极互连；

P50和P52连接点电位为电位B，P51和P53的连接点电位为电位A，电位A经驱动器后的电位为电位C；

P54栅极连接电位C，P54源极连接电源电压，P54漏极连接电位A，P54漏极输出电位经N阱结构进行电平转换后输出电位VOUT。

优选地，所述N阱结构跨接于电位A和电位B间，包括若干个N管：N1，N2，……Nn，Nn+1，以及一P管P1，第一个N管N1源极连接电位B，N1栅极连接N1的输入电位，N1漏极连接N2管源极，N2源极连接N1漏极，N2栅极连接N1输入电位，……，Nn源极连接Nn-1漏极，Nn栅极连接Nn输入电位，Nn漏极连接Nn+1漏极，Nn+1栅极连接Nn输入电位，Nn+1漏极连接Nn漏极；

所述P1管源极连接Nn-1源极，漏极连接I_biasp，栅极连接PLOWB。

本发明实施例的电平转换电路，通过N阱转换结构，实现了覆盖正电压域到负电压域的电平转换，该电路可实现任意输入电压的电平转换，工艺简单，且实现成本低廉。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细说明：

图1为现有技术1传统实现低压转换的电平转换电路；

图2为现有技术2基于LDMOS架构的实现高压转换的电平转换电路；

图3为本发明实施例电平转换电路；

图4为本发明实施例N阱结构示意图。

具体实施方式

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

需要说明的是，本发明实施例中，P沟道金属氧化物半导体场效应管统称为P管，N沟道金属氧化物半导体场效应管统称为N管。

作为一个具体实施例，如图3所示，为本发明实施例一种电平转换电路。图3中，INV为输入电压，OUT为电平转换电路的输出电压，高电位是AVDD，低电位是AVSS，DNW(Deep-N-Well)的输入电位均为AVSS(VSS)，这样，各P管、N管的输入电位也为AVSS。图3中的电平转换电路包括：

P50，P51，P52，P53，P54，N20，N21；P50，P51，P52，P53，P54，N20，N21源极分别连接DNW的输入电位AVSS；

N20，N21具有逻辑电位相反的输入信号；

其中，P50栅极连接P51漏极，P50漏极连接P52源极，P51栅极连接P50漏极，P51漏极连接P53源极，P52、P53栅极互连，P52漏极连接N20漏极，P53漏极连接N21漏极，N20、N21源极互连；

P50和P52连接点电位为B电位，P51和P53的连接点电位为A电位(也称A连接节点电位)，A点电位经驱动器后的电位为C电位(也称C连接节点电位)，C电位连接P54栅极，P54漏极连接A电位；

P54漏极经N阱结构进行电平转换后输出电位VOUT。

如图4所示，其中，N阱结构跨接于A电位和B电位间，包括若干个N管：N1，N2，……Nn，Nn+1，以及一P管，第一个N管N1源极连接电位B(也称B连接节点电位)，N1栅极连接N1的输入电位，N1漏极连接N2管源极，N2源极连接N1漏极，N2栅极连接N1输入电位，……，Nn源极连接Nn-1漏极，Nn栅极连接Nn输入电位，Nn漏极连接Nn+1漏极，Nn+1栅极连接Nn输入电位，Nn+1漏极连接Nn漏极；

所述P1管源极连接Nn-1源极，漏极连接I_biasp，栅极连接PLOWB。其中，I_biasp为偏置电流输入端，PLOWB是电路中的B节点经过INV后的输出。

如图3和4所示，IN+和IN-是逻辑电位相反的输入信号，其电平转换过程如下：

当IN+为1，IN-为0时，M3导通，M0关断，此时A端将被拉至高电位VDD12，则经过一个INV后C端电压是VDD9。由于M2，M6的电压嵌位作用，B最低将被拉至VDD9，则经过一个INV后PLOWB端电压是VDD12。此时M13导通，而与M13的drain端(漏极)连接的N阱结构模块，PLOWB端电压是VDD12，M0关断，而且VDD12的电压没达到导通M7M8M9M11这条通路的电位，M6也处于关断状态，则图A的输出OUT上拉通路导通，下拉通路关断，被上拉通路M13拉至VDD12。

当IN+为0，IN-为1时，M3关断，M0导通，此时B端将被拉至高电位VDD12，则经过一个INV后PLOWB端电压是VDD9。由于M2，M6的电压嵌位作用，A最低将被拉至VDD9，则经过一个INV后C端电压是VDD12。此时M13关断。而与M13的drain端(漏极)连接的N阱结构模块，PLOWB端电压是VDD9，M0导通，偏置电流将在M11的gate上产生足够的电压，使M6导通，M6尺寸较大，将输出端电位快速下拉，则图A的输出OUT上拉通路关断，下拉通路导通，VOUT被拉至负电位。

本发明实施例的电平转换电路，通过N阱转换结构，采用隔离性低压NMOS的串联来实现耐高压，并在负电压时floating的DNW实现了与PSUB的隔离，阻断寄生diode的产生，从而实现了覆盖正电压域到负电压域的电平转换，该电路可实现任意输入电压的电平转换，工艺简单，且实现成本低廉。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (2)

1.一种电平转换电路，其特征在于，所述电平转换电路包括：

P50，P51，P52，P53，P54，N20，N21；其中，P50，P51，P52，P53，P54，N20，N21源极分别连接电压AVSS；

N20，N21具有逻辑电位相反的输入信号；

P50栅极连接P51漏极，P50漏极连接P52源极，P50源极连接电源电压；

P51栅极连接P50漏极，P51漏极连接P53源极，P52、P53栅极互连，P52漏极连接N20漏极，P53漏极连接N21漏极，N20、N21源极互连；

P50和P52连接点电位为电位B，P51和P53的连接点电位为电位A，电位A经驱动器后的电位为电位C；

P54栅极连接电位C，P54源极连接电源电压，P54漏极连接电位A，P54漏极输出电位经N阱结构进行电平转换后输出电位VOUT。

2.根据权利要求1所述的电平转换电路，其特征在于，所述N阱结构跨接于电位A和电位B间，包括：

若干个N管：N1，N2，……Nn，Nn+1，以及一P管P1，第一个N管N1源极连接电位B，N1栅极连接N1的输入电位，N1漏极连接N2管源极，N2源极连接N1漏极，N2栅极连接N1输入电位，……，Nn源极连接Nn-1漏极，Nn栅极连接Nn输入电位，Nn漏极连接Nn+1漏极，Nn+1栅极连接Nn输入电位，Nn+1漏极连接Nn漏极；

所述P1管源极连接Nn-1源极，漏极连接I_biasp，栅极连接PLOWB。