CN109818607A - 电平移位电路 - Google Patents

Abstract

本发明公开了一种电平移位电路，包括偏置电压提供单元、第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管；偏置电压提供单元适于提供偏置电压；第一NMOS管的栅极作为第一输入端，第一NMOS管的源极与第二NMOS管的源极连接第一电源线，第一NMOS管的漏极连接第三PMOS管的漏极；第三PMOS管的栅极连接第四PMOS管的栅极并适于接收偏置电压，第三PMOS管的源极连接第一PMOS管的漏极、第二PMOS管的栅极并作为第一输出端；第二NMOS管的栅极作为第二输入端，第二NMOS管的漏极连接第四PMOS管的漏极；第四PMOS管的源极连接第二PMOS管的漏极、第一PMOS管的栅极并作为第二输出端；第一PMOS管的源极与第二PMOS管的源极连接第二电源线。本发明提供的电平移位电路，可避免厚栅氧工艺。

Description

电平移位电路

技术领域

本发明涉及集成电路技术领域，具体涉及一种电平移位电路。

背景技术

电平移位电路作为低压控制电路和高压驱动电路之间的中间桥梁，被广泛应用于中小功率电源、显示驱动、照明用电子镇流器以及电机驱动转换器等功率集成电路中。典型的电平移位电路如图1所示，所述电平移位电路包括第一NMOS管N1、第二NMOS管N2、第一PMOS管P1以及第二PMOS管P2。

所述第一NMOS管N1的栅极作为所述电平移位电路的第一输入端VI，所述第一NMOS管N1的源极与所述第二NMOS管N2的源极均连接第一电源线VSS，所述第一NMOS管N1的漏极连接所述第一PMOS管P1的漏极、所述第二PMOS管P2的栅极并作为所述电平移位电路的第一输出端VO；所述第二NMOS管N2的栅极作为所述电平移位电路的第二输入端VIB，所述第二NMOS管N2的漏极连接所述第二PMOS管P2的漏极、所述第一PMOS管P1的栅极并作为所述电平移位电路的第二输出端VOB；所述第一PMOS管P1的源极与所述第二PMOS管P2的源极均连接第二电源线VDD，所述第二电源线VDD提供的电源电压高于所述第一电源线VSS提供的电源电压。所述电平移位电路的工作原理如下：

当所述第一输入端VI接收逻辑低电平信号“0”、所述第二输入端VIB接收逻辑高电平信号“1”时，所述第一NMOS管N1和所述第二PMOS管P2截止，所述第二NMOS管N2和所述第一PMOS管P1导通，所述第二输出端VOB的电压被拉低至所述第一电源线VSS提供的低电源电压，所述第一输出端VO的电压被拉高至所述第二电源线VDD提供的高电源电压；

当所述第一输入端VI接收逻辑低电平信号“1”、所述第二输入端VIB接收逻辑高电平信号“0”时，所述第一NMOS管N1和所述第二PMOS管P2导通，所述第二NMOS管N2和所述第一PMOS管P1截止，所述第二输出端VOB的电压被拉高至所述第二电源线VDD提供的高电源电压，所述第一输出端VO的电压被拉低至所述第一电源线VSS提供的低电源电压。

为保证所述电平移位电路正常工作，所述电平移位电路中的高压PMOS管(即所述第一PMOS管P1和所述第二PMOS管P2)的栅极耐压能力必须不小于所述第二电源线VDD提供的高电源电压。因此，所述电平移位电路中的高压PMOS管必须采用较厚的氧化层作为栅氧化层，在制造时就需要额外增加一道厚栅氧工艺，而厚栅氧工艺会导致器件的跨导下降，影响器件性能，且工艺复杂性和生产成本也相应增加。

发明内容

本发明所要解决的是现有的电平移位电路在制造时需要额外增加一道厚栅氧工艺的问题。

本发明通过下述技术方案实现：

一种电平移位电路，包括偏置电压提供单元、第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管、第三PMOS管以及第四PMOS管；

所述偏置电压提供单元适于提供偏置电压；

所述第一NMOS管的栅极作为所述电平移位电路的第一输入端，所述第一NMOS管的源极与所述第二NMOS管的源极均连接第一电源线，所述第一NMOS管的漏极连接所述第三PMOS管的漏极；

所述第三PMOS管的栅极连接所述第四PMOS管的栅极并适于接收所述偏置电压，所述第三PMOS管的源极连接所述第一PMOS管的漏极、所述第二PMOS管的栅极并作为所述电平移位电路的第一输出端；

所述第二NMOS管的栅极作为所述电平移位电路的第二输入端，所述第二NMOS管的漏极连接所述第四PMOS管的漏极；

所述第四PMOS管的源极连接所述第二PMOS管的漏极、所述第一PMOS管的栅极并作为所述电平移位电路的第二输出端；

所述第一PMOS管的源极与所述第二PMOS管的源极均连接第二电源线。

可选的，所述电平移位电路还包括第三NMOS管、第五PMOS管以及第六PMOS管；

所述第三NMOS管的栅极连接所述第一NMOS管的栅极，所述第三NMOS管的源极连接所述第一电源线，所述第三NMOS管的漏极连接所述第六PMOS管的漏极；

所述第六PMOS管的栅极连接所述第三PMOS管的栅极，所述第六PMOS管的源极连接所述第五PMOS管的漏极；

所述第五PMOS管的栅极连接所述第一PMOS管的栅极，所述第五PMOS管的源极连接所述第二电源线。

可选的，所述电平移位电路还包括反相器；

所述反相器的输入端连接所述电平移位电路的第一输入端，所述反相器的输出端连接所述电平移位电路的第二输入端。

可选的，所述偏置电压的电压值满足vdd-vcc-vthp＜vb＜vdd-vcc，其中，vb为所述偏置电压的电压值，vdd为所述第二电源线提供的电源电压的电压值，vcc为所述电平移位电路的第一输入端接收的高电平信号的电压值，vthp为所述第三PMOS管的阈值电压的电压值。

可选的，所述偏置电压提供单元包括M个上拉PMOS管、N个下拉NMOS管以及偏置电流源，M和N为正整数；

第1个上拉PMOS管的源极连接所述第二电源线，第m个上拉PMOS管的源极连接第(m-1)个上拉PMOS管的漏极和第(m-1)个上拉PMOS管的栅极，第M个上拉PMOS管的漏极连接第M个上拉PMOS管的栅极、第1个下拉NMOS管的漏极以及第1个下拉NMOS管的栅极并作为所述偏置电压提供单元的输出端，第n个下拉NMOS管的漏极和第n个下拉NMOS管的栅极连接第(n-1)个下拉NMOS管的源极，第N个下拉NMOS管的源极连接所述偏置电流源的一端，所述偏置电流源的另一端连接所述第一电源线，1＜m≤M、1＜n≤N。

可选的，所述第二电源线提供的电源电压高于所述第一电源线提供的电源电压。

可选的，所述第一电源线为地线。

可选的，所述电平移位电路的第一输入端适于接收高电平信号，所述电平移位电路的第二输入端适于接收低电平信号，所述高电平信号的幅度小于所述第二电源线提供的电源电压。

可选的，所述电平移位电路的第一输入端适于接收低电平信号，所述电平移位电路的第二输入端适于接收高电平信号，所述高电平信号的幅度小于所述第二电源线提供的电源电压。

可选的，所述高电平信号的幅度为低压控制电路的电源电压，所述低电平信号的幅度为所述第一电源线提供的电源电压。

本发明与现有技术相比，具有如下的优点和有益效果：

本发明提供的电平移位电路，通过在典型的电平移位电路基础上增加两个高压PMOS管和偏置电压提供单元，由所述偏置电压提供单元提供驱动新增的两个PMOS管所需的偏置电压，限制新增的两个PMOS管源端的低电平，即提高原有的两个高压PMOS管的栅极电压，控制原有的两个高压PMOS管的栅源电压在低压电源电压范围内，保证电平移位电路的正常功能。由于原有的两个高压PMOS管和新增的两个PMOS管的栅源电压都被控制在低压电源电压范围内，因而所有器件均可采用低压栅氧工艺，避免器件制造时增加额外的厚栅氧工艺，降低了生产成本。进一步，所述偏置电压提供单元由于偏置电流源的存在，限制了所述电平移位电路的整体功耗，在增加所述电平移位电路的驱动电流能力时，不会额外增加电路的功耗。

附图说明

此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：

图1为典型的电平移位电路的电路图；

图2为本发明一种实施例的电平移位电路的电路图；

图3为本发明另一种实施例的电平移位电路的电路图。

具体实施方式

正如背景技术中所描述的，图1所示的电平移位电路在工作时，导通的高压PMOS管的栅极被拉低至所述第一电源线VSS提供的低电源电压，所述第一电源线VSS提供的低电源电压通常为0V，因而导通的高压PMOS管的栅极和源极之间的电压差非常大，必须采用较厚的氧化层作为栅氧化层。基于此，本发明提供一种电平移位电路，通过有效的偏置电路设计，满足高压PMOS管的栅源电压限制条件，实现电路的低压栅氧工艺设计。

为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。

实施例1

图2是本实施例的电平移位电路的电路图，所述电平移位电路包括偏置电压提供单元21、第一NMOS管N1、第二NMOS管N2、第一PMOS管P1、第二PMOS管P2、第三PMOS管P3以及第四PMOS管P4。

具体地，所述偏置电压提供单元21适于提供偏置电压Vb，所述偏置电压Vb用于驱动所述第三PMOS管P3以及所述第四PMOS管P4。需要说明的是，所述偏置电压Vb的具体电压值可根据实际电路参数进行设置，只要保证能够驱动所述第三PMOS管P3以及所述第四PMOS管P4导通，从而将所述第一PMOS管P1和所述第二PMOS管P2的栅源电压控制在低压电源电压范围内即可。在本实施例中，所述偏置电压的电压值满足vdd-vcc-vthp＜vb＜vdd-vcc，其中，vb为所述所述偏置电压的电压值，vdd为所述第二电源线提供的电源电压的电压值，vcc为所述电平移位电路的第一输入端接收的高电平信号的电压值，vthp为所述第三PMOS管的阈值电压的电压值。

所述第一NMOS管N1的栅极作为所述电平移位电路的第一输入端V1，所述第一NMOS管N1的源极与所述第二NMOS管N2的源极均连接第一电源线VSS，所述第一NMOS管N1的漏极连接所述第三PMOS管P3的漏极。所述第一电源线VSS通常为地线，其提供的电源电压为0V。

所述第三PMOS管P3的栅极连接所述第四PMOS管P4的栅极并适于接收所述偏置电压Vb，所述第三PMOS管P3的源极连接所述第一PMOS管P1的漏极、所述第二PMOS管P2的栅极并作为所述电平移位电路的第一输出端VO。

所述第二NMOS管N2的栅极作为所述电平移位电路的第二输入端VIB，所述第二NMOS管N2的漏极连接所述第四PMOS管P4的漏极。在所述电平移位电路工作时，所述第一输入端V1接收的信号控制所述第一NMOS管N1导通、所述第二输入端VIB接收的信号控制所述第二NMOS管N2截止；或者，所述第一输入端V1接收的信号控制所述第一NMOS管N1截止、所述第二输入端VIB接收的信号控制所述第二NMOS管N2导通。也就是说，所述第一输入端V1接收的信号和所述第二输入端VIB接收的信号可以互为反相信号，若所述第一输入端V1接收高电平信号，则所述第二输入端VIB接收低电平信号；若所述第一输入端V1接收低电平信号，则所述第二输入端VIB接收高电平信号。

所述第四PMOS管P4的源极连接所述第二PMOS管P2的漏极、所述第一PMOS管P1的栅极并作为所述电平移位电路的第二输出端VOB。

所述第一PMOS管P1的源极与所述第二PMOS管P2的源极均连接第二电源线VDD，所述第二电源线VDD提供的电源电压高于所述第一电源线VSS提供的电源电压。需要说明的是，所述第二电源线VDD提供的电源电压的具体电压值根据后续高压驱动电路所需驱动能力确定。

本实施例还提供所述偏置电压提供单元21的一种具体电路，所述偏置电压提供单元21包括M个上拉PMOS管、N个下拉NMOS管以及偏置电流源Ib，M和N为正整数。

其中，第1个上拉PMOS管的源极连接所述第二电源线VDD，第m个上拉PMOS管的源极连接第(m-1)个上拉PMOS管的漏极和第(m-1)个上拉PMOS管的栅极，第M个上拉PMOS管的漏极连接第M个上拉PMOS管的栅极、第1个下拉NMOS管的漏极以及第1个下拉NMOS管的栅极并作为所述偏置电压提供单元21的输出端，所述偏置电压提供单元21的输出端用于输出所述偏置电压Vb，第n个下拉NMOS管的漏极和第n个下拉NMOS管的栅极连接第(n-1)个下拉NMOS管的源极，第N个下拉NMOS管的源极连接所述偏置电流源Ib的一端，所述偏置电流源Ib的另一端连接所述第一电源线VSS，1＜m≤M、1＜n≤N。

在本实施例中，以所述偏置电压提供单元21包括3个上拉PMOS管、1个下拉NMOS管以及所述偏置电流源Ib为例，第1个上拉PMOS管P21的源极连接所述第二电源线VDD，第2个上拉PMOS管P22的源极连接第1个上拉PMOS管P21的漏极和第1个上拉PMOS管P21的栅极，第3个上拉PMOS管P23的源极连接第2个上拉PMOS管P22的漏极和第2个上拉PMOS管P22的栅极，第3个上拉PMOS管P23的漏极连接第3个上拉PMOS管P23的栅极、下拉NMOS管N21的漏极以及下拉NMOS管N21的栅极并作为所述偏置电压提供单元21的输出端，下拉NMOS管N21的源极连接所述偏置电流源Ib的一端，所述偏置电流源Ib的另一端连接所述第一电源线VSS。

进一步，由于所述第一输入端V1接收的信号和所述第二输入端VIB接收的信号互为反相信号，因而所述电平移位电路还可以包括反相器A1。所述反相器A1的输入端连接所述第一输入端VI，所述反相器A1的输出端连接所述第二输入端VIB。通过所述反相器A1对所述第一输入端VI接收的信号进行反相，可以获得所述第二输入端VIB接收的信号。

以下对本实施例的电平移位电路的工作原理进行说明：

当所述第一输入端VI接收逻辑低电平信号“0”、所述第二输入端VIB接收逻辑高电平信号“1”时，所述第一NMOS管N1、所述第二PMOS管P2以及所述第三PMOS管P3截止，所述第二NMOS管N2、所述第一PMOS管P1以及所述第四PMOS管P4导通，所述第二输出端VOB的电压被拉低至所述第四PMOS管P4的源极电压，所述第一输出端VO的电压被拉高至所述第二电源线VDD提供的高电源电压；

当所述第一输入端VI输入逻辑低电平信号“1”、所述第二输入端VIB输入逻辑高电平信号“0”时，所述第一NMOS管N1、所述第二PMOS管P2以及所述第三PMOS管P3导通，所述第二NMOS管N2、所述第一PMOS管P1以及所述第四PMOS管P4截止，所述第二输出端VOB的电压被拉高至所述第二电源线VDD提供的高电源电压，所述第一输出端VO的电压被拉低至所述第三PMOS管P3的源极电压。

需要说明的是，所述高电平信号的幅度和所述低电平信号的幅度根据实际需求进行设置，只要保证所述高电平信号能够控制所述第一NMOS管N1或所述第二NMOS管N2导通、所述低电平信号能够控制所述第一NMOS管N1或所述第二NMOS管N2截止即可。在本实施例中，所述高电平信号的幅度为低压控制电路的电源电压，所述低电平信号的幅度为所述第一电源线VSS提供的电源电压。

本实施例提供的电平移位电路，通过在典型的电平移位电路基础上增加所述第三PMOS管P3、所述第四PMOS管P4以及所述偏置电压提供单元21，由所述偏置电压提供单元21提供驱动所述第三PMOS管P3和所述第四PMOS管P4所需的偏置电压Vb，限制所述第三PMOS管P3和所述第四PMOS管P4源端的低电平，即提高所述第一PMOS管P1和所述第二PMOS管P2的栅极电压，控制所述第一PMOS管P1和所述第二PMOS管P2的栅源电压在低压电源电压范围内，保证电平移位电路的正常功能。由于所有PMOS管的栅源电压都被控制在低压电源电压范围内，因而所有器件均可采用相同的低压栅氧工艺，避免器件制造时增加额外的厚栅氧工艺，降低了生产成本。

实施例2

图3是本实施例的电平移位电路的电路图，与图2的实施例相比，所述电平移位电路还包括第三NMOS管N3、第五PMOS管P5以及第六PMOS管P6。

所述第三NMOS管N3的栅极连接所述第一NMOS管N1的栅极，所述第三NMOS管N3的源极连接所述第一电源线VSS，所述第三NMOS管N3的漏极连接所述第六PMOS管P6的漏极。所述第六PMOS管P6的栅极连接所述第三PMOS管P3的栅极，所述第六PMOS管P6的源极连接所述第五PMOS管P5的漏极。所述第五PMOS管P5的栅极连接所述第一PMOS管P1的栅极，所述第五PMOS管P5的源极连接所述第二电源线VDD。本实施例提供的电平移位电路，所述第三NMOS管N3、所述第五PMOS管P5以及所述第六PMOS管P6构成缓冲电路，所述第五PMOS管P5的漏极作为所述缓冲电路的输出端。

以下对本实施例的电平移位电路的工作原理进行说明：

当所述第一输入端VI接收逻辑低电平信号“0”、所述第二输入端VIB接收逻辑高电平信号“1”时，所述第一NMOS管N1、所述第三NMOS管N3、所述第二PMOS管P2、所述第三PMOS管P3以及所述第六PMOS管P6截止，所述第二NMOS管N2、所述第一PMOS管P1、所述第四PMOS管P4以及所述第五PMOS管P5导通，所述第二输出端VOB的电压被拉低至所述第四PMOS管P4的源极电压，所述第一输出端VO的电压被拉高至所述第二电源线VDD提供的高电源电压，所述第五PMOS管P5的漏极电压被拉高至所述第二电源线VDD提供的高电源电压；

当所述第一输入端VI输入逻辑低电平信号“1”、所述第二输入端VIB输入逻辑高电平信号“0”时，所述第一NMOS管N1、所述第三NMOS管N3、所述第二PMOS管P2、所述第三PMOS管P3以及所述第六PMOS管P6导通，所述第二NMOS管N2、所述第一PMOS管P1、所述第四PMOS管P4以及所述第五PMOS管P5截止，所述第二输出端VOB的电压被拉高至所述第二电源线VDD提供的高电源电压，所述第一输出端VO的电压被拉低至所述第三PMOS管P3的源极电压，所述第五PMOS管P5的漏极电压被拉低至所述第六PMOS管P6的源极电压。

本实施例提供的电平移位电路，通过增加所述缓冲电路可以改善所述电平移位电路的输出信号，同时可增加所述电平移位电路的驱动电流能力。并且，由于所述偏置电压提供单元21的存在，增加所述电平移位电路的驱动电流能力时不会额外增加电路的功耗。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种电平移位电路，其特征在于，包括偏置电压提供单元、第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管、第三PMOS管以及第四PMOS管；

所述偏置电压提供单元适于提供偏置电压；

所述第一NMOS管的栅极作为所述电平移位电路的第一输入端，所述第一NMOS管的源极与所述第二NMOS管的源极均连接第一电源线，所述第一NMOS管的漏极连接所述第三PMOS管的漏极；

所述第三PMOS管的栅极连接所述第四PMOS管的栅极并适于接收所述偏置电压，所述第三PMOS管的源极连接所述第一PMOS管的漏极、所述第二PMOS管的栅极并作为所述电平移位电路的第一输出端；

所述第二NMOS管的栅极作为所述电平移位电路的第二输入端，所述第二NMOS管的漏极连接所述第四PMOS管的漏极；

所述第四PMOS管的源极连接所述第二PMOS管的漏极、所述第一PMOS管的栅极并作为所述电平移位电路的第二输出端；

所述第一PMOS管的源极与所述第二PMOS管的源极均连接第二电源线。

2.根据权利要求1所述的电平移位电路，其特征在于，还包括第三NMOS管、第五PMOS管以及第六PMOS管；

所述第三NMOS管的栅极连接所述第一NMOS管的栅极，所述第三NMOS管的源极连接所述第一电源线，所述第三NMOS管的漏极连接所述第六PMOS管的漏极；

所述第六PMOS管的栅极连接所述第三PMOS管的栅极，所述第六PMOS管的源极连接所述第五PMOS管的漏极；

所述第五PMOS管的栅极连接所述第一PMOS管的栅极，所述第五PMOS管的源极连接所述第二电源线。

3.根据权利要求1或2所述的电平移位电路，其特征在于，还包括反相器；

所述反相器的输入端连接所述电平移位电路的第一输入端，所述反相器的输出端连接所述电平移位电路的第二输入端。

4.根据权利要求1或2所述的电平移位电路，其特征在于，所述偏置电压的电压值满足vdd-vcc-vthp＜vb＜vdd-vcc，其中，vb为所述偏置电压的电压值，vdd为所述第二电源线提供的电源电压的电压值，vcc为所述电平移位电路的第一输入端接收的高电平信号的电压值，vthp为所述第三PMOS管的阈值电压的电压值。

5.根据权利要求1或2所述的电平移位电路，其特征在于，所述偏置电压提供单元包括M个上拉PMOS管、N个下拉NMOS管以及偏置电流源，M和N为正整数；

第1个上拉PMOS管的源极连接所述第二电源线，第m个上拉PMOS管的源极连接第(m-1)个上拉PMOS管的漏极和第(m-1)个上拉PMOS管的栅极，第M个上拉PMOS管的漏极连接第M个上拉PMOS管的栅极、第1个下拉NMOS管的漏极以及第1个下拉NMOS管的栅极并作为所述偏置电压提供单元的输出端，第n个下拉NMOS管的漏极和第n个下拉NMOS管的栅极连接第(n-1)个下拉NMOS管的源极，第N个下拉NMOS管的源极连接所述偏置电流源的一端，所述偏置电流源的另一端连接所述第一电源线，1＜m≤M、1＜n≤N。

6.根据权利要求1或2所述的电平移位电路，其特征在于，所述第二电源线提供的电源电压高于所述第一电源线提供的电源电压。

7.根据权利要求6所述的电平移位电路，其特征在于，所述第一电源线为地线。

8.根据权利要求1所述的电平移位电路，其特征在于，所述电平移位电路的第一输入端适于接收高电平信号，所述电平移位电路的第二输入端适于接收低电平信号，所述高电平信号的幅度小于所述第二电源线提供的电源电压。

9.根据权利要求1所述的电平移位电路，其特征在于，所述电平移位电路的第一输入端适于接收低电平信号，所述电平移位电路的第二输入端适于接收高电平信号，所述高电平信号的幅度小于所述第二电源线提供的电源电压。

10.根据权利要求8或9所述的电平移位电路，其特征在于，所述高电平信号的幅度为低压控制电路的电源电压，所述低电平信号的幅度为所述第一电源线提供的电源电压。