CN101562449B - 一种基于mos电流模逻辑的高速电流开关驱动器 - Google Patents

Abstract

本发明提供一种基于MOS电流模逻辑的高速电流开关驱动器，包括：MOS电流模逻辑锁存电路，用于接收电流开关驱动信号，并对所述电流开关驱动信号进行锁存和限幅，使所述电流开关驱动信号同步；MOS电流模逻辑电流开关，用于接收经所述MOS电流模逻辑锁存电路处理的信号，产生限幅的电流源驱动信号，并调整电流开关驱动信号交叉点；以及具有NMOS开关的共源共栅电流源，用于接收经所述MOS电流模逻辑电流开关处理的所述电流开关驱动信号，并输出低失真的电流信号，使得电流开关驱动信号同步，减小溃通效应。

Description

一种基于MOS电流模逻辑的高速电流开关驱动器

技术领域

本发明涉及一种模拟集成电路中的电流开关驱动器，尤其涉及一种低噪声、低失真的MCML(MOS Current Mode Logic，MOS电流模逻辑)高速电流开关驱动器。

背景技术

随着集成电路的迅速发展和便携式设备的广泛使用，低压、低功耗、高效率成为当今集成电路的发展方向。降低电源电压是实现低压低功耗的有效途径之一，但会降低集成电路运行的速度，同时其噪声也会对低电源电压工作下的芯片产生更为显著的影响。

MOS电流模逻辑(MCML)被认为具有较低的功耗延时以及可以调节的输出摆幅，可在低电源电压下工作并获得较为优异的噪声和速度性能。电流开关广泛应用于数模转换器、DC-DC转换器等模拟及数模混合电路中，并构成一些基本电路结构。

但传统的电流开关由于驱动信号的不同步、时钟溃通效应或者控制信号设置不当而使输出信号产生较大失真，对信号的后处理增加了难度，导致必须附带其余整形电路，增加了芯片成本和设计难度。

发明内容

为了解决上述问题，本发明的目的是提供一种基于MOS电流模逻辑的高速电流开关驱动器，使得电流开关驱动信号同步，并可有效减小溃通效应。

为了达到上述目的，本发明提供一种基于MOS电流模逻辑的高速电流开关驱动器，包括：

MOS电流模逻辑锁存电路，用于接收电流开关驱动信号，并对所述电流开关驱动信号进行锁存和限幅，使所述电流开关驱动信号同步；

MOS电流模逻辑电流开关，用于接收经所述MOS电流模逻辑锁存电路处理的信号，产生限幅的电流源驱动信号，并调整电流开关驱动信号交叉点；以及

具有NMOS开关的共源共栅电流源，用于接收经所述MOS电流模逻辑电流开关处理的所述电流开关驱动信号，并输出低失真的电流信号；

所述MOS电流模逻辑电流开关包括：PMOS晶体管M10、PMOS晶体管M11、PMOS晶体管M12、PMOS晶体管M13、NMOS晶体管M14、NMOS晶体管M15、NMOS晶体管M16，其中

PMOS晶体管M10的源极与体端、PMOS晶体管M11源极与体端、PMOS晶体管M12源极与体端和PMOS晶体管M13的源极与体端均接电压源Vdd，PMOS晶体管M11的栅极和PMOS晶体管M12的栅极相连并接低电平；

PMOS晶体管M10的栅极和PMOS晶体管M13的栅极分别作为负相输入端Vin_n和正相输入端Vin_p；

PMOS晶体管M10的漏极、PMOS晶体管M11的漏级、NMOS晶体管M14的漏级与NMOS晶体管M15的栅极相连，并作为正相输出端Vout_p；PMOS晶体管M12的漏极、PMOS晶体管M13的漏级、NMOS晶体管M15的漏级与NMOS晶体管M14的栅极相连，并作为负相输出端Vout_n；

NMOS晶体管M14的源极、NMOS晶体管M15的源极与NMOS晶体管M16的漏极相连，NMOS晶体管M16的源极与衬底接地，NMOS晶体管M16的栅极接第二偏置电压Vbias2。

优选地，所述MOS电流模逻辑锁存电路包括：PMOS晶体管M1、PMOS晶体管M2、NMOS晶体管M3、NMOS晶体管M4、NMOS晶体管M5、NMOS晶体管M6、NMOS晶体管M7、NMOS晶体管M8和NMOS晶体管M9，其中

PMOS晶体管M1的栅极与PMOS晶体管M2的栅极相连并接低电平，该PMOS晶体管M1与PMOS晶体管M2的衬底与源极均与电压源vdd相连，NMOS晶体管M3的漏极、NMOS晶体管M5的栅极与NMOS晶体管M4的漏极相连，并与PMOS晶体管M1的漏级相连，作为负相输出端-Q；

NMOS晶体管M5的漏极、NMOS晶体管M4的栅极与NMOS晶体管M6的漏极相连，并与PMOS晶体管M2的漏级相连，作为正相输出端+Q；

NMOS晶体管M4的源极和NMOS晶体管M5的源极相连，并且接到NMOS晶体管M8的漏级，NMOS晶体管M3的源极和NMOS晶体管M6的源极相连，并且接到NMOS晶体管M7的漏级；NMOS晶体管M3的栅极和NMOS晶体管M6的栅极分别作为电流开关驱动信号的正相输入端+D和负相输入端-D；

NMOS晶体管M7的栅极和NMOS晶体管M8的栅极分别作为时钟信号的正相输入端+Clk与负相输入端-Clk，并作为切换尾电流的开关；

该NMOS晶体管M7的源极和NMOS晶体管M8的源极与NMOS晶体管M9的漏级相连，NMOS晶体管M9的源极与衬底端接地，NMOS晶体管M9的栅极接第一偏置电压Vbias1。

优选地，所述PMOS晶体管M1的栅极和所述PMOS晶体管M2的栅极接地。

优选地，所述PMOS晶体管M11的栅极和所述PMOS晶体管M12的栅极相连并接低电平。

优选地，所述第一偏置电压Vbias1的电压值与所述第二偏置电压Vbias2的电压值相等。

优选地，所述NMOS开关的共源共栅电流源包括：NMOS晶体管M17、NMOS晶体管M18、NMOS晶体管M19和NMOS晶体管M20，其中

NMOS晶体管M17的源极、NMOS晶体管M18的源极与NMOS晶体管M19的漏极相连，NMOS晶体管M17的漏极和NMOS晶体管M18的漏极分别作为正相电流输出端Ip与负相电流输出端In，NMOS晶体管M17的栅极和NMOS晶体管M18的栅极分别作为正相电压输入端Vp与负相电压输入端Vn；

NMOS晶体管M19的源极与NMOS晶体管M20的漏极相连，NMOS晶体管M19的栅极接第三偏置电压Vbias3，NMOS晶体管M20的栅极接第四偏置电压Vibas4，NMOS晶体管M20的源极与衬底端接地。

上述技术方案中的至少一个技术方案具有如下有益效果：通过使用MCML使得输入电平及输出电平的摆幅比较小，并可有效减小溃通效应；并且通过调节电流开关驱动信号交叉点，防止电流开关同时关断，有效地消除输出信号所产生的毛刺和陷阱。

附图说明

图1为本发明的实施例中MCML电流开关驱动器的功能框图；

图2为图1中MCML锁存电路的原理图；

图3为图1中MCML电流开关驱动器的原理图；

图4为图1中NMOS开关的共源共栅电流源的原理图。

具体实施方式

为使本发明的技术方案和优点表达得更加清楚明白，下面结合附图及具体实施例对本发明作进一步详细的说明。

首先，对本发明所涉及的专业术语作以下说明：

MCML：MOS Current Mode Logic，MOS电流模逻辑，具有较小的功耗延时积、可调的输出摆幅，并能在低电源电压工作下保持较高的速度。

MCML电路的输出摆幅可以表示为：

ΔV＝I×R_P

其中，I为流过该支路的偏置电流值，而R_P为调节电阻值。也就是可通过调节电流值或者电阻值的方式来调节输出摆幅。为了保证电路的正常工作，可对电阻值R_P进行调节而使电流值I不变。

为了获得较小的ΔV，MCML电路常常利用工作在深线性区的MOS管作为负载，以得到阻值可调的较小电阻。工作在深线性区的PMOS管沟道电阻可以表示为：

$R_P={[{\mathrm{\μ}}_{\mathrm{eff},p}\×C_{\mathrm{ox}}\×{\left(\frac{W}{L}\right)}_P\×V_{\mathrm{OD}}]}^{-1}$

μ_eff，p为PMOS晶体管的有效沟道迁移率，C_ox为单位面积的电容，V_OD为过驱动电压。增加MOS管的(W/L，宽长比)可以减小沟道电阻，但会增加面积并引入寄生电容，使电路性能下降。优选地，本发明中采用最大的过驱动电压V_OD来保证既得到较小的沟道电阻值又不会引入太多寄生因素，因此本发明中将MCML电路的负载PMOS晶体管栅极接地电平以在较小的W/L条件下获得较高电路性能。

如图1所示，为本发明的实施例中MCML电流开关驱动器的功能框图，该MCML电流开关驱动器包括：MCML锁存电路10、MCML电流开关驱动器20和具有NMOS开关的共源共栅电流源30，其中，MCML锁存电路10用于对电流开关驱动信号进行锁存和限幅，使得电流开关输入信号经过MCML锁存电路10处理后可得到同步的电流开关信号，然后输入到MCML电流开关驱动器20中，该MCML电流开关驱动器20用于产生限幅的电流源驱动信号，并调整电流开关驱动信号交叉点，即得到较小幅度的电流开关信号，使接在MCML电流开关驱动器后面的NMOS开关的共源共栅电流源30输出失真较小的稳定电流信号。

下面在结合图2～图4来详细介绍MCML电流开关驱动器中的各个电路，首先参见图2，为本发明的实施例中MCML锁存电路的电路原理图，该MCML锁存电路包括：PMOS晶体管M1、PMOS晶体管M2、NMOS晶体管M3、NMOS晶体管M4、NMOS晶体管M5、NMOS晶体管M6、NMOS晶体管M7、NMOS晶体管M8和NMOS晶体管M9，其中

PMOS晶体管M1的栅极与PMOS晶体管M2的栅极相连，并且接地gnd。但在实际中仅是要求PMOS晶体管M1和PMOS晶体管M2工作在深线性区，以便得到可调的电阻值，故PMOS晶体管M1的栅极和PMOS晶体管M2的栅极可以接至任何低电平而不限于接地gnd，在本实施例中，优选地将PMOS晶体管M1的栅极和PMOS晶体管M2的栅极接地gnd。

该PMOS晶体管M1与PMOS晶体管M2的衬底与源极均与电压源vdd相连。NMOS晶体管M3的漏极、NMOS晶体管M5的栅极与NMOS晶体管M4的漏极相连，并与PMOS晶体管M1的漏级相连，同时作为负相输出端-Q。NMOS晶体管M5的漏极、NMOS晶体管M4的栅极与NMOS晶体管M6的漏极相连，并与PMOS晶体管M2的漏级相连，同时作为正相输出端+Q。NMOS晶体管M4的源极和NMOS晶体管M5的源极相连，并且接到NMOS 晶体管M8的漏级。NMOS晶体管M3的源极和NMOS晶体管M6的源极相连，并且接到NMOS晶体管M7的漏级。NMOS晶体管M3的栅极和NMOS晶体管M6的栅极分别作为电流开关驱动信号的正相输入端+D和负相输入端-D。该NMOS晶体管M7的栅极和NMOS晶体管M8的栅极分别作为时钟信号的正相输入端+Clk与负相输入端-Clk，并作为切换尾电流的开关。由于使用了一路时钟，在时钟的高电平阶段数据输入，而在时钟低电平阶段输出，此时时钟可以具有较小的摆幅，从而溃通效应得到进一步减小。

该NMOS晶体管M7的源极和NMOS晶体管M8的源极与NMOS晶体管M9的漏级相连。NMOS晶体管M9的源极与衬底端接地gnd，NMOS晶体管M9的栅极接第一偏置电压Vbias1，以保证MCML锁存器的正常工作。

在本实施例中，PMOS晶体管M1、PMOS晶体管M2与NMOS晶体管M3和NMOS晶体管M4构成一锁存器，在时钟控制下，高电平阶段数据输入，低电平阶段输出，可使输出信号同步。

参见图3，示出了本发明的实施例中MCML电流开关驱动器的电路原理图，MCML电流开关驱动器20包括：PMOS晶体管M10、PMOS晶体管M11、PMOS晶体管M12、PMOS晶体管M13、NMOS晶体管M14、NMOS晶体管M15、NMOS晶体管M16；

PMOS晶体管M10的源极与体端、PMOS晶体管M11源极与体端、PMOS晶体管M12源极与体端和PMOS晶体管M13的源极与体端均接至电压源vdd。PMOS晶体管M11的栅极和PMOS晶体管M12的栅极相连，并且接地gnd，与上述MCML锁存电路10相同，此处栅极可以接至任何较低电平。PMOS晶体管M10的栅极和PMOS晶体管M13的栅极分别作为负相输入端Vin_n和正相输入端Vin_p，也就是负相输入端Vin_n与MCML锁存电路10中的负相输出端-Q连接，正相输入端Vin_p与MCML锁存电路10中的正相输出端+Q端连接。PMOS晶体管M10的漏极、PMOS晶体管M11的漏级、NMOS晶体管M14的漏级与NMOS晶体管M15的栅极相连，并且作为正相输出端Vout_p。PMOS晶体管M12的漏极、PMOS晶体管M13的漏级、NMOS晶体管M15的漏级与NMOS晶体管M14的栅极相连，并且作为负相输出端Vout_n。

NMOS晶体管M14的源极、NMOS晶体管M15的源极与NMOS晶体管M16的漏极相连。NMOS晶体管M16的源极与衬底接地电源gnd，NMOS晶体管M16的栅极接第二偏置电压Vbias2，以使MCML电流开关驱动器20正常工作。此处的第二偏置电压Vbias2与MCML锁存电路中的第一偏置电压Vbias2可以不同，本实施例优选地MCML锁存电路10中的第一偏置电压Vbias1的电平值与MCML电流开关驱动器20中的第二偏置电压Vbias2的电平值相等。

PMOS晶体管M11、PMOS晶体管M12、NMOS晶体管M14、NMOS晶体管M15构成一锁存器，输入信号可以通过PMOS晶体管M11、PMOS晶体管M12对存储信号进行改写。

参照图4，示出了本发明的实施例中具有NMOS开关的共源共栅电流源的电路原理图，该具有NMOS开关的共源共栅电流源30包括：NMOS晶体管M17、NMOS晶体管M18、NMOS晶体管M19和NMOS晶体管M20，其中

NMOS晶体管M17的源极、NMOS晶体管M18的源极与NMOS晶体管M19的漏极相连。NMOS晶体管M17的漏极和NMOS晶体管M18的漏极分别作为正相电流输出端Ip与负相电流输出端In，NMOS晶体管M17的栅极和NMOS晶体管M18的栅极分别作为正相电压输入端Vp与负相电压输入端Vn。此处的正端与负端仅是为了叙述方便而添加，在具体操作中可对调该正端和负端。NMOS晶体管M19的源极与NMOS晶体管M20的漏极相连，NMOS晶体管M19的栅极接第三偏置电压Vbias3，NMOS晶体管M20的栅极接第四偏置电压Vibas4，其中偏置电压Vbias3和偏置电压Vbias4可使电流源正常工作。NMOS晶体管M20的源极与衬底端接电地。NMOS晶体管M19与NMOS晶体管M20构成共源共栅电流源以提高电流源的输出电阻，使输出电流较为恒定。NMOS开关可以将恒定电流在两路输出中进行切换。

由以上技术方案可知，通过使用MCML使得输入电平及输出电平的摆幅比较小，并可有效减小溃通效应；并且通过调节电流开关驱动信号交叉点，防止电流开关同时关断，有效地消除输出信号所产生的毛刺和陷阱。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (6)

1.一种基于MOS电流模逻辑的高速电流开关驱动器，其特征在于，包括：

MOS电流模逻辑锁存电路，用于接收电流开关驱动信号，并对所述电流开关驱动信号进行锁存和限幅，使所述电流开关驱动信号同步；

MOS电流模逻辑电流开关，用于接收经所述MOS电流模逻辑锁存电路处理的信号，产生限幅的电流源驱动信号，并调整电流开关驱动信号交叉点；以及

具有NMOS开关的共源共栅电流源，用于接收经所述MOS电流模逻辑电流开关处理的所述电流开关驱动信号，并输出低失真的电流信号；

所述MOS电流模逻辑电流开关包括：PMOS晶体管M10、PMOS晶体管M11、PMOS晶体管M12、PMOS晶体管M13、NMOS晶体管M14、NMOS晶体管M15、NMOS晶体管M16，其中

PMOS晶体管M10的源极与体端、PMOS晶体管M11源极与体端、PMOS晶体管M12源极与体端和PMOS晶体管M13的源极与体端均接电压源Vdd，PMOS晶体管M11的栅极和PMOS晶体管M12的栅极相连并接低电平；

PMOS晶体管M10的栅极和PMOS晶体管M13的栅极分别作为负相输入端Vin_n和正相输入端Vin_p；

PMOS晶体管M10的漏极、PMOS晶体管M11的漏级、NMOS晶体管M14的漏级与NMOS晶体管M15的栅极相连，并作为正相输出端Vout_p；PMOS晶体管M12的漏极、PMOS晶体管M13的漏级、NMOS晶体管M15的漏级与NMOS晶体管M14的栅极相连，并作为负相输出端Vout_n；

NMOS晶体管M14的源极、NMOS晶体管M15的源极与NMOS晶体管M16的漏极相连，NMOS晶体管M16的源极与衬底接地，NMOS晶体管M16的栅极接第二偏置电压Vbias2。

2.根据权利要求1所述的基于MOS电流模逻辑的高速电流开关驱动器，其特征在于，所述MOS电流模逻辑锁存电路包括：PMOS晶体管M1、PMOS晶体管M2、NMOS晶体管M3、NMOS晶体管M4、NMOS晶体管M5、NMOS晶体管M6、NMOS晶体管M7、NMOS晶体管M8和NMOS晶体管M9，其中

PMOS晶体管M1的栅极与PMOS晶体管M2的栅极相连并接低电平，该PMOS晶体管M1与PMOS晶体管M2的衬底与源极均与电压源vdd相连，NMOS晶体管M3的漏极、NMOS晶体管M5的栅极与NMOS晶体管M4的漏极相连，并与PMOS晶体管M1的漏级相连，作为负相输出端-Q；

NMOS晶体管M5的漏极、NMOS晶体管M4的栅极与NMOS晶体管M6的漏极相连，并与PMOS晶体管M2的漏级相连，作为正相输出端+Q；

NMOS晶体管M4的源极和NMOS晶体管M5的源极相连，并且接到NMOS晶体管M8的漏级，NMOS晶体管M3的源极和NMOS晶体管M6的源极相连，并且接到NMOS晶体管M7的漏级；NMOS晶体管M3的栅极和NMOS晶体管M6的栅极分别作为电流开关驱动信号的正相输入端+D和负相输入端-D；

NMOS晶体管M7的栅极和NMOS晶体管M8的栅极分别作为时钟信号的正相输入端+Clk与负相输入端-Clk，并作为切换尾电流的开关；

该NMOS晶体管M7的源极和NMOS晶体管M8的源极与NMOS晶体管M9的漏级相连，NMOS晶体管M9的源极与衬底端接地，NMOS晶体管M9的栅极接第一偏置电压Vbias1。

3.根据权利要求2所述的基于MOS电流模逻辑的高速电流开关驱动器，其特征在于，所述PMOS晶体管M1的栅极和所述PMOS晶体管M2的栅极接地。

4.根据权利要求3所述的基于MOS电流模逻辑的高速电流开关驱动器，其特征在于，所述PMOS晶体管M11的栅极和所述PMOS晶体管M12的栅极相连并接低电平。

5.根据权利要求3所述的基于MOS电流模逻辑的高速电流开关驱动器，其特征在于，所述第一偏置电压Vbias1的电压值与所述第二偏置电压Vbias2的电压值相等。

6.根据权利要求3所述的基于MOS电流模逻辑的高速电流开关驱动器，其特征在于，所述NMOS开关的共源共栅电流源包括：NMOS晶体管M17、NMOS晶体管M18、NMOS晶体管M19和NMOS晶体管M20，其中

NMOS晶体管M17的源极、NMOS晶体管M18的源极与NMOS晶体管M19的漏极相连，NMOS晶体管M17的漏极和NMOS晶体管M18的漏极分别作为正相电流输出端Ip与负相电流输出端In，NMOS晶体管M17的栅极和NMOS晶体管M18的栅极分别作为正相电压输入端Vp与负相电压输入端Vn；

NMOS晶体管M19的源极与NMOS晶体管M20的漏极相连，NMOS晶体管M19的栅极接第三偏置电压Vbias3，NMOS晶体管M20的栅极接第四偏置电压Vibas4，NMOS晶体管M20的源极与衬底端接地。

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