CN201656776U - 一种集成电路的i/o口的电位上拉电路和下拉电路 - Google Patents
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Abstract
本实用新型公开了集成电路的I/O口的电位上拉电路和下拉电路，电位上拉电路当无信号输入时，输出高电平，实现了I/O口电平的上拉功能，具有较强的抗噪声干扰能力；不管有无信号输入，都能实现静态功耗为零；第一反相器和第二反相器为整个电路的驱动级，通过调节第一反相器和第二反相器的电流能力可以实现灵活调节I/O口的驱动能力和频率特性；电位下拉电路当无信号输入时，输出低电平，实现了I/O口电平的下拉功能，具有较强的抗噪声干扰能力；不管有无信号输入，都能实现静态功耗为零；第三反相器和第四反相器为整个电路的驱动级，通过调节第三反相器和第四反相器的电流能力可以实现灵活调节I/O口的驱动能力和频率特性。
Description
技术领域
本实用新型涉及一种电位的上拉和下拉电路，尤其是涉及一种集成电路的I/O口的电位上拉电路和下拉电路。
背景技术
许多集成电路的I/O口需要设置一个默认电平，在没有信号输入的情况下保持电位的上拉或者下拉。现有的电位上拉的一种简单应用是通过在I/O口接一个固定电阻到电源VCC上形成，电位下拉的一种简单应用则是通过在I/O口接一个固定电阻到地GND形成，在该电位上拉和下拉电路中也可以使用MOS晶体管替代固定电阻，如图1a所示的电位上拉电路和图1b所示的电位下拉电路。图1a所示的电位上拉电路包括NMOS晶体管N，NMOS晶体管N的漏极和栅极相连接并共同连接到电源VCC上，NMOS晶体管N的源极与集成电路的I/O口相连接，NMOS晶体管N的衬底接地GND；图1b所示的电位下拉电路包括PMOS晶体管P，PMOS晶体管P的漏极和栅极相连接并共同接地GND，PMOS晶体管P的源极与集成电路的I/O口相连接，PMOS晶体管P的衬底接电源VCC。
在上述现有的电位上拉和下拉电路中可以根据固定电阻的阻值大小，或者根据MOS晶体管的栅极宽长比来调整电位上拉和下拉电路的驱动能力和频率特性。比如电位上拉电路的阻抗越小，则电位上拉电路的驱动能力就越强，响应频率就越高，相反电位上拉电路的阻抗越大，则电位上拉电路的驱动能力就越小，响应频率就越低。但是，在现有的电位上拉电路中，当I/O口输入低电平时，电源VCC与I/O口之间会经过电位上拉电路形成电流，产生功耗，若要减小功耗就需要加大电阻或者加大NMOS晶体管的栅极长度，但这样将会大大增加电位上拉电路的面积，同时还存在更加严重的矛盾：如果要求I/O口的驱动能力强，且响应频率高，那么电位上拉电路的阻抗就要小，这种情况下如果I/O口输入低电平，则从电源VCC到I/O口经过电位上拉电路产生的电流就会很大，功耗必然也会很大。现有的电位下拉电路也存在与电位上拉电路相同的缺点，显然现有的电位上拉和下拉电路不适合应用于低功耗、高集成度的集成电路中。
发明内容
本实用新型所要解决的技术问题是提供一种具有较强的抗干扰能力，能够灵活调节电路的驱动能力和频率特性，同时还能够有效保证静态功耗为零，且适用于低功耗、高集成度的集成电路中的电位上拉电路和电位下拉电路。
本实用新型解决上述技术问题所采用的技术方案为：一种集成电路的I/O口的电位上拉电路，包括第一延时开关控制模块、第一PMOS晶体管、第二PMOS晶体管、第一反相器、第二反相器、第一电阻和第二电阻，所述的第一电阻的第一端为所述的电位上拉电路的输入端，所述的第一电阻的第二端分别与所述的第一反相器的输入端和所述的第二电阻的第一端相连接，所述的第二电阻的第二端分别与所述的第一PMOS晶体管的漏极和所述的第二PMOS晶体管的漏极相连接，所述的第二PMOS晶体管的栅极与所述的第一延时开关控制模块相连接，所述的第二PMOS晶体管的源极、所述的第二PMOS晶体管的衬底、所述的第一PMOS晶体管的源极及所述的第一PMOS晶体管的衬底均接电源，所述的第一PMOS晶体管的栅极分别与所述的第一反相器的输出端和所述的第二反相器的输入端相连接，所述的第二反相器的输出端为所述的电位上拉电路的输出端。
所述的第一延时开关控制模块主要由第五电阻和第一电容组成，所述的第五电阻的第一端接电源，所述的第五电阻的第二端与所述的第一电容的正端相连接，所述的第一电容的负端接地，所述的第五电阻的第二端与所述的第一电容的正端的公共连接端为所述的第一延时开关控制模块的输出端。
一种集成电路的I/O口的电位下拉电路，包括第二延时开关控制模块、第一NMOS晶体管、第二NMOS晶体管、第三反相器、第四反相器、第三电阻和第四电阻，所述的第三电阻的第一端为所述的电位下拉电路的输入端，所述的第三电阻的第二端分别与所述的第三反相器的输入端和所述的第四电阻的第一端相连接，所述的第四电阻的第二端分别与所述的第一NMOS晶体管的漏极和所述的第二NMOS晶体管的漏极相连接，所述的第一NMOS晶体管的栅极与所述的第二延时开关控制模块相连接，所述的第一NMOS晶体管的源极、所述的第一NMOS晶体管的衬底、所述的第二NMOS晶体管的源极及所述的第二NMOS晶体管的衬底均接地，所述的第二NMOS晶体管的栅极分别与所述的第三反相器的输出端和所述的第四反相器的输入端相连接，所述的第四反相器的输出端为所述的电位下拉电路的输出端。
所述的第二延时开关控制模块主要由第六电阻和第二电容组成，所述的第六电阻的第一端接地，所述的第六电阻的第二端与所述的第二电容的负端相连接，所述的第二电容的正端接电源，所述的第六电阻的第二端与所述的第二电容的负端的公共连接端为所述的第二延时开关控制模块的输出端。
与现有技术相比，本实用新型的优点在于电位上拉电路当信号输入端没有信号输入时，输出信号为高电平，实现了I/O口电平的上拉功能，具有较强的抗噪声干扰能力，当信号输入端输入高电平时，输出信号为高电平，当信号输入端输入低电平时，输出信号为低电平；不管是电位上拉电路的信号输入端无信号输入、或输入高电平、或输入低电平时，都能实现静态功耗为零；电位上拉电路的第一反相器和第二反相器作为整个电路的驱动级，通过调节第一反相器和第二反相器的电流能力可以实现灵活调节I/O口的驱动能力和频率特性，有效解决了I/O口的驱动能力、频率特性和静态功耗之间的矛盾。电位下拉电路当信号输入端没有信号输入时，输出信号为低电平，实现了I/O口电平的下拉功能，具有较强的抗噪声干扰能力，当信号输入端输入高电平时，输出信号为高电平，当信号输入端输入低电平时，输出信号为低电平；不管是电位下拉电路的信号输入端无信号输入、或输入高电平、或输入低电平时，都能实现静态功耗为零；电位下拉电路的第三反相器和第四反相器作为整个电路的驱动级，通过调节第三反相器和第四反相器的电流能力可以实现灵活调节I/O口的驱动能力和频率特性，有效解决了I/O口的驱动能力、频率特性和静态功耗之间的矛盾。
此外，本实用新型的电位上拉电路和下拉电路结构简单，适用应用于低功耗、高集成度的集成电路中。
附图说明
图1a为现有的电位上拉电路原理图；
图1b为现有的电位下拉电路原理图；
图2为本实用新型的电位上拉电路原理图；
图3为本实用新型的电位下拉电路原理图；
图4a为本实用新型的第一延时开关控制模块的电路原理图；
图4b为本实用新型的第二延时开关控制模块的电路原理图；
图5为本实用新型的电位上拉电路中的第一延时开关控制模块输出的控制信号delay和电源电压VCC的关系曲线示意图；
图6为本实用新型的电位上拉电路中的第二延时开关控制模块输出的控制信号delay和电源电压VCC的关系曲线示意图。
具体实施方式
以下结合附图实施例对本实用新型作进一步详细描述。
实施例一：一种集成电路的I/O口的电位上拉电路，如图2所示，其包括第一延时开关控制模块delay1、第一PMOS晶体管P1、第二PMOS晶体管P2、第一反相器U1、第二反相器U2、第一电阻R1和第二电阻R2，第一电阻R1的第一端为整个电位上拉电路的输入端IN1，第一电阻R1的第二端分别与第一反相器U1的输入端和第二电阻R2的第一端相连接，第二电阻R2的第二端分别与第一PMOS晶体管P1的漏极和第二PMOS晶体管P2的漏极相连接，第二PMOS晶体管P2的栅极与第一延时开关控制模块delay1相连接，第二PMOS晶体管P2的源极、第二PMOS晶体管P2的衬底、第一PMOS晶体管P1的源极及第一PMOS晶体管P1的衬底均接电源VCC，第一PMOS晶体管P1的栅极分别与第一反相器U1的输出端和第二反相器U2的输入端相连接，第二反相器U2的输出端为整个电位上拉电路的输出端OUT1。
本实用新型的电位上拉电路，当电源VCC上电时，第一延时开关控制模块delay1产生一个开关信号，该开关信号控制第二PMOS晶体管P2在电源VCC上电时有短暂的导通。
在此具体实施例中，第一延时开关控制模块delay1的主要作用是：当电源VCC上电时，该第一延时开关控制模块delay1产生一个开关信号，控制第二PMOS晶体管P2导通，并且经过短暂延时后上述开关信号消失。如图5所示，图5中横坐标轴为时间轴，纵坐标轴为电压轴，曲线VCC表示电源电压从零电压开始上升直到稳定的过程，曲线delay表示第二PMOS晶体管P2的栅极电压随着电源电压VCC变化的过程。分析两条曲线变化趋势可知，曲线delay滞后于曲线VCC，即VCC与delay之间存在延时。在上述延时的时间内，当VCC与delay的电压差值大于第二PMOS晶体管P2的阈值电压时，第二PMOS晶体管P2处于导通状态，当VCC与delay的电压差值小于第二PMOS晶体管P2的阈值电压时，第二PMOS晶体管P2处于关闭状态。在此，第二PMOS晶体管P2的阈值电压具体由生产工艺决定。因此第一延时开关控制模块的主要作用是使第二PMOS晶体管P2在电源VCC上电时有短暂的导通。第一延时开关控制模块delay1有多种实现方式，最简单的方式是利用电容充电延时，如图4a所示，其主要由第五电阻R5和第一电容C1组成，第五电阻R5的第一端接电源VCC，第五电阻R5的第二端与第一电容C1的正端相连接，第一电容C1的负端接地，第五电阻R5的第二端与第一电容C1的正端的公共连接端为第一延时开关控制模块delay1的输出端out。在一个短暂的延时期间，第一延时开关模块delay1输出的电位要低于电源电压VCC一个|Vth1|，可保证第二PMOS晶体管P2导通，其中，|Vth1|为第二PMOS晶体管P2的阈值电压。
本实用新型的电位上拉电路的工作状态可以分三种：
第一种工作状态：如果电源VCC上电时电位上拉电路的输入端IN1没有外接信号，那么由第一延时开关控制模块delay1输出的控制信号控制第二PMOS晶体管P2导通，和第二电阻R2组成的上拉通路使节点A1上拉到高电平。通过第一反相器U1，节点B1形成低电平使第一PMOS晶体管P1导通，形成另一条上拉通路。再经过第二反相器U2输出高电平。当第一延时开关控制模块delay1产生的开关信号消失时，第二PMOS晶体管P2截止，上拉通路由第一PMOS晶体管P1和第二电阻R2构成。形成稳定的上拉通道后，第一PMOS晶体管P1、第二电阻R2、第一反相器U1构成一个正反馈环路，抗噪声干扰能力强。而上拉通路的下端，也就是节点A1处没有到电源地GND的放电通路，所以上拉通路电流为0，静态功耗为0。形成稳定上拉通路的关键在于，第一延时开关控制模块delay1输出的控制信号存在的时间足够长，保证在第一PMOS晶体管P1导通后第二PMOS晶体管P2再截止。
第二种工作状态：如果电源VCC上电时电位上拉电路的输入端IN1输入低电平，那么在第一延时开关控制模块delay1存在的短暂时间内，从电源VCC经过第二PMOS晶体管P2、第二电阻R2、第一电阻R1到输入端口之间形成电流通路。此时第二电阻R2、第一电阻R1起到了限流作用，降低了对前级电路驱动能力的要求，其中，第一电阻R1和第二电阻R2具体的电阻值的大小可以根据实际情况确定。同时，第二电阻R2的阻值与第一电阻R1的阻值的比值需要选择合适，保证节点A1的电位低于第一反相器U1的翻转电平。那么，通过第一反相器U1，节点B1为高电平，第一PMOS晶体管P1处于截止状态。节点B1处的信号再通过第二反相器U2输出低电平。最后，当第一延时开关控制模块delay1输出的控制信号消失时，第二PMOS晶体管P2截止，上拉通路截止，整个电位上拉电路的静态功耗为0。
第三种工作状态：如果电源VCC上电时电位上拉电路的输入端IN1输入高电平，那么输入端电平比电源电压VCC高，通过第一电阻R1、第二电阻R2和第二PMOS晶体管P2形成电流通路。此时，节点A1为高电平，经过第一反相器U1，节点B1为低电平，第一PMOS晶体管P1导通形成上拉通路。再经过第二反相器U2输出高电平。经过短暂延时，第一延时开关控制模块delay1输出的控制信号消失时，第二PMOS晶体管P2截止。当上电结束时，如果输入高电平和电源电压VCC等电位，那么上拉通路没有电流，整个电位上拉电路的静态功耗为0。
实施例二：一种集成电路的I/O口的电位下拉电路，如图3所示，其包括第二延时开关控制模块delay2、第一NMOS晶体管N1、第二NMOS晶体管N2、第三反相器U3、第四反相器U4、第三电阻R3和第四电阻R4，第三电阻R3的第一端为整个电位下拉电路的输入端IN2，第三电阻R3的第二端分别与第三反相器U3的输入端和第四电阻R4的第一端相连接，第四电阻R4的第二端分别与第一NMOS晶体管N1的漏极和第二NMOS晶体管N2的漏极相连接，第一NMOS晶体管N1的栅极与第二延时开关控制模块delay2相连接，第一NMOS晶体管N1的源极、第一NMOS晶体管N1的衬底、第二NMOS晶体管N2的源极及第二NMOS晶体管N2的衬底均接地GND，第二NMOS晶体管N2的栅极分别与第三反相器U3的输出端和第四反相器U4的输入端相连接，第四反相器U4的输出端为电位下拉电路的输出端OUT2。
本实用新型的电位下拉电路，当电源VCC上电时，第二延时开关控制模块delay2产生一个开关信号，该开关信号控制第一NMOS晶体管N1在电源VCC上电时有短暂的导通。
在此具体实施例中，第二延时开关控制模块delay2的主要作用是：当电源VCC上电时，该第二延时开关控制模块delay2产生一个开关信号，控制第一NMOS晶体管N1导通，并且经过短暂延时后上述开关信号消失。如图6所示，图6中横坐标轴为时间轴，纵坐标轴为电压轴，曲线VCC表示电源电压从零电压开始上升直到稳定的过程，曲线delay表示第一NMOS晶体管N1栅极电压随着电源电压VCC变化的过程。分析两条曲线变化趋势可知，曲线VCC上升时，曲线delay将跟随曲线VCC变化一段时间，然后逐渐减小到0。在曲线delay跟随曲线VCC变化的这段时间内，当曲线VCC的值上升到大于第一NMOS晶体管N1的阈值电压时，第一NMOS晶体管N1开始导通，当曲线delay的值减小到小于第一NMOS晶体管N1的阈值电压时，第一NMOS晶体管N1关闭。在此，第一NMOS晶体管N1的阈值电压具体由生产工艺决定。因此，第二延时控制模块delay2的主要作用是使第一NMOS晶体管N1在电源VCC上电时有短暂的导通。第二延时开关控制模块delay2有多种实现方式，最简单的方式是利用电容充电延时，如图4b所示，其主要由第六电阻R6和第二电容C2组成，第六电阻R6的第一端接地GND，第六电阻R6的第二端与第二电容C2的负端相连接，第二电容C2的正端接电源VCC，第六电阻R6的第二端与第二电容C2的负端的公共连接端为第二延时开关控制模块delay2的输出端out。在一个短暂的延时期间，第二延时开关模块delay2输出的电位要高于电源地GND一个|Vth2|，可保证第一NMOS晶体管N1导通，其中，|Vth2|为第一NMOS晶体管N1的阈值电压。
本实用新型的电位下拉电路的工作状态可以分三种：
第一种工作状态：如果电源VCC上电时电位下拉电路的输入端IN2没有外接信号，那么由第二延时开关控制模块delay2输出的控制信号控制第一NMOS晶体管N1导通，和第四电阻R4组成的下拉通路使节点A2保持低电平。通过第三反相器U3，节点B2形成高电平使第二NMOS晶体管N2导通，形成另一条下拉通路。再经过第四反相器U4输出低电平。当第二延时开关控制模块delay2产生的开关信号消失时，第一NMOS晶体管N1截止，下拉通路由第二NMOS晶体管N2和第四电阻R4构成。形成稳定的下拉通道后，第二NMOS晶体管N2、第四电阻R4、第三反相器U3构成一个正反馈环路，抗噪声干扰能力强。而下拉通路的上端，也就是节点A2处没有到电源VCC的电流通路，所以下拉通路电流为0，静态功耗为0。形成下拉的关键在于，第二延时开关控制模块delay2输出的控制信号存在的时间足够长，保证在第二NMOS晶体管N2导通后第一NMOS晶体管N1再截止。
第二种工作状态：如果电源VCC上电时电位下拉电路的输入端IN2输入高电平，那么在第二延时开关控制模块delay2输出的控制信号存在的短暂时间内，从输入端经过第一NMOS晶体管N1、第三电阻R3、第四电阻R4到电源地GND之间形成电流通路。此时第三电阻R3、第四电阻R4起到了限流作用，降低了对于前级电路驱动能力的要求，其中，第三电阻R3和第四电阻R4具体电阻值的大小可以根据实际情况确定。同时，R2/R3的值需要选择合适，保证在节点A2的电位高于第三反相器U3的翻转电平。那么，通过第三反相器U3，节点B2为低电平，第二NMOS晶体管N2处于截止状态。节点B2处的信号再通过第四反相器U4输出高电平。最后，当第二延时开关控制模块delay2输出的控制信号消失时，第一NMOS晶体管N1截止，下拉通路截止，整个电位下拉电路的功耗为0。
第三种工作状态：如果电源VCC上电时电位下拉电路的输入端IN2输入低电平，那么第二延时开关控制模块delay2输出的控制信号存在时，通过第三电阻R3、第四电阻R4、第一NMOS晶体管N1形成下拉通路，但是没有电流通路，功耗为0。此时，节点A2为低电平，经过第三反相器U3，节点B2为高电平，第二NMOS晶体管N2导通形成另一条下拉通路。再经过第四反相器U4输出低电平。经过短暂延时，第二延时开关控制模块delay2输出的控制信号消失，第一NMOS晶体管N1截止，但是第二NMOS晶体管N2仍然导通。此时，由第四电阻R4、第三反相器U3、第二NMOS晶体管N2形成正反馈环路，有较强抗噪声能力。稳定后，没有静态电流，功耗为0。
Claims (4)
1.一种集成电路的I/O口的电位上拉电路，其特征在于包括第一延时开关控制模块、第一PMOS晶体管、第二PMOS晶体管、第一反相器、第二反相器、第一电阻和第二电阻，所述的第一电阻的第一端为所述的电位上拉电路的输入端，所述的第一电阻的第二端分别与所述的第一反相器的输入端和所述的第二电阻的第一端相连接，所述的第二电阻的第二端分别与所述的第一PMOS晶体管的漏极和所述的第二PMOS晶体管的漏极相连接，所述的第二PMOS晶体管的栅极与所述的第一延时开关控制模块相连接，所述的第二PMOS晶体管的源极、所述的第二PMOS晶体管的衬底、所述的第一PMOS晶体管的源极及所述的第一PMOS晶体管的衬底均接电源，所述的第一PMOS晶体管的栅极分别与所述的第一反相器的输出端和所述的第二反相器的输入端相连接，所述的第二反相器的输出端为所述的电位上拉电路的输出端。
2.根据权利要求1所述的一种集成电路的I/O口的电位上拉电路，其特征在于所述的第一延时开关控制模块主要由第五电阻和第一电容组成，所述的第五电阻的第一端接电源，所述的第五电阻的第二端与所述的第一电容的正端相连接，所述的第一电容的负端接地，所述的第五电阻的第二端与所述的第一电容的正端的公共连接端为所述的第一延时开关控制模块的输出端。
3.一种集成电路的I/O口的电位下拉电路，其特征在于包括第二延时开关控制模块、第一NMOS晶体管、第二NMOS晶体管、第三反相器、第四反相器、第三电阻和第四电阻，所述的第三电阻的第一端为所述的电位下拉电路的输入端，所述的第三电阻的第二端分别与所述的第三反相器的输入端和所述的第四电阻的第一端相连接，所述的第四电阻的第二端分别与所述的第一NMOS晶体管的漏极和所述的第二NMOS晶体管的漏极相连接，所述的第一NMOS晶体管的栅极与所述的第二延时开关控制模块相连接，所述的第一NMOS晶体管的源极、所述的第一NMOS晶体管的衬底、所述的第二NMOS晶体管的源极及所述的第二NMOS晶体管的衬底均接地，所述的第二NMOS晶体管的栅极分别与所述的第三反相器的输出端和所述的第四反相器的输入端相连接，所述的第四反相器的输出端为所述的电位下拉电路的输出端。
4.根据权利要求3所述的一种集成电路的I/O口的电位下拉电路，其特征在于所述的第二延时开关控制模块主要由第六电阻和第二电容组成，所述的第六电阻的第一端接地，所述的第六电阻的第二端与所述的第二电容的负端相连接，所述的第二电容的正端接电源，所述的第六电阻的第二端与所述的第二电容的负端的公共连接端为所述的第二延时开关控制模块的输出端。
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Cited By (4)
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|---|---|---|---|---|
| CN101795132A (zh) * | 2010-04-02 | 2010-08-04 | 日银Imp微电子有限公司 | 一种集成电路的i/o口的电位上拉电路和下拉电路 |
| CN101795132B (zh) * | 2010-04-02 | 2012-11-28 | 日银Imp微电子有限公司 | 一种集成电路的i/o口的电位上拉电路和下拉电路 |
| CN116979946A (zh) * | 2023-07-28 | 2023-10-31 | 北京中科格励微科技有限公司 | 一种可调上拉电阻的控制电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| AV01 | Patent right actively abandoned |
Granted publication date: 20101124 Effective date of abandoning: 20130306 |
|
| RGAV | Abandon patent right to avoid regrant |