CN116979946A - 一种可调上拉电阻的控制电路 - Google Patents

一种可调上拉电阻的控制电路 Download PDF

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Abstract

本文提供了一种可调上拉电阻的控制电路，包括：比较电路，接收I2C信号，并分别与第一基准电压以及第二基准电压进行比较，输出第一比较信号和第二比较信号；驱动电路，接收第一比较信号以及第二比较信号，根据第一比较信号和第二比较信号输出驱动信号，驱动信号包括高电平信号或低电平信号；上拉电路，包括上拉电阻以及上拉开关管，上拉开关管连接驱动电路、上拉电阻，上拉电路接收驱动信号和I2C信号，I2C信号经过上拉电阻上拉后发送至I2C芯片，实现在接收第一比较信号以及第二比较信号后输出驱动信号，驱动信号仅包括两种状态，即高电平信号和低电平信号，驱动信号驱动上拉开关管不会令上拉开关管处于浮空状态，提升了电路可靠性。

Description

一种可调上拉电阻的控制电路
技术领域
本发明涉及I2C隔离技术领域，尤其是一种可调上拉电阻的控制电路。
背景技术
隔离I2C通过上拉电阻实现高、低电平的输出。为降低功耗，上拉电阻的阻值通常在保证通讯速率的情况下尽可能大，但在电压敏感时间段，较大的上拉电阻容易被干扰产生通讯错误。
如图1所示，现有技术在电压敏感时间段，接入额外上拉电阻R15，R15与R16并联，从而降低上拉电阻的阻值，避免通讯错误。在非电压敏感时间段，仅仅使用R16作为上拉电阻，降低功耗。但是该方案存在一个严重的缺陷，在信号上升沿和下降沿之间(例如电压峰值为5V，当电压从0V到3.3V的部分时刻，上拉开关管Q1处于浮空状态，当电压从3.3V到5V时，上拉开关管Q1开启)，控制R15与R16并联的上拉开关管Q1的栅极在部分时刻(0V到3.3V)处于浮空状态，这是设计人员不希望看到的，也严重影响电路的可靠性。
发明内容
针对现有技术的上述问题，本文的目的在于，提供一种可调上拉电阻的控制电路及控制方法，以解决现有技术中上拉开关管的栅极在部分时刻处于浮空状态的问题。
为了解决上述技术问题，本文的具体技术方案如下：
一方面，本文提供一种可调上拉电阻的控制电路，包括：
比较电路，接收I2C信号，并分别与第一基准电压以及第二基准电压进行比较，输出第一比较信号和第二比较信号；
驱动电路，接收所述第一比较信号以及所述第二比较信号，根据所述第一比较信号和所述第二比较信号输出驱动信号，所述驱动信号包括高电平信号或低电平信号；
上拉电路，包括上拉电阻以及上拉开关管，所述上拉开关管连接所述驱动电路以及所述上拉电阻，所述上拉电路接收所述驱动信号以及所述I2C信号，所述I2C信号经过上拉电阻上拉后发送至I2C芯片。
作为本说明书的一个实施例，当所述上拉开关管为PMOS管时，所述驱动电路包括第一子驱动电路和第二子驱动电路；
所述第一子驱动电路接收所述第一比较信号、所述第二比较信号以及高电平信号，当所述第一比较信号和所述第二比较信号为低电平时，将所述高电平信号作为驱动信号发送至所述上拉开关管；
所述第二子驱动电路接收所述第一比较信号、所述第二比较信号以及低电平信号，当所述第一比较信号和所述第二比较信号为高电平时，将所述低电平信号作为驱动信号发送至所述上拉开关管。
作为本说明书的一个实施例，当所述上拉开关管为NMOS管时，所述驱动电路包括第一子驱动电路、第二子驱动电路和第三子驱动电路；
所述第一子驱动电路接收所述第一比较信号、所述第二比较信号以及高电平信号，当所述第一比较信号和所述第二比较信号为低电平时，将所述高电平信号作为次级驱动信号发送至所述第三子驱动电路；
所述第二子驱动电路接收所述第一比较信号、所述第二比较信号以及低电平信号，当所述第一比较信号和所述第二比较信号为高电平时，将所述低电平信号作为次级驱动信号发送至所述第三子驱动电路；
所述第三子驱动电路接收所述高电平信号、所述低电平信号以及所述次级驱动信号，当所述次级驱动信号为低电平信号时，将所述高电平信号作为所述驱动信号发送至所述上拉开关管；当所述次级驱动信号为高电平信号时，将所述低电平信号作为所述驱动信号发送至所述上拉开关管。
作为本说明书的一个实施例，所述第一子驱动电路包括第五PMOS管和第六PMOS管；
所述第五PMOS管的栅极接收所述第一比较信号，所述第六PMOS管的栅极接收所述第二比较信号；
所述第五PMOS管的源极以及所述第六PMOS管的源极分别接收所述高电平信号；
所述第五PMOS管的漏极以及所述第六PMOS管的漏极相连，输出所述驱动信号至所述上拉开关管；
所述第二子驱动电路包括第五NMOS管以及第六NMOS管；
所述第五NMOS管的栅极接收所述第一比较信号，所述第六NMOS管的栅极接收所述第二比较信号；
所述第五NMOS管的源极与所述第六NMOS管的漏极相连；
所述第六NMOS管的源极接收所述低电平信号；
所述第五PMOS管的漏极输出所述驱动信号至所述上拉开关管。
作为本说明书的一个实施例，所述第一子驱动电路包括第五PMOS管和第六PMOS管；
所述第五PMOS管的栅极接收所述第一比较信号，所述第六PMOS管的栅极接收所述第二比较信号；
所述第五PMOS管的源极以及所述第六PMOS管的源极分别接收所述高电平信号；
所述第五PMOS管的漏极以及所述第六PMOS管的漏极分别与所述第三子驱动电路相连，并输出所述次级驱动信号；
所述第二子驱动电路包括第五NMOS管以及第六NMOS管；
所述第五NMOS管的栅极接收所述第一比较信号，所述第六NMOS管的栅极接收所述第二比较信号；
所述第五NMOS管的源极与所述第六NMOS管的漏极相连；
所述第六NMOS管的源极接收所述低电平信号；
所述第五PMOS管的漏极与所述第三子驱动电路相连，并输出所述次级驱动信号；
所述第三子驱动电路包括第七PMOS管和第七NMOS管；
所述第七PMOS管的栅极和所述第七NMOS管的栅极分别接收所述次级驱动信号；
所述第七PMOS管的源极接收所述高电平信号，所述第七NMOS管的源极接收所述低电平信号；
所述第七PMOS管的漏极和所述第七NMOS管的漏极相连，并输出所述驱动信号至所述上拉开关管。
作为本说明书的一个实施例，所述上拉电路还包括第六电阻和第七电阻；
所述上拉开关管的栅极接收所述驱动信号，所述上拉开关管的源极接收所述高电平信号，所述上拉开关管的漏极与所述第六电阻的一端相连；
所述第六电阻的另一端接收所述I2C信号；
所述第七电阻的一端接收所述高电平信号，所述第七电阻的另一端接收所述I2C信号。
作为本说明书的一个实施例，所述上拉电路还包括第十二电阻和第十三电阻；
所述上拉开关管的栅极接收所述驱动信号，所述上拉开关管的漏极与所述第十二电阻的一端相连，所述上拉开关管的源极接收所述I2C信号；
所述第十二电阻的另一端接收所述高电平信号；
所述第十三电阻的一端接收所述I2C信号，所述第十三电阻的另一端接收所述高电平。
作为本说明书的一个实施例，所述比较电路包括第一运算放大器、第二运算放大器、第一电阻、第二电阻、第三电阻和第四电阻；
所述第一运算放大器的反向输入端分别与所述第一电阻的一端以及所述第二电阻的一端相连，所述第一电阻的另一端接收所述高电平信号，所述第二电阻的另一端接地；
所述第一运算放大器的正向输入端与所述第二运算放大器的反向输入端相连，所述第一运算放大器的输出端输出所述第一比较信号；
所述第二运算放大器的正向输入端分别与所述第三电阻的一端、所述第四电阻的一端以及第五电阻的一端相连，所述第三电阻的另一端接收所述高电平信号，所述第四电阻的另一端接地，所述第五电阻的另一端与所述第二运算放大器的输出端相连，所述第二运算放大器的输出端输出所述第二比较信号。
作为本说明书的一个实施例，所述比较电路包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第八电阻、第九电阻、第十电阻和第十一电阻；
所述第一PMOS管、所述第二PMOS管、所述第三PMOS管以及所述第四PMOS管的源极分别接收所述高电平信号；
所述第一NMOS管、所述第二NMOS管、所述第三NMOS管以及所述第四NMOS管的源极分别接收所述低电平信号；
所述第一PMOS管的栅极分别与所述第八电阻的一端、所述第九电阻的一端以及所述第一NMOS管的栅极相连，所述第一PMOS管的漏极分别与所述第一NMOS管的漏极以及所述第二PMOS管的栅极相连；
所述第二PMOS管的栅极与所述第二NMOS管的栅极相连，所述第二PMOS管的漏极分别与所述第九电阻的另一端以及所述第二NMOS管的漏极相连，所述第二PMOS管的漏极还输出所述第一比较信号；
所述第三PMOS管的栅极分别与所述第十电阻的一端、所述第十一电阻的一端以及所述第三NMOS管的栅极相连，所述第三PMOS管的漏极分别与所述第三NMOS管的漏极以及所述第四PMOS管的栅极相连；
所述第四PMOS管的栅极与所述第四NMOS管的栅极相连，所述第四PMOS管的栅极还输出所述第二比较信号；
所述第四PMOS管的漏极分别与所述第十一电阻的另一端以及所述第四NMOS管的漏极相连。
作为本说明书的一个实施例，当所述I2C信号为数据信号或时钟信号时，包括一个比较电路，一个驱动电路和一个上拉电路；
当所述I2C信号为数据信号以及时钟信号时，包括两个比较电路，两个驱动电路和两个上拉电路。
采用上述技术方案，驱动电路可以在接收第一比较信号以及第二比较信号后输出驱动信号，本文中的驱动信号仅包括两种状态，即高电平信号和低电平信号，通过高电平信号和低电平信号驱动上拉开关管不会令上拉开关管处于浮空状态，提升了电路的可靠性。
为让本文的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
为了更清楚地说明本文实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本文的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了本文实施例现有技术的方案；
图2示出了本文实施例现有技术时序图；
图3示出了本文实施例一种可调上拉电阻的控制电路；
图4示出了本文实施例第一控制电路拓扑图；
图5示出了本文实施例第二控制电路拓扑图；
图6示出了本文实施例第三控制电路拓扑图；
图7示出了本文实施例第一种比较电路以及PMOS管组合的控制电路具体电路图
图8示出了本文实施例第二种比较电路以及PMOS管组合的控制电路具体电路图；
图9示出了本文实施例第一种比较电路以及NMOS管组合的控制电路具体电路图；
图10示出了本文实施例第二种比较电路以及NMOS管组合的控制电路具体电路图；
图11示出了本文实施例第一种比较电路以及双PMOS管组合的控制电路具体电路图；
图12示出了本文实施例第二种比较电路以及双PMOS管组合的控制电路具体电路图；
图13示出了本文实施例第一种比较电路以及双NMOS管组合的控制电路具体电路图；
图14示出了本文实施例第二种比较电路以及双NMOS管组合的控制电路具体电路图；
图15示出了本文实施例第一波形图；
图16示出了本文实施例第二波形图；
图17示出了本文实施例第三波形图；
图18示出了本文实施例第四波形图。
附图符号说明：
1、比较电路；
2、驱动电路；
3、上拉电路；
4、I2C芯片；
5、第一子驱动电路；
6、第二子驱动电路；
7、第三子驱动电路；
8、上拉开关管；
11、第一PMOS管；
12、第二PMOS管；
13、第三PMOS管；
14、第四PMOS管；
15、第五PMOS管；
16、第六PMOS管；
17、第七PMOS管；
21、第一NMOS管；
22、第二NMOS管；
23、第三NMOS管；
24、第四NMOS管；
25、第五NMOS管；
26、第六NMOS管；
27、第七NMOS管；
31、第一电阻；
32、第二电阻；
33、第三电阻；
34、第四电阻；
35、第五电阻；
36、第六电阻；
37、第七电阻；
38、第八电阻；
39、第九电阻；
310、第十电阻；
311、第十一电阻；
312、第十二电阻；
313、第十三电阻；
41、第一运算放大器；
42、第二运算放大器；
51、滤波电容。
具体实施方式
下面将结合本文实施例中的附图，对本文实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本文一部分实施例，而不是全部的实施例。基于本文中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本文保护的范围。
需要说明的是，本文的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本文的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、装置、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
图1现有技术的方案存在一个严重的缺陷，D1、D2、R11以及R13组成驱动电路2。在信号上升沿和下降沿之间(例如电压峰值为5V，当电压从0V到3.3V的部分时刻，上拉开关管Q1处于浮空状态，当电压从3.3V到5V时，上拉开关管Q1开启)，驱动电路2控制R15与R16(R15与R16为上拉电阻)并联的上拉开关管Q1的栅极在部分时刻(0V到3.3V)处于浮空状态，严重影响电路的可靠性。
如图2所示的现有技术时序图，在图2中VG为栅极的电压强度，当需要将上拉开关管导通时，持续将VG电压抬高，到VG达到VDD2时，令上拉开关管Q1导通，以使R15与R16并联，增强上拉能力。在VG逐渐向VDD2过渡时，存在VG曲线倾斜的位置，该位置处于VG为0V到VG开启上拉开关管Q1开启的过渡位置，可见VG倾斜位置为上拉开关管处于浮空状态的过程，需要去除VG倾斜位置，令上拉开关管在任何时刻都不会处于浮空状态，提升电路的可靠性。
为了解决上述问题，本文实施例提供了如图3所示的一种可调上拉电阻的控制电路，能够输出两种状态的电平，保证上拉开关管任何时刻仅处于导通或者关闭的状态，包括：
比较电路，接收I2C信号，并分别与第一基准电压以及第二基准电压进行比较，输出第一比较信号和第二比较信号；
驱动电路，接收所述第一比较信号以及所述第二比较信号，根据所述第一比较信号和所述第二比较信号输出驱动信号，所述驱动信号包括高电平信号或低电平信号；
上拉电路，包括上拉电阻以及上拉开关管，所述上拉开关管连接所述驱动电路以及所述上拉电阻，所述上拉电路接收所述驱动信号以及所述I2C信号，所述I2C信号经过上拉电阻上拉后发送至I2C芯片。
采用上述技术方案，驱动电路可以在接收第一比较信号以及第二比较信号后输出驱动信号，本文中的驱动信号仅包括两种状态，即高电平信号和低电平信号，通过高电平信号和低电平信号驱动上拉开关管不会令上拉开关管处于浮空状态，提升了电路的可靠性。
在本文的电路原理图中，SDA1表示数据信号，SCL1表示时钟信号。
需要说明的是，I2C信号通常具有两路，一路作为数据的传输路径，另一路为时钟的传输路径，I2C信号输入I2C芯片中，可以控制I2C芯片进行运算后输出相应的动作信号，具体的本文不做限定。
一方面，当所述I2C信号为数据信号或时钟信号时，包括一个比较电路，一个驱动电路和一个上拉电路。
如图4所示的第一控制电路拓扑图，当I2C信号为数据信号时，对于数据信号的上拉电阻的控制电路可以为上述电路，I2C信号的另一侧时钟信号的上拉控制可以采用现有技术进行处理，本文对此不做限定。
如图5所示的第二控制电路拓扑图，当I2C信号为时钟信号时，对于时钟信号的上拉电阻的控制电路可以为上述电路，I2C信号的另一侧数据信号的上拉控制可以采用现有技术进行处理，本文对此不做限定。
另一方面，如图6所示的第三控制电路拓扑图，当所述I2C信号为数据信号以及时钟信号时，包括两个比较电路，两个驱动电路和两个上拉电路，举例说明，本文中的I2C信号可以为数据信号以及时钟信号。对于数据信号的上拉电阻的控制电路可以为上述电路，对于时钟信号的上拉电阻的控制电路也可以为上述电路。
由于图4和图5对应的拓扑结构较为相似，作为本文的一个实施例，本文将两种拓扑结构进行统一描述。在一些情况下，上拉电阻的开关管包括PMOS管以及NMOS管两种型号。因此为了便于说明，本文先对PMOS管相关的控制电路结构进行说明。
作为本文的一个实施例，当所述上拉开关管8为PMOS管时，所述驱动电路2包括第一子驱动电路52和第二子驱动电路62；
所述第一子驱动电路52接收所述第一比较信号、所述第二比较信号以及高电平信号，当所述第一比较信号和所述第二比较信号为低电平时，将所述高电平信号作为驱动信号发送至所述上拉开关管8；
所述第二子驱动电路62接收所述第一比较信号、所述第二比较信号以及低电平信号，当所述第一比较信号和所述第二比较信号为高电平时，将所述低电平信号作为驱动信号发送至所述上拉开关管8。
此外，所述第一子驱动电路52接收所述第一比较信号、所述第二比较信号以及高电平信号，所述第二子驱动电路62接收所述第一比较信号、所述第二比较信号以及低电平信号，在一些情况下，若第一比较信号和第二比较信号不一致时，若所述第一比较信号为高电平，所述第二比较信号为低电平时，将所述高电平信号作为驱动信号发送至所述上拉开关管8；若所述第一比较信号为低电平，所述第二比较信号为高电平时，将所述高电平信号作为驱动信号发送至所述上拉开关管8，可见只要第一子驱动电路52接收到低电平，那么就将高电平信号输出。
当确定了驱动电路2以及上拉电路3的具体类型后，本文提供两种比较电路1的电路结构，其中第一种比较电路1采用运放搭建，该电路结构的优势在于可比较的电压范围较大，且搭建较为简单，适用于大多数电路结构。第二种比较电路1采用若干MOS管进行搭建，该电路结构的优势在于成本较为低。下面将结合驱动电路2、上拉电路3以及比较电路1的具体的结构详细说明每一种控制电路的具体结构。
如图7所示第一种比较电路以及PMOS管组合的控制电路具体电路图，具体为：
所述比较电路1包括第一运算放大器41、第二运算放大器42、第一电阻31、第二电阻32、第三电阻33、第四电阻34和第五电阻35；
所述第一运算放大器41的反向输入端分别与所述第一电阻31的一端以及所述第二电阻32的一端相连，所述第一电阻31的另一端接收所述高电平信号，所述第二电阻32的另一端接地；
所述第一运算放大器41的正向输入端与所述第二运算放大器42的反向输入端相连，所述第一运算放大器41的输出端输出所述第一比较信号；
所述第二运算放大器42的正向输入端分别与所述第三电阻33的一端、所述第四电阻34的一端以及所述第五电阻35的一端相连，所述第三电阻33的另一端接收所述高电平信号，所述第四电阻34的另一端接地，所述第五电阻35的另一端与所述第二运算放大器42的输出端相连，所述第二运算放大器42的输出端输出所述第二比较信号。
所述第一子驱动电路52包括第五PMOS管15和第六PMOS管16；
所述第五PMOS管15的栅极接收所述第一比较信号，所述第六PMOS管16的栅极接收所述第二比较信号；
所述第五PMOS管15的源极以及所述第六PMOS管16的源极分别接收所述高电平信号；
所述第五PMOS管15的漏极以及所述第六PMOS管16的漏极相连，输出所述驱动信号至所述上拉开关管8；
所述第二子驱动电路62包括第五NMOS管25以及第六NMOS管26；
所述第五NMOS管25的栅极接收所述第一比较信号，所述第六NMOS管26的栅极接收所述第二比较信号；
所述第五NMOS管25的源极与所述第六NMOS管26的漏极相连；
所述第六NMOS管26的源极接收所述低电平信号；
所述第五PMOS管15的漏极输出所述驱动信号至所述上拉开关管8。
所述上拉电路3还包括第六电阻36和第七电阻37；
所述上拉开关管8的栅极接收所述驱动信号，所述上拉开关管8的源极与所述高电平信号相连，所述上拉开关管8的漏极与所述第六电阻36的一端相连；
所述第六电阻36的另一端接收所述I2C信号；
所述第七电阻37的一端接收所述高电平信号，所述第七电阻37的另一端接收所述I2C信号。
图15所示的第一波形图，为图7电路结构对应波形图，如图7以及图15所示，SDA1是I2C信号，VG是上拉开关管8的栅极驱动信号。
比较电路由两个参考电压不同的比较器(包括第一运算放大器41及其外围电路以及第二运算放大器42及其外围电路)组成，其中第一运算放大器41的参考电压VREF1为固定值，VREF1为第一运算放大器41的反向输入端处的电压确定。第二运算放大器42的参考电压根据第二运算放大器42输出的状态在VREF2和VREF3之间切换，VREF2和VREF3根据第二运算放大器42的正向输入端确定。
在本文中VREF2大于VREF1，VREF3小于VREF1。当第二运算放大器42输出为高电平时，参考电压为VREF2。在VSD1信号上升沿，当SDA1小于VREF1时，第一运算放大器41输出为低电平，第二运算放大器42输出为高电平，驱动电路2输出VG为高电平，上拉开关管8处于关断状态，上拉电阻仅为第七电阻37；当SDA1大于VREF1并小于VREF2时，第一运算放大器41以及第二运算放大器42输出均为高电平，驱动电路2输出VG为低电平，上拉开关管8闭合，上拉电阻为第六电阻36与第七电阻37并联，增强上拉能力，避免通信错误；当SDA1大于VREF2时，第一运算放大器41输出为高电平，第二运算放大器42输出为低电平，驱动电路2输出VG为高电平，上拉开关管8断开，上拉电阻仅为第六电阻36，VREF2切换为VREF3。当输入信号未处于上升沿时，驱动电路输出高电平信号驱动上拉开关管8栅极，上拉开关管8断开，上拉电阻仅为第六电阻36。
通过图15可见，随着I2C信号电压逐渐变化，作用在上拉开关管8栅极的信号VG仅保持两个状态，在第一种情况下为高电平，在第二种情况下为低电平，VG不存在倾斜的状态，因此上拉开关管8也就不会出现浮空状态，提升了电路的稳定性以及可靠性。
如图8所示第二种比较电路1以及PMOS管组合的控制电路具体电路图，具体为：
所述比较电路1包括第一PMOS管11、第二PMOS管12、第三PMOS管13、第四PMOS管14、第一NMOS管21、第二NMOS管22、第三NMOS管23、第四NMOS管24、第八电阻38、第九电阻39、第十电阻310和第十一电阻311；
所述第一PMOS管11、所述第二PMOS管12、所述第三PMOS管13以及所述第四PMOS管14的源极分别接收所述高电平信号；
所述第一NMOS管21、所述第二NMOS管22、所述第三NMOS管23以及所述第四NMOS管24的源极分别接收所述低电平信号；
所述第一PMOS管11的栅极分别与所述第八电阻38的一端、所述第九电阻39的一端以及所述第一NMOS管21的栅极相连，所述第一PMOS管11的漏极分别与所述第一NMOS管21的漏极以及所述第二PMOS管12的栅极相连；
所述第二PMOS管12的栅极与所述第二NMOS管22的栅极相连，所述第二PMOS管12的漏极分别与所述第九电阻39的另一端以及所述第二NMOS管22的漏极相连，所述第二PMOS管12的漏极还输出所述第一比较信号；
所述第三PMOS管13的栅极分别与所述第十电阻310的一端、所述第十一电阻311的一端以及所述第三NMOS管23的栅极相连，所述第三PMOS管13的漏极分别与所述第三NMOS管23的漏极以及所述第四PMOS管14的栅极相连；
所述第四PMOS管14的栅极与所述第四NMOS管24的栅极相连，所述第四PMOS管14的栅极还输出所述第二比较信号；
所述第四PMOS管14的漏极分别与所述第十一电阻311的另一端以及所述第四NMOS管24的漏极相连。
所述第一子驱动电路52包括第五PMOS管15和第六PMOS管16；
所述第五PMOS管15的栅极接收所述第一比较信号，所述第六PMOS管16的栅极接收所述第二比较信号；
所述第五PMOS管15的源极以及所述第六PMOS管16的源极分别接收所述高电平信号；
所述第五PMOS管15的漏极以及所述第六PMOS管16的漏极相连，输出所述驱动信号至所述上拉开关管8；
所述第二子驱动电路62包括第五NMOS管25以及第六NMOS管26；
所述第五NMOS管25的栅极接收所述第一比较信号，所述第六NMOS管26的栅极接收所述第二比较信号；
所述第五NMOS管25的源极与所述第六NMOS管26的漏极相连；
所述第六NMOS管26的源极接收所述低电平信号；
所述第五PMOS管15的漏极输出所述驱动信号至所述上拉开关管8。
所述上拉电路3包括滤波电容51、第六电阻36和第七电阻37；
所述上拉开关管8的栅极接收所述驱动信号，所述上拉开关管8的源极与所述高电平信号相连，所述上拉开关管8的漏极与所述第六电阻36的一端相连；
所述第六电阻36的另一端接收所述I2C信号，所述第六电阻36的另一端与所述滤波电容51的一端相连；
所述第七电阻37的一端接收所述高电平信号，所述第七电阻37的另一端与所述滤波电容51的一端相连；
所述滤波电容51的另一端接地。
此外在一些实施例中，还可以将滤波电容51去掉，去掉后的电路结构与未去掉的电路结构功能一致，滤波电容51在本文中起到滤波作用。
图16所示的第二波形图，为图8电路结构对应波形图，如图8以及图16所示，在本实施例中，比较电路分为两部分，其中一部分为第一PMOS管11、第二PMOS管12、第一NMOS管21以及第二NMOS管22构成阈值电压为VTH1的施密特触发器。另一部分为第三PMOS管13、第四PMOS管14、第三NMOS管23以及第四NMOS管24构成阈值电压为VTH2的施密特触发器。VTH1小于VTH2。比较电路用于监测输入信号SDA1的上升沿并与VTH1和VTH2比较，当输入信号处于上升沿且幅值小于VTH1或大于VTH2时，驱动电路输出VG为高电平，上拉开关管8断开，上拉电阻仅为第六电阻36。当输入信号处于上升沿且幅值大于VTH1并小于VTH2时，驱动电路输出VG为低电平，上拉开关管8闭合，上拉电阻为第六电阻36与第五电阻35并联，增强上拉能力，避免通信错误。当输入信号未处于上升沿时，驱动电路输出VG为高电平，上拉电阻断开，上拉电阻仅为第六电阻36。
通过图16可见，随着I2C信号电压逐渐变化，作用在上拉开关管8栅极的信号VG仅保持两个状态，在第一种情况下为高电平，在第二种情况下为低电平，VG不存在倾斜的状态，因此上拉开关管8也就不会出现浮空状态，提升了电路的稳定性以及可靠性。
对NMOS管相关的控制电路结构进行说明。
作为本文的一个实施例，当所述上拉开关管8为NMOS管时，所述驱动电路2包括第一子驱动电路52、第二子驱动电路62和第三子驱动电路72；
所述第一子驱动电路52接收所述第一比较信号、所述第二比较信号以及高电平信号，当所述第一比较信号和所述第二比较信号为低电平时，将所述高电平信号作为次级驱动信号发送至所述第三子驱动电路72；
所述第二子驱动电路62接收所述第一比较信号、所述第二比较信号以及低电平信号，当所述第一比较信号和所述第二比较信号为高电平时，将所述低电平信号作为次级驱动信号发送至所述第三子驱动电路72；
此外，所述第一子驱动电路52接收所述第一比较信号、所述第二比较信号以及高电平信号，所述第二子驱动电路62接收所述第一比较信号、所述第二比较信号以及低电平信号，在一些情况下，若第一比较信号和第二比较信号不一致时，若所述第一比较信号为高电平，所述第二比较信号为低电平时，将所述高电平信号作为次级驱动信号发送至所述第三子驱动电路72；若所述第一比较信号为低电平，所述第二比较信号为高电平时，将所述高电平信号作为次级驱动信号发送至所述第三子驱动电路72，可见只要第一子驱动电路52接收到低电平，那么就将高电平信号输出。
所述第三子驱动电路72接收所述高电平信号、所述低电平信号以及所述次级驱动信号，当所述次级驱动信号为低电平信号时，将所述高电平信号作为所述驱动信号发送至所述上拉开关管8；当所述次级驱动信号为高电平信号时，将所述低电平信号作为所述驱动信号发送至所述上拉开关管8。
当确定了驱动电路2以及上拉电路3的具体类型后，本文提供两种比较电路1的电路结构，其中第一种比较电路1采用运放搭建，该电路结构的优势在于可比较的电压范围较大，且搭建较为简单，适用于大多数封装结构。第二种比较电路1采用若干MOS管进行搭建，该电路结构的优势在于成本较为低。下面将结合驱动电路2、上拉电路3以及比较电路1的具体的结构详细说明每一种控制电路的具体结构。
如图9所示第一种比较电路1以及NMOS管组合的控制电路具体电路图，具体为：
所述比较电路1包括第一运算放大器41、第二运算放大器42、第一电阻31、第二电阻32、第三电阻33、第四电阻34和第五电阻35；
所述第一运算放大器41的反向输入端分别与所述第一电阻31的一端以及所述第二电阻32的一端相连，所述第一电阻31的另一端接收所述高电平信号，所述第二电阻32的另一端接地；
所述第一运算放大器41的正向输入端与所述第二运算放大器42的反向输入端相连，所述第一运算放大器41的输出端输出所述第一比较信号；
所述第二运算放大器42的正向输入端分别与所述第三电阻33的一端、所述第四电阻34的一端以及所述第五电阻35的一端相连，所述第三电阻33的另一端接收所述高电平信号，所述第四电阻34的另一端接地，所述第五电阻35的另一端与所述第二运算放大器42的输出端相连，所述第二运算放大器42的输出端输出所述第二比较信号。
所述第一子驱动电路52包括第五PMOS管15和第六PMOS管16；
所述第五PMOS管15的栅极接收所述第一比较信号，所述第六PMOS管16的栅极接收所述第二比较信号；
所述第五PMOS管15的源极以及所述第六PMOS管16的源极分别接收所述高电平信号；
所述第五PMOS管15的漏极以及所述第六PMOS管16的漏极分别与所述第三子驱动电路72相连，并输出所述次级驱动信号；
所述第二子驱动电路62包括第五NMOS管25以及第六NMOS管26；
所述第五NMOS管25的栅极接收所述第一比较信号，所述第六NMOS管26的栅极接收所述第二比较信号；
所述第五NMOS管25的源极与所述第六NMOS管26的漏极相连；
所述第六NMOS管26的源极接收所述低电平信号；
所述第五PMOS管15的漏极与所述第三子驱动电路72相连，并输出所述次级驱动信号；
所述第三子驱动电路72包括第七PMOS管17和第七NMOS管27；
所述第七PMOS管17的栅极和所述第七NMOS管27的栅极分别接收所述次级驱动信号；
所述第七PMOS管17的源极接收所述高电平信号，所述第七NMOS管27的源极接收所述低电平信号；
所述第七PMOS管17的漏极和所述第七NMOS管27的漏极相连，并输出所述驱动信号至所述上拉开关管8。
所述上拉电路3包括滤波电容51、第十二电阻312和第十三电阻313；
所述上拉开关管8的栅极接收所述驱动信号，所述上拉开关管8的漏极与所述第十二电阻312的一端相连，所述上拉开关管8的源极接收所述I2C信号，所述上拉开关管8的源极与所述滤波电容51的一端相连；
所述第十二电阻312的另一端接收所述高电平信号；
所述第十三电阻313的一端与所述滤波电容51的一端相连，所述第十三电阻313的另一端接收所述高电平；
所述滤波电容51的另一端接地。
如图17所示的第三波形图，为图9电路结构对应波形图SDA1是输入信号，VG是上拉开关管8的栅极驱动信号。
比较电路由两个参考电压不同的比较器(包括第一运算放大器41及其外围电路以及第二运算放大器42及其外围电路)组成，其中第一运算放大器41的参考电压VREF1为固定值，VREF1为第一运算放大器41的反向输入端处的电压确定。第二R运算放大器42的参考电压根据第二运算放大器42输出的状态在VREF2和VREF3之间切换，VREF2和VREF3根据第二运算放大器42的正向输入端确定。
在本文中VREF2大于VREF1，VREF3小于VREF1。当第二运算放大器42输出为高电平时，参考电压为VREF2。在VSD1信号上升沿，当SDA1小于VREF1时，第一运算放大器41输出为低电平，第二运算放大器42输出为高电平，驱动电路2输出VG为低电平，上拉开关管8处于关断状态，上拉电阻仅为第七电阻37；当SDA1大于VREF1并小于VREF2时，第一运算放大器41以及第二运算放大器42输出均为高电平，驱动电路2输出VG为高电平，上拉开关管8闭合，上拉电阻为第六电阻36与第七电阻37并联，增强上拉能力，避免通信错误；当SDA1大于VREF2时，第一运算放大器41输出为高电平，第二运算放大器42输出为低电平，驱动电路2输出VG为低电平，上拉开关管8关断，上拉电阻仅为第六电阻36，VREF2切换为VREF3。当输入信号未处于上升沿时，驱动电路输出低电平信号驱动上拉开关管8栅极，上拉开关管8断开，上拉电阻仅为第六电阻36。
通过图17可见，随着I2C信号电压逐渐变化，作用在上拉开关管8栅极的信号VG仅保持两个状态，在第一种情况下为高电平，在第二种情况下为低电平，VG不存在倾斜的状态，因此上拉开关管8也就不会出现浮空状态，提升了电路的稳定性以及可靠性。
如图10所示第二种比较电路1以及NMOS管组合的控制电路具体电路图，以图18所示第四种波形图。具体为：
所述比较电路1包括第一PMOS管11、第二PMOS管12、第三PMOS管13、第四PMOS管14、第一NMOS管21、第二NMOS管22、第三NMOS管23、第四NMOS管24、第八电阻38、第九电阻39、第十电阻310和第十一电阻311；
所述第一PMOS管11、所述第二PMOS管12、所述第三PMOS管13以及所述第四PMOS管14的源极分别接收所述高电平信号；
所述第一NMOS管21、所述第二NMOS管22、所述第三NMOS管23以及所述第四NMOS管24的源极分别接收所述低电平信号；
所述第一PMOS管11的栅极分别与所述第八电阻38的一端、所述第九电阻39的一端以及所述第一NMOS管21的栅极相连，所述第一PMOS管11的漏极分别与所述第一NMOS管21的漏极以及所述第二PMOS管12的栅极相连；
所述第二PMOS管12的栅极与所述第二NMOS管22的栅极相连，所述第二PMOS管12的漏极分别与所述第九电阻39的另一端以及所述第二NMOS管22的漏极相连，所述第二PMOS管12的漏极还输出所述第一比较信号；
所述第三PMOS管13的栅极分别与所述第十电阻310的一端、所述第十一电阻311的一端以及所述第三NMOS管23的栅极相连，所述第三PMOS管13的漏极分别与所述第三NMOS管23的漏极以及所述第四PMOS管14的栅极相连；
所述第四PMOS管14的栅极与所述第四NMOS管24的栅极相连，所述第四PMOS管14的栅极还输出所述第二比较信号；
所述第四PMOS管14的漏极分别与所述第十一电阻311的另一端以及所述第四NMOS管24的漏极相连。
所述第一子驱动电路52包括第五PMOS管15和第六PMOS管16；
所述第五PMOS管15的栅极接收所述第一比较信号，所述第六PMOS管16的栅极接收所述第二比较信号；
所述第五PMOS管15的源极以及所述第六PMOS管16的源极分别接收所述高电平信号；
所述第五PMOS管15的漏极以及所述第六PMOS管16的漏极分别与所述第三子驱动电路72相连，并输出所述次级驱动信号；
所述第二子驱动电路62包括第五NMOS管25以及第六NMOS管26；
所述第五NMOS管25的栅极接收所述第一比较信号，所述第六NMOS管26的栅极接收所述第二比较信号；
所述第五NMOS管25的源极与所述第六NMOS管26的漏极相连；
所述第六NMOS管26的源极接收所述低电平信号；
所述第五PMOS管15的漏极与所述第三子驱动电路72相连，并输出所述次级驱动信号；
所述第三子驱动电路72包括第七PMOS管17和第七NMOS管27；
所述第七PMOS管17的栅极和所述第七NMOS管27的栅极分别接收所述次级驱动信号；
所述第七PMOS管17的源极接收所述高电平信号，所述第七NMOS管27的源极接收所述低电平信号；
所述第七PMOS管17的漏极和所述第七NMOS管27的漏极相连，并输出所述驱动信号至所述上拉开关管8。
所述上拉电路3包括滤波电容51、第十二电阻312和第十三电阻313；
所述上拉开关管8的栅极接收所述驱动信号，所述上拉开关管8的漏极与所述第十二电阻312的一端相连，所述上拉开关管8的源极接收所述I2C信号，所述上拉开关管8的源极与所述滤波电容51的一端相连；
所述第十二电阻312的另一端接收所述高电平信号；
所述第十三电阻313的一端与所述滤波电容51的一端相连，所述第十三电阻313的另一端接收所述高电平；
所述滤波电容51的另一端接地。
在本实施例中，比较电路分为两部分，其中一部分为第一PMOS管11、第二PMOS管12、第一NMOS管21以及第二NMOS管22构成阈值电压为VTH1的施密特触发器。另一部分为第三PMOS管13、第四PMOS管14、第三NMOS管23以及第四NMOS管24构成阈值电压为VTH2的施密特触发器。VTH1小于VTH2。比较电路用于监测输入信号SDA1的上升沿并与VTH1和VTH2比较，当输入信号处于上升沿且幅值小于VTH1或大于VTH2时，驱动电路输出VG为低电平，上拉开关管8断开，上拉电阻仅为第六电阻36。当输入信号处于上升沿且幅值大于VTH1并小于VTH2时，驱动电路输出VG为高电平，上拉开关管8闭合，上拉电阻为第六电阻36与第五电阻35并联，增强上拉能力，避免通信错误。当输入信号未处于上升沿时，驱动电路输出VG为低电平，上拉电阻断开，上拉电阻仅为第六电阻36。
对应图6所示的第三控制电路拓扑图，本文给出两大类具体的电路结构图，分别对数据信号以及时钟信号的上拉电阻进行处理。
在一些情况下，上拉电阻的开关管包括PMOS管以及NMOS管两种型号。因此为了便于说明，本文先对PMOS管相关的控制电路结构进行说明。
如图11所示第一种比较电路1以及双PMOS管组合的控制电路具体电路图，具体为：
在数据信号一侧；
所述比较电路1包括第一运算放大器41、第二运算放大器42、第一电阻31、第二电阻32、第三电阻33、第四电阻34和第五电阻35；
所述第一运算放大器41的反向输入端分别与所述第一电阻31的一端以及所述第二电阻32的一端相连，所述第一电阻31的另一端接收所述高电平信号，所述第二电阻32的另一端接地；
所述第一运算放大器41的正向输入端与所述第二运算放大器42的反向输入端相连，所述第一运算放大器41的输出端输出所述第一比较信号；
所述第二运算放大器42的正向输入端分别与所述第三电阻33的一端、所述第四电阻34的一端以及所述第五电阻35的一端相连，所述第三电阻33的另一端接收所述高电平信号，所述第四电阻34的另一端接地，所述第五电阻35的另一端与所述第二运算放大器42的输出端相连，所述第二运算放大器42的输出端输出所述第二比较信号。
所述第一子驱动电路52包括第五PMOS管15和第六PMOS管16；
所述第五PMOS管15的栅极接收所述第一比较信号，所述第六PMOS管16的栅极接收所述第二比较信号；
所述第五PMOS管15的源极以及所述第六PMOS管16的源极分别接收所述高电平信号；
所述第五PMOS管15的漏极以及所述第六PMOS管16的漏极相连，输出所述驱动信号至所述上拉开关管8；
所述第二子驱动电路62包括第五NMOS管25以及第六NMOS管26；
所述第五NMOS管25的栅极接收所述第一比较信号，所述第六NMOS管26的栅极接收所述第二比较信号；
所述第五NMOS管25的源极与所述第六NMOS管26的漏极相连；
所述第六NMOS管26的源极接收所述低电平信号；
所述第五PMOS管15的漏极输出所述驱动信号至所述上拉开关管8。
所述上拉电路3包括滤波电容51、第六电阻36和第七电阻37；
所述上拉开关管8的栅极接收所述驱动信号，所述上拉开关管8的源极与所述高电平信号相连，所述上拉开关管8的漏极与所述第六电阻36的一端相连；
所述第六电阻36的另一端接收所述I2C信号，所述第六电阻36的另一端与所述滤波电容51的一端相连；
所述第七电阻37的一端接收所述高电平信号，所述第七电阻37的另一端与所述滤波电容51的一端相连；
所述滤波电容51的另一端接地。
在时钟信号一侧：
所述比较电路1包括第一运算放大器41、第二运算放大器42、第一电阻31、第二电阻32、第三电阻33和第四电阻34；
所述第一运算放大器41的反向输入端分别与所述第一电阻31的一端以及所述第二电阻32的一端相连，所述第一电阻31的另一端接收所述高电平信号，所述第二电阻32的另一端接地；
所述第一运算放大器41的正向输入端与所述第二运算放大器42的反向输入端相连，所述第一运算放大器41的输出端输出所述第一比较信号；
所述第二运算放大器42的正向输入端分别与所述第三电阻33的一端、所述第四电阻34的一端以及所述第五电阻35的一端相连，所述第三电阻33的另一端接收所述高电平信号，所述第四电阻34的另一端接地，所述第五电阻35的另一端与所述第二运算放大器42的输出端相连，所述第二运算放大器42的输出端输出所述第二比较信号。
在时钟信号一侧；
所述第一子驱动电路52包括第五PMOS管15和第六PMOS管16；
所述第五PMOS管15的栅极接收所述第一比较信号，所述第六PMOS管16的栅极接收所述第二比较信号；
所述第五PMOS管15的源极以及所述第六PMOS管16的源极分别接收所述高电平信号；
所述第五PMOS管15的漏极以及所述第六PMOS管16的漏极相连，输出所述驱动信号至所述上拉开关管8；
所述第二子驱动电路62包括第五NMOS管25以及第六NMOS管26；
所述第五NMOS管25的栅极接收所述第一比较信号，所述第六NMOS管26的栅极接收所述第二比较信号；
所述第五NMOS管25的源极与所述第六NMOS管26的漏极相连；
所述第六NMOS管26的源极接收所述低电平信号；
所述第五NMOS管25的漏极输出所述驱动信号至所述上拉开关管8。
所述上拉电路3包括滤波电容51、第六电阻36和第七电阻37；
所述上拉开关管8的栅极接收所述驱动信号，所述上拉开关管8的源极与所述高电平信号相连，所述上拉开关管8的漏极与所述第六电阻36的一端相连；
所述第六电阻36的另一端接收所述I2C信号，所述第六电阻36的另一端与所述滤波电容51的一端相连；
所述第七电阻37的一端接收所述高电平信号，所述第七电阻37的另一端与所述滤波电容51的一端相连；
所述滤波电容51的另一端接地。
如图12所示第二种比较电路1以及双PMOS管组合的控制电路具体电路图，具体为：
在数据信号一侧；
所述比较电路1包括第一PMOS管11、第二PMOS管12、第三PMOS管13、第四PMOS管14、第一NMOS管21、第二NMOS管22、第三NMOS管23、第四NMOS管24、第八电阻38、第九电阻39、第十电阻310和第十一电阻311；
所述第一PMOS管11、所述第二PMOS管12、所述第三PMOS管13以及所述第四PMOS管14的源极分别接收所述高电平信号；
所述第一NMOS管21、所述第二NMOS管22、所述第三NMOS管23以及所述第四NMOS管24的源极分别接收所述低电平信号；
所述第一PMOS管11的栅极分别与所述第八电阻38的一端、所述第九电阻39的一端以及所述第一NMOS管21的栅极相连，所述第一PMOS管11的漏极分别与所述第一NMOS管21的漏极以及所述第二PMOS管12的栅极相连；
所述第二PMOS管12的栅极与所述第二NMOS管22的栅极相连，所述第二PMOS管12的漏极分别与所述第九电阻39的另一端以及所述第二NMOS管22的漏极相连，所述第二PMOS管12的漏极还输出所述第一比较信号；
所述第三PMOS管13的栅极分别与所述第十电阻310的一端、所述第十一电阻311的一端以及所述第三NMOS管23的栅极相连，所述第三PMOS管13的漏极分别与所述第三NMOS管23的漏极以及所述第四PMOS管14的栅极相连；
所述第四PMOS管14的栅极与所述第四NMOS管24的栅极相连，所述第四PMOS管14的栅极还输出所述第二比较信号；
所述第四PMOS管14的漏极分别与所述第十一电阻311的另一端以及所述第四NMOS管24的漏极相连。
所述第一子驱动电路52包括第五PMOS管15和第六PMOS管16；
所述第五PMOS管15的栅极接收所述第一比较信号，所述第六PMOS管16的栅极接收所述第二比较信号；
所述第五PMOS管15的源极以及所述第六PMOS管16的源极分别接收所述高电平信号；
所述第五PMOS管15的漏极以及所述第六PMOS管16的漏极相连，输出所述驱动信号至所述上拉开关管8；
所述第二子驱动电路62包括第五NMOS管25以及第六NMOS管26；
所述第五NMOS管25的栅极接收所述第一比较信号，所述第六NMOS管26的栅极接收所述第二比较信号；
所述第五NMOS管25的源极与所述第六NMOS管26的漏极相连；
所述第六NMOS管26的源极接收所述低电平信号；
所述第五PMOS管15的漏极输出所述驱动信号至所述上拉开关管8。
所述上拉电路3包括滤波电容51、第六电阻36和第七电阻37；
所述上拉开关管8的栅极接收所述驱动信号，所述上拉开关管8的源极与所述高电平信号相连，所述上拉开关管8的漏极与所述第六电阻36的一端相连；
所述第六电阻36的另一端接收所述I2C信号，所述第六电阻36的另一端与所述滤波电容51的一端相连；
所述第七电阻37的一端接收所述高电平信号，所述第七电阻37的另一端与所述滤波电容51的一端相连；
所述滤波电容51的另一端接地。
在时钟信号一侧；
所述比较电路1包括第一PMOS管11、第二PMOS管12、第三PMOS管13、第四PMOS管14、第一NMOS管21、第二NMOS管22、第三NMOS管23、第四NMOS管24、第八电阻38、第九电阻39、第十电阻310和第十一电阻311；
所述第一PMOS管11、所述第二PMOS管12、所述第三PMOS管13以及所述第四PMOS管14的源极分别接收所述高电平信号；
所述第一NMOS管21、所述第二NMOS管22、所述第三NMOS管23以及所述第四NMOS管24的源极分别接收所述低电平信号；
所述第一PMOS管11的栅极分别与所述第八电阻38的一端、所述第九电阻39的一端以及所述第一NMOS管21的栅极相连，所述第一PMOS管11的漏极分别与所述第一NMOS管21的漏极以及所述第二PMOS管12的栅极相连；
所述第二PMOS管12的栅极与所述第二NMOS管22的栅极相连，所述第二PMOS管12的漏极分别与所述第九电阻39的另一端以及所述第二NMOS管22的漏极相连，所述第二PMOS管12的漏极还输出所述第一比较信号；
所述第三PMOS管13的栅极分别与所述第十电阻310的一端、所述第十一电阻311的一端以及所述第三NMOS管23的栅极相连，所述第三PMOS管13的漏极分别与所述第三NMOS管23的漏极以及所述第四PMOS管14的栅极相连；
所述第四PMOS管14的栅极与所述第四NMOS管24的栅极相连，所述第四PMOS管14的栅极还输出所述第二比较信号；
所述第四PMOS管14的漏极分别与所述第十一电阻311的另一端以及所述第四NMOS管24的漏极相连。
所述第一子驱动电路52包括第五PMOS管15和第六PMOS管16；
所述第五PMOS管15的栅极接收所述第一比较信号，所述第六PMOS管16的栅极接收所述第二比较信号；
所述第五PMOS管15的源极以及所述第六PMOS管16的源极分别接收所述高电平信号；
所述第五PMOS管15的漏极以及所述第六PMOS管16的漏极相连，输出所述驱动信号至所述上拉开关管8；
所述第二子驱动电路62包括第五NMOS管25以及第六NMOS管26；
所述第五NMOS管25的栅极接收所述第一比较信号，所述第六NMOS管26的栅极接收所述第二比较信号；
所述第五NMOS管25的源极与所述第六NMOS管26的漏极相连；
所述第六NMOS管26的源极接收所述低电平信号；
所述第五PMOS管15的漏极输出所述驱动信号至所述上拉开关管8。
所述上拉电路3包括滤波电容51、第六电阻36和第七电阻37；
所述上拉开关管8的栅极接收所述驱动信号，所述上拉开关管8的源极与所述高电平信号相连，所述上拉开关管8的漏极与所述第六电阻36的一端相连；
所述第六电阻36的另一端接收所述I2C信号，所述第六电阻36的另一端与所述滤波电容51的一端相连；
所述第七电阻37的一端接收所述高电平信号，所述第七电阻37的另一端与所述滤波电容51的一端相连；
所述滤波电容51的另一端接地。
如图13所示第一种比较电路1以及双NMOS管组合的控制电路具体电路图，具体为：
在数据信号侧：
所述比较电路1包括第一运算放大器41、第二运算放大器42、第一电阻31、第二电阻32、第三电阻33、第四电阻34和第五电阻35；
所述第一运算放大器41的反向输入端分别与所述第一电阻31的一端以及所述第二电阻32的一端相连，所述第一电阻31的另一端接收所述高电平信号，所述第二电阻32的另一端接地；
所述第一运算放大器41的正向输入端与所述第二运算放大器42的反向输入端相连，所述第一运算放大器41的输出端输出所述第一比较信号；
所述第二运算放大器42的正向输入端分别与所述第三电阻33的一端、所述第四电阻34的一端以及所述第五电阻35的一端相连，所述第三电阻33的另一端接收所述高电平信号，所述第四电阻34的另一端接地，所述第五电阻35的另一端与所述第二运算放大器42的输出端相连，所述第二运算放大器42的输出端输出所述第二比较信号。
所述第一子驱动电路52包括第五PMOS管15和第六PMOS管16；
所述第五PMOS管15的栅极接收所述第一比较信号，所述第六PMOS管16的栅极接收所述第二比较信号；
所述第五PMOS管15的源极以及所述第六PMOS管16的源极分别接收所述高电平信号；
所述第五PMOS管15的漏极以及所述第六PMOS管16的漏极分别与所述第三子驱动电路72相连，并输出所述次级驱动信号；
所述第二子驱动电路62包括第五NMOS管25以及第六NMOS管26；
所述第五NMOS管25的栅极接收所述第一比较信号，所述第六NMOS管26的栅极接收所述第二比较信号；
所述第五NMOS管25的源极与所述第六NMOS管26的漏极相连；
所述第六NMOS管26的源极接收所述低电平信号；
所述第五PMOS管15的漏极与所述第三子驱动电路72相连，并输出所述次级驱动信号；
所述第三子驱动电路72包括第七PMOS管17和第七NMOS管27；
所述第七PMOS管17的栅极和所述第七NMOS管27的栅极分别接收所述次级驱动信号；
所述第七PMOS管17的源极接收所述高电平信号，所述第七NMOS管27的源极接收所述低电平信号；
所述第七PMOS管17的漏极和所述第七NMOS管27的漏极相连，并输出所述驱动信号至所述上拉开关管8。
所述上拉电路3包括滤波电容51、第十二电阻312和第十三电阻313；
所述上拉开关管8的栅极接收所述驱动信号，所述上拉开关管8的漏极与所述第十二电阻312的一端相连，所述上拉开关管8的源极接收所述I2C信号，所述上拉开关管8的源极与所述滤波电容51的一端相连；
所述第十二电阻312的另一端接收所述高电平信号；
所述第十三电阻313的一端与所述滤波电容51的一端相连，所述第十三电阻313的另一端接收所述高电平；
所述滤波电容51的另一端接地。
在时钟信号侧：
所述比较电路1包括第一运算放大器41、第二运算放大器42、第一电阻31、第二电阻32、第三电阻33和第四电阻34；
所述第一运算放大器41的反向输入端分别与所述第一电阻31的一端以及所述第二电阻32的一端相连，所述第一电阻31的另一端接收所述高电平信号，所述第二电阻32的另一端接地；
所述第一运算放大器41的正向输入端与所述第二运算放大器42的反向输入端相连，所述第一运算放大器41的输出端输出所述第一比较信号；
所述第二运算放大器42的正向输入端分别与所述第三电阻33的一端、所述第四电阻34的一端以及所述第五电阻35的一端相连，所述第三电阻33的另一端接收所述高电平信号，所述第四电阻34的另一端接地，所述第五电阻35的另一端与所述第二运算放大器42的输出端相连，所述第二运算放大器42的输出端输出所述第二比较信号。
所述第一子驱动电路52包括第五PMOS管15和第六PMOS管16；
所述第五PMOS管15的栅极接收所述第一比较信号，所述第六PMOS管16的栅极接收所述第二比较信号；
所述第五PMOS管15的源极以及所述第六PMOS管16的源极分别接收所述高电平信号；
所述第五PMOS管15的漏极以及所述第六PMOS管16的漏极分别与所述第三子驱动电路72相连，并输出所述次级驱动信号；
所述第二子驱动电路62包括第五NMOS管25以及第六NMOS管26；
所述第五NMOS管25的栅极接收所述第一比较信号，所述第六NMOS管26的栅极接收所述第二比较信号；
所述第五NMOS管25的源极与所述第六NMOS管26的漏极相连；
所述第六NMOS管26的源极接收所述低电平信号；
所述第五PMOS管15的漏极与所述第三子驱动电路72相连，并输出所述次级驱动信号；
所述第三子驱动电路72包括第七PMOS管17和第七NMOS管27；
所述第七PMOS管17的栅极和所述第七NMOS管27的栅极分别接收所述次级驱动信号；
所述第七PMOS管17的源极接收所述高电平信号，所述第七NMOS管27的源极接收所述低电平信号；
所述第七PMOS管17的漏极和所述第七NMOS管27的漏极相连，并输出所述驱动信号至所述上拉开关管8。
所述上拉电路3包括滤波电容51、第十二电阻312和第十三电阻313；
所述上拉开关管8的栅极接收所述驱动信号，所述上拉开关管8的漏极与所述第十二电阻312的一端相连，所述上拉开关管8的源极接收所述I2C信号，所述上拉开关管8的源极与所述滤波电容51的一端相连；
所述第十二电阻312的另一端接收所述高电平信号；
所述第十三电阻313的一端与所述滤波电容51的一端相连，所述第十三电阻313的另一端接收所述高电平；
所述滤波电容51的另一端接地。
如图14所示第二种比较电路1以及双NMOS管组合的控制电路具体电路图，具体为：
在数据信号侧：所述比较电路1包括第一PMOS管11、第二PMOS管12、第三PMOS管13、第四PMOS管14、第一NMOS管21、第二NMOS管22、第三NMOS管23、第四NMOS管24、第八电阻38、第九电阻39、第十电阻310和第十一电阻311；
所述第一PMOS管11、所述第二PMOS管12、所述第三PMOS管13以及所述第四PMOS管14的源极分别接收所述高电平信号；
所述第一NMOS管21、所述第二NMOS管22、所述第三NMOS管23以及所述第四NMOS管24的源极分别接收所述低电平信号；
所述第一PMOS管11的栅极分别与所述第八电阻38的一端、所述第九电阻39的一端以及所述第一NMOS管21的栅极相连，所述第一PMOS管11的漏极分别与所述第一NMOS管21的漏极以及所述第二PMOS管12的栅极相连；
所述第二PMOS管12的栅极与所述第二NMOS管22的栅极相连，所述第二PMOS管12的漏极分别与所述第九电阻39的另一端以及所述第二NMOS管22的漏极相连，所述第二PMOS管12的漏极还输出所述第一比较信号；
所述第三PMOS管13的栅极分别与所述第十电阻310的一端、所述第十一电阻311的一端以及所述第三NMOS管23的栅极相连，所述第三PMOS管13的漏极分别与所述第三NMOS管23的漏极以及所述第四PMOS管14的栅极相连；
所述第四PMOS管14的栅极与所述第四NMOS管24的栅极相连，所述第四PMOS管14的栅极还输出所述第二比较信号；
所述第四PMOS管14的漏极分别与所述第十一电阻311的另一端以及所述第四NMOS管24的漏极相连。
所述第一子驱动电路52包括第五PMOS管15和第六PMOS管16；
所述第五PMOS管15的栅极接收所述第一比较信号，所述第六PMOS管16的栅极接收所述第二比较信号；
所述第五PMOS管15的源极以及所述第六PMOS管16的源极分别接收所述高电平信号；
所述第五PMOS管15的漏极以及所述第六PMOS管16的漏极分别与所述第三子驱动电路72相连，并输出所述次级驱动信号；
所述第二子驱动电路62包括第五NMOS管25以及第六NMOS管26；
所述第五NMOS管25的栅极接收所述第一比较信号，所述第六NMOS管26的栅极接收所述第二比较信号；
所述第五NMOS管25的源极与所述第六NMOS管26的漏极相连；
所述第六NMOS管26的源极接收所述低电平信号；
所述第五PMOS管15的漏极与所述第三子驱动电路72相连，并输出所述次级驱动信号；
所述第三子驱动电路72包括第七PMOS管17和第七NMOS管27；
所述第七PMOS管17的栅极和所述第七NMOS管27的栅极分别接收所述次级驱动信号；
所述第七PMOS管17的源极接收所述高电平信号，所述第七NMOS管27的源极接收所述低电平信号；
所述第七PMOS管17的漏极和所述第七NMOS管27的漏极相连，并输出所述驱动信号至所述上拉开关管8。
所述上拉电路3包括滤波电容51、第十二电阻312和第十三电阻313；
所述上拉开关管8的栅极接收所述驱动信号，所述上拉开关管8的漏极与所述第十二电阻312的一端相连，所述上拉开关管8的源极接收所述I2C信号，所述上拉开关管8的源极与所述滤波电容51的一端相连；
所述第十二电阻312的另一端接收所述高电平信号；
所述第十三电阻313的一端与所述滤波电容51的一端相连，所述第十三电阻313的另一端接收所述高电平；
所述滤波电容51的另一端接地。
在时钟信号侧，所述比较电路1包括第一PMOS管11、第二PMOS管12、第三PMOS管13、第四PMOS管14、第一NMOS管21、第二NMOS管22、第三NMOS管23、第四NMOS管24、第八电阻38、第九电阻39、第十电阻310和第十一电阻311；
所述第一PMOS管11、所述第二PMOS管12、所述第三PMOS管13以及所述第四PMOS管14的源极分别接收所述高电平信号；
所述第一NMOS管21、所述第二NMOS管22、所述第三NMOS管23以及所述第四NMOS管24的源极分别接收所述低电平信号；
所述第一PMOS管11的栅极分别与所述第八电阻38的一端、所述第九电阻39的一端以及所述第一NMOS管21的栅极相连，所述第一PMOS管11的漏极分别与所述第一NMOS管21的漏极以及所述第二PMOS管12的栅极相连；
所述第二PMOS管12的栅极与所述第二NMOS管22的栅极相连，所述第二PMOS管12的漏极分别与所述第九电阻39的另一端以及所述第二NMOS管22的漏极相连，所述第二PMOS管12的漏极还输出所述第一比较信号；
所述第三PMOS管13的栅极分别与所述第十电阻310的一端、所述第十一电阻311的一端以及所述第三NMOS管23的栅极相连，所述第三PMOS管13的漏极分别与所述第三NMOS管23的漏极以及所述第四PMOS管14的栅极相连；
所述第四PMOS管14的栅极与所述第四NMOS管24的栅极相连，所述第四PMOS管14的栅极还输出所述第二比较信号；
所述第四PMOS管14的漏极分别与所述第十一电阻311的另一端以及所述第四NMOS管24的漏极相连。
所述第一子驱动电路52包括第五PMOS管15和第六PMOS管16；
所述第五PMOS管15的栅极接收所述第一比较信号，所述第六PMOS管16的栅极接收所述第二比较信号；
所述第五PMOS管15的源极以及所述第六PMOS管16的源极分别接收所述高电平信号；
所述第五PMOS管15的漏极以及所述第六PMOS管16的漏极分别与所述第三子驱动电路72相连，并输出所述次级驱动信号；
所述第二子驱动电路62包括第五NMOS管25以及第六NMOS管26；
所述第五NMOS管25的栅极接收所述第一比较信号，所述第六NMOS管26的栅极接收所述第二比较信号；
所述第五NMOS管25的源极与所述第六NMOS管26的漏极相连；
所述第六NMOS管26的源极接收所述低电平信号；
所述第五PMOS管15的漏极与所述第三子驱动电路72相连，并输出所述次级驱动信号；
所述第三子驱动电路72包括第七PMOS管17和第七NMOS管27；
所述第七PMOS管17的栅极和所述第七NMOS管27的栅极分别接收所述次级驱动信号；
所述第七PMOS管17的源极接收所述高电平信号，所述第七NMOS管27的源极接收所述低电平信号；
所述第七PMOS管17的漏极和所述第七NMOS管27的漏极相连，并输出所述驱动信号至所述上拉开关管8。
所述上拉电路3包括滤波电容51、第十二电阻312和第十三电阻313；
所述上拉开关管8的栅极接收所述驱动信号，所述上拉开关管8的漏极与所述第十二电阻312的一端相连，所述上拉开关管8的源极接收所述I2C信号，所述上拉开关管8的源极与所述滤波电容51的一端相连；
所述第十二电阻312的另一端接收所述高电平信号；
所述第十三电阻313的一端与所述滤波电容51的一端相连，所述第十三电阻313的另一端接收所述高电平；
所述滤波电容51的另一端接地。
还应理解，在本文实施例中，术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系。例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本文的范围。
所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本文所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口、装置或单元的间接耦合或通信连接，也可以是电的，机械的或其它的形式连接。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本文实施例方案的目的。
本文中应用了具体实施例对本文的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本文的方法及其核心思想；同时，对于本领域的一般技术人员，依据本文的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本文的限制。

Claims (10)

1.一种可调上拉电阻的控制电路，其特征在于，包括：
比较电路，接收I2C信号，并分别与第一基准电压以及第二基准电压进行比较，输出第一比较信号和第二比较信号；
驱动电路，接收所述第一比较信号以及所述第二比较信号，根据所述第一比较信号和所述第二比较信号输出驱动信号，所述驱动信号包括高电平信号或低电平信号；
上拉电路，包括上拉电阻以及上拉开关管，所述上拉开关管连接所述驱动电路以及所述上拉电阻，所述上拉电路接收所述驱动信号以及所述I2C信号，所述I2C信号经过上拉电阻上拉后发送至I2C芯片。
2.根据权利要求1所述的可调上拉电阻的控制电路，其特征在于，当所述上拉开关管为PMOS管时，所述驱动电路包括第一子驱动电路和第二子驱动电路；
所述第一子驱动电路接收所述第一比较信号、所述第二比较信号以及高电平信号，当所述第一比较信号和所述第二比较信号为低电平时，将所述高电平信号作为驱动信号发送至所述上拉开关管；
所述第二子驱动电路接收所述第一比较信号、所述第二比较信号以及低电平信号，当所述第一比较信号和所述第二比较信号为高电平时，将所述低电平信号作为驱动信号发送至所述上拉开关管。
3.根据权利要求1所述的可调上拉电阻的控制电路，其特征在于，当所述上拉开关管为NMOS管时，所述驱动电路包括第一子驱动电路、第二子驱动电路和第三子驱动电路；
所述第一子驱动电路接收所述第一比较信号、所述第二比较信号以及高电平信号，当所述第一比较信号和所述第二比较信号为低电平时，将所述高电平信号作为次级驱动信号发送至所述第三子驱动电路；
所述第二子驱动电路接收所述第一比较信号、所述第二比较信号以及低电平信号，当所述第一比较信号和所述第二比较信号为高电平时，将所述低电平信号作为次级驱动信号发送至所述第三子驱动电路；
所述第三子驱动电路接收所述高电平信号、所述低电平信号以及所述次级驱动信号，当所述次级驱动信号为低电平信号时，将所述高电平信号作为所述驱动信号发送至所述上拉开关管；当所述次级驱动信号为高电平信号时，将所述低电平信号作为所述驱动信号发送至所述上拉开关管。
4.根据权利要求2所述的可调上拉电阻的控制电路，其特征在于，所述第一子驱动电路包括第五PMOS管和第六PMOS管；
所述第五PMOS管的栅极接收所述第一比较信号，所述第六PMOS管的栅极接收所述第二比较信号；
所述第五PMOS管的源极以及所述第六PMOS管的源极分别接收所述高电平信号；
所述第五PMOS管的漏极以及所述第六PMOS管的漏极相连，输出所述驱动信号至所述上拉开关管；
所述第二子驱动电路包括第五NMOS管以及第六NMOS管；
所述第五NMOS管的栅极接收所述第一比较信号，所述第六NMOS管的栅极接收所述第二比较信号；
所述第五NMOS管的源极与所述第六NMOS管的漏极相连；
所述第六NMOS管的源极接收所述低电平信号；
所述第五PMOS管的漏极输出所述驱动信号至所述上拉开关管。
5.根据权利要求3所述的可调上拉电阻的控制电路，其特征在于，所述第一子驱动电路包括第五PMOS管和第六PMOS管；
所述第五PMOS管的栅极接收所述第一比较信号，所述第六PMOS管的栅极接收所述第二比较信号；
所述第五PMOS管的源极以及所述第六PMOS管的源极分别接收所述高电平信号；
所述第五PMOS管的漏极以及所述第六PMOS管的漏极分别与所述第三子驱动电路相连，并输出所述次级驱动信号；
所述第二子驱动电路包括第五NMOS管以及第六NMOS管；
所述第五NMOS管的栅极接收所述第一比较信号，所述第六NMOS管的栅极接收所述第二比较信号；
所述第五NMOS管的源极与所述第六NMOS管的漏极相连；
所述第六NMOS管的源极接收所述低电平信号；
所述第五PMOS管的漏极与所述第三子驱动电路相连，并输出所述次级驱动信号；
所述第三子驱动电路包括第七PMOS管和第七NMOS管；
所述第七PMOS管的栅极和所述第七NMOS管的栅极分别接收所述次级驱动信号；
所述第七PMOS管的源极接收所述高电平信号，所述第七NMOS管的源极接收所述低电平信号；
所述第七PMOS管的漏极和所述第七NMOS管的漏极相连，并输出所述驱动信号至所述上拉开关管。
6.根据权利要求4所述的可调上拉电阻的控制电路，其特征在于，所述上拉电路还包括第六电阻和第七电阻；
所述上拉开关管的栅极接收所述驱动信号，所述上拉开关管的源极接收所述高电平信号，所述上拉开关管的漏极与所述第六电阻的一端相连；
所述第六电阻的另一端接收所述I2C信号；
所述第七电阻的一端接收所述高电平信号，所述第七电阻的另一端接收所述I2C信号。
7.根据权利要求5所述的可调上拉电阻的控制电路，其特征在于，所述上拉电路还包括第十二电阻和第十三电阻；
所述上拉开关管的栅极接收所述驱动信号，所述上拉开关管的漏极与所述第十二电阻的一端相连，所述上拉开关管的源极接收所述I2C信号；
所述第十二电阻的另一端接收所述高电平信号；
所述第十三电阻的一端接收所述I2C信号，所述第十三电阻的另一端接收所述高电平。
8.根据权利要求4或5所述的可调上拉电阻的控制电路，其特征在于，所述比较电路包括第一运算放大器、第二运算放大器、第一电阻、第二电阻、第三电阻和第四电阻；
所述第一运算放大器的反向输入端分别与所述第一电阻的一端以及所述第二电阻的一端相连，所述第一电阻的另一端接收所述高电平信号，所述第二电阻的另一端接地；
所述第一运算放大器的正向输入端与所述第二运算放大器的反向输入端相连，所述第一运算放大器的输出端输出所述第一比较信号；
所述第二运算放大器的正向输入端分别与所述第三电阻的一端、所述第四电阻的一端以及第五电阻的一端相连，所述第三电阻的另一端接收所述高电平信号，所述第四电阻的另一端接地，所述第五电阻的另一端与所述第二运算放大器的输出端相连，所述第二运算放大器的输出端输出所述第二比较信号。
9.根据权利要求4或5所述的可调上拉电阻的控制电路，其特征在于，所述比较电路包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第八电阻、第九电阻、第十电阻和第十一电阻；
所述第一PMOS管、所述第二PMOS管、所述第三PMOS管以及所述第四PMOS管的源极分别接收所述高电平信号；
所述第一NMOS管、所述第二NMOS管、所述第三NMOS管以及所述第四NMOS管的源极分别接收所述低电平信号；
所述第一PMOS管的栅极分别与所述第八电阻的一端、所述第九电阻的一端以及所述第一NMOS管的栅极相连，所述第一PMOS管的漏极分别与所述第一NMOS管的漏极以及所述第二PMOS管的栅极相连；
所述第二PMOS管的栅极与所述第二NMOS管的栅极相连，所述第二PMOS管的漏极分别与所述第九电阻的另一端以及所述第二NMOS管的漏极相连，所述第二PMOS管的漏极还输出所述第一比较信号；
所述第三PMOS管的栅极分别与所述第十电阻的一端、所述第十一电阻的一端以及所述第三NMOS管的栅极相连，所述第三PMOS管的漏极分别与所述第三NMOS管的漏极以及所述第四PMOS管的栅极相连；
所述第四PMOS管的栅极与所述第四NMOS管的栅极相连，所述第四PMOS管的栅极还输出所述第二比较信号；
所述第四PMOS管的漏极分别与所述第十一电阻的另一端以及所述第四NMOS管的漏极相连。
10.根据权利要求1所述的可调上拉电阻的控制电路，其特征在于，当所述I2C信号为数据信号或时钟信号时，包括一个比较电路，一个驱动电路和一个上拉电路；
当所述I2C信号为数据信号以及时钟信号时，包括两个比较电路，两个驱动电路和两个上拉电路。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN201656776U (zh) * 2010-04-02 2010-11-24 日银Imp微电子有限公司 一种集成电路的i/o口的电位上拉电路和下拉电路
CN104638887A (zh) * 2015-01-30 2015-05-20 北京时代民芯科技有限公司 一种可实现输出高电平转换的输出驱动电路
CN108923660A (zh) * 2018-08-14 2018-11-30 无锡芯朋微电子股份有限公司 一种同步整流转换器
US20210376756A1 (en) * 2020-05-28 2021-12-02 Shanghai Natlinear Electronics Co., Ltd. Active rectifier bridge circuit and on-chip integrated system
CN114785335A (zh) * 2022-04-25 2022-07-22 荣湃半导体（上海）有限公司 上拉电阻电路、i2c隔离电路及上拉电阻设置方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN201656776U (zh) * 2010-04-02 2010-11-24 日银Imp微电子有限公司 一种集成电路的i/o口的电位上拉电路和下拉电路
CN104638887A (zh) * 2015-01-30 2015-05-20 北京时代民芯科技有限公司 一种可实现输出高电平转换的输出驱动电路
CN108923660A (zh) * 2018-08-14 2018-11-30 无锡芯朋微电子股份有限公司 一种同步整流转换器
US20210376756A1 (en) * 2020-05-28 2021-12-02 Shanghai Natlinear Electronics Co., Ltd. Active rectifier bridge circuit and on-chip integrated system
CN114785335A (zh) * 2022-04-25 2022-07-22 荣湃半导体（上海）有限公司 上拉电阻电路、i2c隔离电路及上拉电阻设置方法

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