CN113794472B - 上电检测电路、gpio接口电路及集成电路芯片 - Google Patents

Abstract

本发明公开了一种上电检测电路、GPIO接口电路及集成电路芯片，涉及集成电路设计技术领域，其中上电检测电路包括RC模块、检测模块和上拉模块；所述检测模块的第一输入端连接所述RC模块的输出端，所述检测模块的第二输入端连接低压电源；所述上拉模块的第一端连接高压电源，所述上拉模块的第二端连接所述检测模块的输出端。上电检测电路能够在接口高压、数字低压的任意上电顺序下均输出有效的隔离信号。

Description

上电检测电路、GPIO接口电路及集成电路芯片

技术领域

本发明涉及集成电路设计技术领域，特别涉及一种上电检测电路、GPIO接口电路及集成电路芯片。

背景技术

在集成电路芯片中，通常是多电源系统，GPIO(General-purpose input/output，通用型输入输出)接口电路工作在高压域，如1.8V，数字core电路工作在低压域，如0.9V。数字低压域的信号通过电平转换电路转换到接口高压域，然后GPIO接口与板极系统通讯。通常情况下，当芯片上电时，接口高压、数字低压上电顺序不确定。如果接口高压先上电，数字低压后上电，则会存在无电域(数字低压域)信号控制有电域(接口高压域)电路，导致GPIO接口在数字低压上电完成前处于不确定状态，则由GPIO控制的板极系统组件则会出现不可控制的状态。

因此，通常GPIO接口电路需要集成电压检测电路，传统的电压检测电路(如图1所示)在接口高压先上电、数字低压后上电时，可以有效避免无电控制有电的情况，但在接口高压和数字低压同时上电时，传统的电压检测电路难以做到数字低压域到接口高压的电平转换电路的有效隔离，导致GPIO接口输出毛刺。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明提出一种上电检测电路，能够在接口高压、数字低压的任意上电顺序下均输出有效的隔离信号。

本发明还提出一种具有上述上电检测电路的GPIO接口电路。

本发明还提出一种具有上述GPIO接口电路的集成电路芯片。

根据本发明的第一方面实施例的上电检测电路，包括RC模块、检测模块和上拉模块；所述检测模块的第一输入端连接所述RC模块的输出端，所述检测模块的第二输入端连接低压电源；所述上拉模块的第一端连接高压电源，所述上拉模块的第二端连接所述检测模块的输出端。

根据本发明实施例的上电检测电路，至少具有如下有益效果：RC模块具有延时特性，RC模块的输出接入检测模块的第一输入端，对检测模块进行控制，而上拉模块则可使电路的功耗降低，且在RC模块和上拉模块的作用下，上电检测电路可以在任意上电顺序下，均可以有效隔离数字低压域到接口高压域的电平转换，即能够输出有效的隔离信号。

根据本发明的一些实施例，所述RC模块包括电阻模块和电容模块，所述电阻模块的第一端连接所述高压电源，所述电阻模块的第二端与所述电容模块的第一端连接。

根据本发明的一些实施例，所述电阻模块包括至少一个第一PMOS晶体管，所述第一PMOS晶体管的源极端与所述高压电源连接，所述第一PMOS晶体管的漏极端与所述电容模块连接；或包括第一电阻，所述第一电阻的第一端与所述高压电源连接，所述第一电阻的第二端与所述电容模块连接。

根据本发明的一些实施例，所述电容模块包括第一电容，所述第一电容的第一端与所述电阻模块连接；或包括电容方式连接的场效应管，所述场效应管与所述电阻模块连接。

根据本发明的一些实施例，所述检测模块包括第二PMOS晶体管和第一NMOS晶体管，所述第二PMOS晶体管的栅极端作为所述检测模块的第一输入端与所述RC模块的输出端连接，所述第二PMOS晶体管的漏极端连接所述第一NMOS晶体管的漏极端，所述第一NMOS晶体管的漏极端作为所述检测模块的输出端连接所述上拉模块的第二端，所述第一NMOS晶体管的栅极作为所述检测模块的第二端连接所述低压电源。

根据本发明的一些实施例，所述第二PMOS晶体管为正比管。

根据本发明的一些实施例，所述上拉模块包括第二电阻或多个串联连接的PMOS晶体管。

根据本发明的一些实施例，所述上拉模块包括第三PMOS晶体管、第四PMOS晶体管和第五PMOS晶体管，所述第三PMOS晶体管的漏极端和栅极端与所述检测模块的输出端连接，所述第三PMOS晶体管的源极端与所述第四PMOS晶体管的漏极端和栅极端连接，所述第四PMOS晶体管的源极端与所述第五PMOS晶体管的漏极端和栅极端连接，所述第五PMOS晶体管的源极端连接高压电源。

根据本发明的第二方面实施例的GPIO接口电路，包括如第一方面实施例所述的上电检测电路。

根据本发明实施例的GPIO接口电路，至少具有如下有益效果：在上电检测电路的作用下，GPIO接口电路能够有效地隔离数字低压域到接口高压域的电平转换，有效避免毛刺的产生。

根据本发明的第三方面实施例的集成电路芯片，包括如第二方面实施例所述的GPIO接口电路。

根据本发明实施例的集成电路芯片，至少具有如下有益效果：能够在任意的上电顺序下，均能够对数字低压域到接口高压域的电平转换进行有效隔离，避免GPIO接口出现毛刺，使得GPIO接口具有确定的状态，进而使集成电路芯片能够正常工作。

本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1为传统的上电检测电路的示意图；

图2为传统的上电检测电路在高压先上电低压后上电的情况下的时序图；

图3为传统的上电检测电路在高压和低压同时上电的情况下的期望的时序图；

图4为传统的上电检测电路在高压和低压同时上电的情况下的实际的时序图；

图5为本发明一实施例的上电检测电路的示意图；

图6为图5所示的上电检测电路在高压和低压同时上电的情况下的时序图。

附图标记：

RC模块100、电阻模块110、电容模块120、检测模块200、上拉模块300。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。

在本发明的描述中，若干的含义是一个或者多个，多个的含义是两个及两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。

本发明的描述中，除非另有明确的限定，设置、安装、连接等词语应做广义理解，所属技术领域技术人员可以结合技术方案的具体内容合理确定上述词语在本发明中的具体含义。

如图1所示，传统的电压检测电路是采用PMOS晶体管MPt和NMOS晶体管MNt按照反相器连接方式连接的，具体地，MPt的源极端连接高压电源vcc，MPt的漏极端与MNt的漏极端连接并作为输出端输出隔离信号vddiso，MPt的栅极端和MNt的栅极端连接并作为输入端输入低压电源vdd，而MNt的源极端则输入电压vss，如连接公共接地端，则输入0V。

需要说明的是，电压vss为电路公共接地端电压或负电源，为0V或负电压。

例如，vcc上电完成后的电压为vh，vdd上电完成后的电压为v1，其中，vh＝2*v1。当vcc先上电、vdd后上电，即接口高压先上电、数字低压后上电，则vss、vdd和vddiso的时序图如图2所示，vddiso在vdd上升至0.7v1前有效，可以实现vdd域(数字低压域)到vcc域(接口高压域)的电平转换电路的有效隔离，从而使得GPIO不出现毛刺和不确定状态。

当vcc和vdd同时上电，即接口高压和数字低压同时上电，则vss、vdd和vddiso的期望的时序图应当如图3所示，但实际上的时序图却如图4所示，即图3为理想情况下的期望的时序图，而图4则是实际时序图，在图3中，在0至t1时间范围内，MPt的Vgs是从0V开始增大到0.7(vh-v1)＝0.7v1，MNt的Vgs同样是从0V开始增大到0.7v1的，即MPt和MNt具有相同的Vgs。另外一方面，MPt通常设计为倒比管(倒比管表示晶体管的宽长比小于1，即宽度小于长度)，而MPt为正常尺寸管。因此，总得来说MNt的下拉能力将会强于MPt的上拉能力，导致输出的隔离信号vddiso无效，即vddiso如图4所示。

而本发明的上电检测电路能够在任意的上电顺序(如高压先上、低压后上或高压、低压同时上电等顺序)均能够使数字低压域到接口高压域的电平转换电路的隔离信号有效，进而使避免GPIO接口出现毛刺，且GPIO接口的输出具有确定的状态。

在本发明一些实施例中，上电检测电路包括RC模块100、检测模块200和上拉模块300。RC模块100、检测模块200和上拉模块300均连接高压电源vcc，RC模块100和检测模块200共同连接vss，上拉模块300则还连接检测模块200的输出端。RC模块100的输出端连接检测模块200的第一输入端，而检测模块200的第二输入端连接低压电源vdd。

RC模块100具有延时特性，RC模块100的输出接入检测模块200的第一输入端，对检测模块200进行控制，而上拉模块300则可使电路的功耗降低，且在RC模块100和上拉模块300的作用下，上电检测电路可以在任意上电顺序下，均可以有效隔离数字低压域到接口高压域的电平转换，即能够输出有效的隔离信号。

在本发明一些实施例中，RC模块100包括电阻模块110和电容模块120，电阻模块110和电容模块120串联，其中，电阻模块110的一端连接高压电源，电容模块120的一端接vss，电阻模块110和电容模块120的连接处作为RC模块100的输出端与检测模块200连接。

在本发明一些实施例中，电阻模块110可以采用第一PMOS晶体管，第一PMOS晶体管的栅极端接地，第一PMOS晶体管的源极端连接高压电源vcc，第一PMOS晶体管的漏极端连接电容模块120，且第一PMOS晶体管的漏极端可作为RC模块100的输出端与检测模块200的第一输入端连接。

在本发明一些实施例中，电阻模块110还可以是采用多个PMOS晶体管串联的方式，例如，采用两个PMOS晶体管，即PMOS晶体管A和PMOS晶体管B，其中PMOS晶体管A的源极端连接高压电源，PMOS晶体管A的栅极端和漏极端则连接PMOS晶体管B的源极端，PMOS晶体管B的栅极端和漏极端则连接电容模块120。

在本发明一些实施例中，电阻模块110还可以采用第一电阻连接高压电源和电容模块120。需要说明的是，第一电阻阻值可以根据RC模块100的时间常数设置，即根据电路设计的需要进行设置。

在本发明一些实施例中，电容模块120可以采用电容的方式，如采用第一电容C1，则第一电容C1的第一端连接电阻模块110，第一电容C1的第二端接vss。

在本发明一些实施例中，电容模块120还可以采用电容方式连接的场效应管，可以理解的是，电容方式连接的场效应管为栅极端作为第一端、漏极端和源极端连接作为第二端的场效应管，以上述方式连接的场效应管可起到电容的作用，可以将场效应管的栅极端连接电阻模块110，而场效应管的漏极端和源极端接vss，需要说明的是，场效应管可以是PMOS晶体管，也可以是NMOS晶体管。

例如，在一实施例中，RC模块100包括第一PMOS晶体管和第一电容，即第一PMOS晶体管作为电阻模块110，第一电容作为电容模块120，第一PMOS晶体管的栅极端接地，第一PMOS晶体管的源极端连接高压电源vcc，第一PMOS晶体管的漏极端连接第一电容的第一端，第一电容的第二端接vss，则可以理解的是，第一PMOS晶体管和第一电容连接处作为RC模块100的输出端连接检测模块200。

应当想到的是，RC模块100还可以采用第一电阻和第一电容串联的方式，或着第一电阻和电容方式连接的场效应管串联的方式，或者第一PMOS晶体管和电容方式连接的场效应管串联的方式，或者多个PMOS晶体管和电容方式连接的场效应管串联的方式，或者多个PMOS晶体管和第一电容连接的方式。其中，第一电阻的阻值根据实际应用的电路设计的需求改变，可以采用单个电阻或多个电阻采用串联、并联或串并联结合的方式；同样的，第一电容也是根据实际应用的电路设计的需求改变其值，可以采用单个电容或多个电容采用串联、并联或串并联结合的方式。

在本发明一些实施例中，检测模块200包括第二PMOS晶体管和第一NMOS晶体管，第二PMOS晶体管的栅极端作为检测模块200的第一输入端连接RC模块100的输出端，第一PMOS晶体管的源极端连接高压电源，第一PMOS晶体管的漏极端连接第一NMOS晶体管的漏极端，而第一NMOS晶体管的栅极端作为检测模块200的第二输入端连接低压电源，第一NMOS晶体管的源极端接vss。

在本发明一些实施例中，第二PMOS晶体管为正比管，从而使得第二PMOS晶体管的上拉能力强于第一NMOS晶体管的下拉能力，实现隔离信号的有效释放。需要说明的是，正比管表示晶体管的宽长比大于1，即宽度大于长度。

在本发明一些实施例中，上拉模块300包括多个串联连接的PMOS晶体管，多个串联连接的PMOS晶体管分别连接高压电源和检测模块200的输出端。

例如，上拉模块300包括第三PMOS晶体管、第四PMOS晶体管和第五PMOS晶体管，其中，第三PMOS晶体管、第四PMOS晶体管和第五PMOS晶体管是串联连接的，可以理解的是，第三PMOS晶体管的漏极端和栅极端均连接检测模块200的输出端，第四PMOS晶体管漏极端和栅极端均连接第三PMOS晶体管的源极端，第五PMOS晶体管的漏极端和栅极端均连接第四PMOS晶体管的源极端，第五PMOS晶体管的源极端连接高压电源。

需要说明的是，上拉模块300还可以是多个PMOS晶体管串联的方式，如4个、5个等，具体的个数可根据电路功耗需求进行调整。

在本发明一些实施例中，上拉模块300还可以采用第二电阻的方式，即第二电阻的两端分别连接高压电源和检测模块200的输出端。需要说明的是，第二电阻的阻值根据实际应用的电路设计的需求改变，可以采用单个电阻或多个电阻采用串联、并联或串并联结合的方式。

在本发明一些实施例中，上电检测电路包括RC模块100、检测模块200和上拉模块300，其中，RC模块100包括第一PMOS晶体管和第一电容，检测模块200包括第二PMOS晶体管和第一NMOS晶体管，上拉模块300包括第三PMOS晶体管、第四PMOS晶体管和第五PMOS晶体管。

具体地，如图5所示，第一PMOS晶体管MP1作为电阻模块110，第一电容C1作为电容模块120，第一PMOS晶体管MP1的栅极端接地，第一PMOS晶体管MP1的源极端连接高压电源vcc，第一PMOS晶体管MP1的漏极端连接第一电容C1的第一端，第一电容C1的第二端接vss，第一PMOS晶体管MP1的漏极端输出电压vst并连接第二PMOS晶体管MP2的栅极端，即第一PMOS晶体管MP1的漏极端作为RC模块100的输出端，第二PMOS晶体管MP2的栅极端作为检测模块200的第一输入端。

第一NMOS晶体管MN1的栅极端作为检测模块200的第二输入端连接低压电源vdd，第一NMOS晶体管MN1的源极端连接vss，而第一NMOS晶体管MN1的漏极端连接第二PMOS晶体管MP2的漏极端，第二PMOS晶体管MP2的源极端连接高压电源，第二PMOS晶体管MP2的漏极端则作为检测模块200的输出端。

第三PMOS晶体管MP3的漏极端和栅极端均连接检测模块200的输出端，第四PMOS晶体管MP4漏极端和栅极端均连接第三PMOS晶体管MP3的源极端，第五PMOS晶体管MP5的漏极端和栅极端均连接第四PMOS晶体管MP4的源极端，第五PMOS晶体管MP5的源极端连接高压电源。在上拉模块300的作用下，检测模块200输出隔离信号vddiso。

检测模块200中的第二PMOS晶体管MP2的栅极和第一NMOS晶体管MN1的栅极分别连接RC模块100的输出vst、数字低压电源vdd，即受vst、vdd控制。由于RC模块100具有延迟作用，调整第一PMOS晶体管MP1的尺寸和第一电容C1的容值，可以使vcc和vdd同时上电的过程中，第二PMOS晶体管MP2的Vgs大于第一NMOS晶体管MN1的Vgs。

如图6所示，由于vh＝2*v1，则第二PMOS晶体管MP2的Vgs为第一NMOS晶体管MN1的Vgs的2倍。另外，由于第二PMOS晶体管MP2和第一NMOS晶体管MN1可以分别控制，可以将第二PMOS晶体管MP2设计为正比管，使得其尺寸大于第一NMOS晶体管MN1，即进一步使第二PMOS晶体管MP2的上拉能力强于第一NMOS晶体管MN1的下拉能力。当vst电压上升至足够高的值从而使第二PMOS晶体管MP2关闭时，vddiso被下拉释放，即从有效切换到无效状态，如图6中的t2时刻所示。

此外，上拉模块300提供较弱的上拉，可以理解为上拉模块300等效的电阻阻值较大，功耗较低，从而使得在vcc先上电、vdd后上电的上电顺序下，vddiso的隔离状态可以保持到vdd上升至0.7v1，即满足vcc先上电、vdd后上电的上电顺序中对vddiso的隔离状态的要求。

本发明的上电检测电路利用RC模块100的延迟特性，对传统的检测电路进行改进，对第二PMOS晶体管、第一NMOS晶体管分别控制，且上拉模块300提供上拉，使得功耗降低的同时，使得在高压、低压任意上电顺序下，数字低压域到接口高压域的隔离信号有效，进而避免GPIO出现毛刺，且GPIO接口有确定的状态。

在本发明一些实施例中，提供了一中GPIO接口电路。GPIO接口电路包括了上述实施例的上电检测电路，在上电检测电路的作用下，GPIO接口电路能够有效地隔离数字低压域到接口高压域的电平转换，有效避免毛刺的产生。

在本发明一些实施例中，还提供了一种集成电路芯片。在集成电路芯片包括了上述实施例的GPIO接口电路，在GPIO接口电路中设置如本发明实施例中的上电检测电路，能够在任意的上电顺序下，均能够对数字低压域到接口高压域的电平转换进行有效隔离，避免GPIO接口出现毛刺，使得GPIO接口具有确定的状态，进而使集成电路芯片能够正常工作。

上面结合附图对本发明实施例作了详细说明，但是本发明不限于上述实施例，在所属技术领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下作出各种变化。

Claims (8)

1.一种上电检测电路，其特征在于，包括：

RC模块；

检测模块，所述检测模块的第一输入端连接所述RC模块的输出端，所述检测模块的第二输入端连接低压电源；

上拉模块，所述上拉模块的第一端连接高压电源，所述上拉模块的第二端连接所述检测模块的输出端；

所述检测模块包括第二PMOS晶体管和第一NMOS晶体管，所述第二PMOS晶体管的栅极端作为所述检测模块的第一输入端与所述RC模块的输出端连接，所述第二PMOS晶体管的漏极端连接所述第一NMOS晶体管的漏极端，所述第一NMOS晶体管的漏极端作为所述检测模块的输出端连接所述上拉模块的第二端，所述第一NMOS晶体管的栅极作为所述检测模块的第二端连接所述低压电源，所述第二PMOS晶体管的源极端连接vcc，所述第一NMOS晶体管的源极端连接vss；所述第二PMOS晶体管为正比管。

2.根据权利要求1所述的上电检测电路，其特征在于，所述RC模块包括电阻模块和电容模块，所述电阻模块的第一端连接所述高压电源，所述电阻模块的第二端与所述电容模块的第一端连接。

3.根据权利要求2所述的上电检测电路，其特征在于，所述电阻模块包括至少一个第一PMOS晶体管，所述第一PMOS晶体管的源极端与所述高压电源连接，所述第一PMOS晶体管的漏极端与所述电容模块连接；

或包括第一电阻，所述第一电阻的第一端与所述高压电源连接，所述第一电阻的第二端与所述电容模块连接。

4.根据权利要求2或3所述的上电检测电路，其特征在于，所述电容模块包括第一电容，所述第一电容的第一端与所述电阻模块连接；

或包括电容方式连接的场效应管，所述场效应管与所述电阻模块连接。

5.根据权利要求1所述的上电检测电路，其特征在于，所述上拉模块包括第二电阻或多个串联连接的PMOS晶体管。

6.根据权利要求5所述的上电检测电路，其特征在于，所述上拉模块包括第三PMOS晶体管、第四PMOS晶体管和第五PMOS晶体管，所述第三PMOS晶体管的漏极端和栅极端与所述检测模块的输出端连接，所述第三PMOS晶体管的源极端与所述第四PMOS晶体管的漏极端和栅极端连接，所述第四PMOS晶体管的源极端与所述第五PMOS晶体管的漏极端和栅极端连接，所述第五PMOS晶体管的源极端连接高压电源。

7.一种GPIO接口电路，其特征在于，包括如权利要求1至6任意一项所述的上电检测电路。

8.一种集成电路芯片，其特征在于，包括如权利要求7所述的GPIO接口电路。