CN102857206A - 接收电路 - Google Patents

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Abstract

一种接收电路，适用于核心电路。所述接收电路包含第一接收路径单元。第一接收路径单元用来接收输入信号以及根据输入信号输出输出信号至核心电路。所述第一接收路径单元包含输入缓冲器。输入缓冲器操作在核心电源域中且用来接收第一箝制信号。当输入信号的电平实质上等于或低于第一预设电压电平时，输入信号被传送至输入缓冲器以作为第一箝制信号，且输入缓冲器根据第一箝制信号来输出处于核心电源域的输出信号。以上所述的接收电路能够兼容于具有相异规格需求的多个核心电路，从而节省电压余量及电路面积。

Description

接收电路
技术领域
本发明有关于一种接收电路，特别是有关于一种能兼容于具有不同规格需求的多个核心电路的接收电路。
背景技术
图1是现有技术中具有多输出信号的接收电路的示意图。请参阅图1，接收电路1接收输入信号SIN以及参考信号SREF，且接收电路1包含分别产生输出信号OUT10与OUT11的路径单元10与路径单元11。接收电路1是核心电路所耦接的输出/输入(I/O)电路的一部分。耦接接收电路1的此核心电路接收输出信号OUT10及/或OUT11。路径单元10用来产生符合残余连续终结逻辑电路(stub series terminated logic，SSTL)标准的输出信号OUT10给核心电路，例如双倍数据速率(double data rate，DDR)I、DDRII、或DDRIII存储器。路径单元10根据SSTL标准来接收输入信号SIN与参考信号SREF，且包含差分接收器100与电平移位器101。路径单元11则用来产生符合低压晶体管对晶体管逻辑(loW voltage transistor-transistor logic，LVTTL)标准的输出信号OUT 11给核心电路，例如移动DDR或单倍数据速率(single data rate，SDR)存储器。路径单元11根据LVTTL标准而只接收输入信号SIN，且包含单端接收器110以及电平移位器111。差分接收器100与单端接收器110都操作在I/O电源域(powerdomain)内，且都接收I/O电源域的I/O电源电压(power voltage)VDDH以及I/O接地电压(ground voltage)VSSH。I/O电源电压VDDH的值可根据耦接接收电路1的核心电路的规格来决定。例如，当核心电路是SDR存储器时，I/O电源压VDDH可设为3.3V；当核心电路是DDRI存储器时，I/O电源电压VDDH可设为2.5V；当核心电路是DDRII或移动DDR存储器时，I/O电源电压VDDH可设为1.8V；而当核心电路是DDRIII存储器时，I/O电源电压VDDH可设为1.5V。电平移位器101与111接收I/O电源域的I/O电源电压VDDH以及I/O接地电压VSSH，且更接收核心电源域的核心电源电压VDDL以及核心接地电压VSSL。电平移位器101与111改变接收器100与110的各自输出信号的电平，使得接收器100与110分别产生的输出信号OUT10与OUT11处于核心电源域。核心电路则根据其规格需求来接收输出信号OUT10及/或OUT11。
请参阅图1以及图2A～2I，差分接收器100包含正接收端(+)(由图2A～2I的标号DP来表示)及负接收端(-)(由图2A～2I的标号DN来表示)以分别接收输入信号SIN及参考信号SREF，且更包含输出端(由图2A～2I的标号OUT来表示)。图2A～2I是差分接收器100的各种电路架构的示意图。差分接收器100操作在I/O电源域中。图2A～2I的电路架构是由厚栅极I/O装置(例如具有厚栅极电介质层的装置)所形成，以能承受I/O电源域的I/O电源电压VDDH、I/O接地电压VSSH以及接收的信号SIN与SREF。因此，差分接收器100占用了较大的面积。
具有低功率以及高速数据传输速率的存储器的使用越来越普遍，例如低功率DDRII(low power DDRII，LPDDRII)存储器。LPDDRII存储器采用符合SSTL标准的信号，因此路经单元10可以给LPDDRII存储器使用。根据LPDDRII存储器的规格，I/O电源电压VDDH必须低至1.2V。因此，当要求接收电路1能兼容于LPDDRII存储器以及相异规格的其他存储器(例如移动DDR、DDR、以及DDRIII存储器)时，要符合LPDDRII存储器的高速数据传输速率要求变得更加困难。尤其是在路径单元10内由厚栅极I/O装置所形成的差分接收器100中，至少有三个厚栅极I/O设备堆叠，导致电压余量(voltage headroom)不足。
因此，期望提供一种接收电路，其能兼容于具有相异规格需求的多个核心电路，尤其是，这些核心电路包含低电压核心电路。
发明内容
有鉴于此，特提供以下技术方案：
本发明的实施方式提供一种接收电路，适用于核心电路，该接收电路包含第一接收路径单元。第一接收路径单元用来接收输入信号以及根据输入信号输出输出信号至核心电路，第一接收路径单元包含输入缓冲器。输入缓冲器操作在核心电源域中且接收第一箝制信号，当输入信号的电平实质上等于或低于第一预设电压电平时，输入信号被传送至输入缓冲器以作为第一箝制信号，且输入缓冲器根据第一箝制信号来输出处于核心电源域的输出信号。
本发明的实施方式另提供一种接收电路，适用于核心电路，该接收电路包含第一接收路径单元以及第二接收路径单元。第一接收路径单元接收输入信号以及根据输入信号输出第一输出信号至核心电路，第一接收路径单元包含第一输入缓冲器，第一输入缓冲器操作在核心电源域中且接收第一箝制信号，当该输入信号的电平实质上等于或低于第一预设电压电平时，输入信号被传送至第一输入缓冲器以作为第一箝制信号，且第一输入缓冲器根据第一箝制信号来输出处于核心电源域的第一输出信号。第二接收路径单元接收输入信号以及根据输入信号输出第二输出信号至核心电路，该第二接收路径单元包含第二输入缓冲器以及第一电平移位器，第二输入缓冲器操作在输入/输出电源域中，第二输入缓冲器接收输入信号，且根据输入信号输出第一缓冲信号；以及第一电平移位器接收第一缓冲信号，且改变第一缓冲信号的电平以产生处于核心电源域的第二输出信号。
以上所述的接收电路能够兼容于具有相异规格需求的多个核心电路，从而节省电压余量及电路面积。
附图说明
图1是现有技术中具有多输出信号的接收电路的示意图。
图2A～2I是图1的接收电路中差分接收器的各种电路架构的示意图。
图3是根据本发明一个实施例的接收电路的示意图。
图4A～4I是图3的接收电路中差分接收器的各种电路架构的示意图。
图5是图3的接收路径单元中电压箝制器的实施例的示意图。
图6是根据本发明另一实施例的接收电路的示意图。
图7为根据本发明又一实施例的接收电路的示意图。
图8为根据本发明再一实施例的接收电路的示意图。
图9为根据本发明实施例产生图5中使能信号的电路的示意图。
具体实施方式
在说明书及权利要求书当中使用了某些词汇来指称特定的元件。所属技术领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求书并不以名称的差异作为区分元件的方式，而是以元件在功能上的差异作为区分的准则。在通篇说明书及权利要求项中所提及的「包含」为一开放式的用语，故应解释成「包含但不限定于」。此外，「耦接」一词在此包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可直接电气连接于第二装置，或透过其它装置或连接手段间接地电气连接至第二装置。
图3是根据本发明一个实施例的接收电路的示意图。请参阅图3，接收电路3包含接收路径单元30，而此接收路径单元30包含至少一个电压箝制器300以及输入缓冲器301。接收路径单元30接收输入信号SIN并输出输出信号OUT30。接收电路3可以是核心电路所耦接的输入/输出(I/O)电路的一部分。耦接接收电路3的核心电路可接收输出信号OUT30。此核心电路可以是低电压装置，例如低功率DDRII(low power DDRII，LPDDRII)存储器。因此，接收路径单元30必须输出符合核心电路(例如LPDDRII存储器)的规格要求的输出信号OUT30。本领域的技术人员应可了解，LPDDRII存储器采用符合残余连续终结逻辑电路(stub series terminated logic，SSTL)标准的信号。因此，接收电路3可包含两个电压箝制器300A与300B，其分别接收输入信号SIN与参考信号SREF，且分别提供箝制信号S300A与S300B。在一个实施例中，输入缓冲器301为差分接收器，其操作在核心电源域且分别接收来自电压箝制器S300A与S300B的箝制信号S300A与S300B。
请参阅图3，电压箝制器300A接收具有可变电平的输入信号SIN，且提供箝制信号S300A至差分接收器301。当输入信号SIN的电平实质上等于或低于第一预设电压电平时，电压箝制器300A传送输入信号SIN以作为箝制信号S300A，且箝制信号S300A被提供至差分接收器301的正输入端(+)。当输入信号SIN的电平高于第一预设电压电平时，电压箝制器300A不会传送输入信号SIN。在此情况下，电压箝制器300A提供电平不高于第一预设电压电平的箝制信号S300A至差分接收器301的正输入端(+)。在此实施例中，第一预设电压电平可设定为核心电源域的核心电源电压(VDDL)的电平。
请参阅图3，电压箝制器300B接收参考电压SREF。当参考信号SREF的电平实质上等于或低于第二预设电压电平时，电压箝制器300B传送参考信号SREF以作为箝制信号S300B，且箝制信号S300B被提供至差分接收器301的负输入端(-)。当参考信号SREF的电平高于第二预设电压电平时，电压箝制器300B不会传送参考信号SREF。在此情况下，电压箝制器300B提供电平不高于第二预设电压电平的箝制信号S300B至差分接收器301的负输入端(-)。本领域的技术人员应可了解，对于SSTL标准而言，参考信号SREF的电平实质上等于I/O电源电压的电平的一半。而I/O电源电压的电平的一半通常低于核心电源电压的电平。因此，在此实施例中，第二预设电压电平可设为0.6V(1.2V/2)，其低于第一预设电压电平。在另一实施例中，第二预设电压电平实质上可等于第一预设电压电平，而第一预设电压电平是等于核心电源电压的电平。在又一实施例中，假使参考信号SREF的电平实质上等于I/O电源电压的电平的一半，而I/O电源电压的电平的一半通常低于于心电源电压的电平且因此通常低于第一预设电压电平时，关于参考信号SREF的电压箝制器300B可省略，而参考信号SREF可直接地提供至差分接收器301的负输入端(-)。
根据电压箝制器300A与300B的操作，差分接收器301接收具有较低电平的输入信号SIN与参考信号SREF。因此，差分接收器301可操作在核心电源域中，且输出在核心电源域中的输出信号OUT30。在此，所述的核心电源域是核心装置可于其中操作的电源域，而I/O电源域是I/O装置可于其中操作的电源域。此处所述的核心装置可以是具有薄栅极电介质层的装置，例如其电介质层薄于I/O装置的栅极电介质层的装置。核心装置可称为薄栅极装置。此处所述的I/O装置可以是具有厚栅极电介质层的装置，例如，其电介质层厚于核心装置的栅极电介质层的装置。I/O装置可称为厚栅极装置。另外，此处所述的核心装置以及I/O装置可以是晶体管。如图3所示，差分接收器301可接收核心电源域的核心电源电压VDDL以及核心接地电压VSSL。此外，由于差分接收器301是在核心电源域中操作，因此，差分接收器301的至少一部分可由核心装置来形成，这表示，差分接收器301的至少一部分是由薄栅极晶体管来形成(即具有薄栅极电介质层的晶体管)。然而，在一些实施例中，差分接收器301的至少一部分可由I/O装置(例如厚栅极装置)来形成，而仍然在核心电源域中操作。图4A～4I是图3的接收电路中差分接收器301的各种电路架构的示意图。标号“DP”与“DN”分别表示差分接收器301的正输入端(+)与负输入端(-)。标号“OUT”表示差分接收器301的输出端，其输出上述输出信号OUT30。在图4A～4I中，当差分接收器301的至少一部分由核心装置来形成时，对于MOS晶体管组4A-1～4A-5、4B-1～4B-5、4C-1～4C-5、4D-1～4D-5、4E-1～4E-10、4F-1～4F-10、4G-1～4G-10、4H-1～4H-12、以及4I-1～4I-12来说，每一组中至少一个MOS晶体管具有薄栅极。因此，差分接收器301具有较佳的装置增益与效能且占用较小面积。此外，虽然在此实施例的接收器301为差分接收器，但是在其他实施例中，此接收器也可以是单端接收器。当此接收器为单端接收器时，其可以只接收输入信号SIN。
图5是图3的接收路径单元中电压箝制器300A与300B的实施例的示意图。电压箝制器300A与300B可具有图5中的相同架构。电压箝制器300A与300B可由核心装置、I/O装置、或两者的组合来形成。图5的电压箝制器包含开关50以及静电放电(electrostatic discharge，ESD)保护单元51。在此实施例中，举例来说，开关50可以是厚栅极原生(native)NMOS晶体管。开关50可由使能信号SEN所控制，且具有输入端及输出端。ESD保护单元51耦接于开关50的输出端与核心接地电压VSSL之间。在一些实施例中，可省略由ESD保护单元51至核心接地电压VSSL的放电路径。首先，描述当图5的电压箝制器作为电压箝制器300A的情况。开关50的输入端接收输入信号SIN，且其输出端耦接差分接收器301的正输入端(+)。当输入信号SIN的电平实质上等于或低于第一预设电压电平时，使能信号SEN可被触发(asserted)以导通开关50，将输入信号SIN传送至开关50的输出端以作为箝制信号S300A。当输入信号SIN的电平高于第一预设电压电平时，使能信号SEN被反触发(de-asserted)以关闭开关50，且输入信号SIN不被传送至开关50的输出端。在此情况下，在开关50的输出端上的箝制信号S300A可实质上等于使能信号SEN的电平。在此实施例中，使能信号SEN的电平可设定为不高于第一预设电压电平。
接着描述当图5的电压箝制器作为电压箝制器300B的情况。开关50的输入端接收参考信SREF，且其输出端耦接差分接收器301的负输入端(-)。当参考信号SREF的电平实质上等于或低于第二预设电压电平时，使能信号SEN可被触发以导通开关50，将参考信号SREF传送至开关50的输出端以作为箝制信号S300B。当参考信号SREF的电平高于第二预设电压电平时，使能信号SEN被反触发以关闭开关50，且参考信号SREF不被传送至开关50的输出端。在此情况下，在开关50的输出端上的箝制信号S300B可实质上等于使能信号SEN的电平。
在图3的实施例中，接收电路3包含一个接收路径单元30。在一些实施例中，接收电路3可包含二个或多个接收路径单元。例如，一个接收路径单元可用来产生符合SSTL标准的输出信号给低功率装置，例如LPDDRII存储器，而另一个接收路径单元则可用来产生另一输出信号给具有相异规格的装置。如图6所示，接收电路3’可不止包含第3图的接收路径单元30，也包含接收路径单元60。接收路径单元30的架构与操作已于上文描述，因而在此省略。在图6的实施例中，接收路径单元60可来生符合低压晶体管对晶体管逻辑(low voltagetransistor-transistor logic，LVTTL)标准的输出信号OUT60。移动DDR或单倍数据速率(single data rate，SDR)存储器可接收输出信号OUT60。如图6所示，接收路径单元60也能接收输入信号SIN，并输出上述输出信号OUT60。耦接接收电路3’的核心电路可根据其规格要求来接收输出信号OUT30、输出信号OUT60、或输出信号OUT30与OUT60。当此核心电路包含LPDDRII存储器时，其可接收来自接收路径单元30的输出信号OUT30。当此核心电路包含移动DDR或SDR存储器时，其可接收来自接收路径单元60的输出信号OUT60。
请参阅图6，接收路径单元60包含输入缓冲器600以及电平移位器601。在图6的实施例中，输入缓冲器600可以是单端接收器。此单端接收器600能操作在I/O电源域中，且能接收I/O电源域的I/O电源电压VDDH以及I/O接地电压VSSH。单端接收器600能根据输入信号SIN来输出缓冲信号S60。电平移位器601能接收I/O电源域的I/O电源电压VDDH以及I/O接地电压VSSH，也能接收核心电源域的核心电压电源VDDL以及核心接地电源VSSL。电平移位电路601能改变缓冲信号S60的电平以产生在核心电源域的输出信号OUT60。
在其他实施例中，如图7所示，接收电路3”可不只包含图3的接收路径单元30，还包含接收路径单元70。接收路径单元30的架构与操作已于上文叙述，因而在此省略。在图7的实施例中，接收路径单元70也用来产生符合SSTL标准的输出信号OUT70。双倍数据速率(double data rate，DDR)I、DDRII、或DDRIII存储器可接收输出信号OUT70。如图7所示，接收路径单元70也能接收输入信号SIN以及参考信号SREF，且输出上述输出信号OUT70。耦接接收电路3的核心电路可根据其规格要求来接收输出信号OUT30、输出信号OUT70、或输出信号OUT30与OUT70。当核心电路包含LPDDRII存储器时，其可接收来自接收路径单元30的输出信号OUT30。当此核心电路包含DDRI、DDRII、或DDRIII存储器时，其可接收来自接收路径单元70的输出信号OUT70。
请参阅图7，接收路径单元70包含输入缓冲器700以及电平移位器701。在图7的实施例中，输入缓冲器700可以是差分接收器。此差分接收器700能操作在I/O电源域中，且能接收I/O电源域的I/O电源电压VDDH以及I/O接地电压VSSH。差分接收器700能根据输入信号SIN及参考信号SREF来输出缓冲信号S70。电平移位器701能接收I/O电源域的I/O电源电压VDDH以及I/O接地电压VSSH，也能接收核心电源域的核心电压电源VDDL以及核心接地电源VSSL。电平移位电路701能改变缓冲信号S70的电平以产生在核心电源域的输出信号OUT70。
在一些实施例中，接收电路可包含三个或多个接收路径单元，例如一个接收路径单元可用来产生符合SSTL标准的输出信号给LPDDRII存储器，另一个接收路径单元可用来产生另一个符合SSTL标准的输出信号给DDRI、DDRII、或DDRIII存储器，而第三个接收路径单元可用来产生符合LVTTL标准的输出信号给移动DDR或SDR存储器。如图8所示，接收电路3”’可包含图3的接收路径单元30、图6的接收路径单元60、以及图7的接收路径单元70。接收路径单元30、60、及70的架构与操作已如上所述，在此省略。耦接接收电路3”’的核心电路可根据其规格要求来接收输出信号OUT30、输出信号OUT60、输出信号70、或者是都接收此三个输出信号。
在图6-8的实施例中，由于差分接收器301操作在核心电源域中而接收器600与700操作在I/O电源域中，因此在差分接收器301内的晶体管的栅极电介质层可薄于接收器600与700内的晶体管的栅极电介质层。换句话说，差分接收器301可包含薄栅极装置，而接收器600与700可包含厚栅极装置。
在图6-8的实施例中，I/O电源域的I/O电源电压VDDH可随着耦接接收电路的核心电路的规格而改变。此外，输入信号SIN与参考信号SREF的电平也随着核心电路的规格而改变。表1是符合不同规格的核心电路、对应的I/O电源电压VDDH、以及信号SIN与SREF的电平列表。
Figure BDA0000134741920000081
表1
在图6-8的实施例中，由于接收电路可包含多个接收路径单元以输出多个输出信号，其能兼容于不同规格的核心电路。例如，接收电路兼容于SDR、SSRI、SSRII、SSRIII、移动DDR、以及LPDDRII存储器。因此，输入信号SIN可能在0-3.3V之间改变，在这些实施例中，由于接收路径单元30可用来产生输出信号OUT30给LPDDRII存储器，电压箝制器300A能提供其电平不高于1.2V的箝制信号S300A，且电压箝制器300B能提供其电平不高于0.6V的箝制信号S300B，这避免了包含薄栅极装置的差分接收器301受到具有高电平的信号SIN与SREF的损坏。
在接收路径单元30中，控制开关50的使能信号SEN可根据I/O电源域的I/O电源电压VDDH及I/O接地电压VSSH以及核心电源域的核心电源电压VDDL及核心接地电压VSSL来产生。
请参阅图9，根据本发明实施例，产生图5的使能信号的电路可包含分压器90、比较器91、以及电平移位器92。分压器90耦接于I/O电源电压VDDH及I/O接地电压VSSH，而I/O电源电压VDDH及I/O接地电压VSSH则可根据耦接于接收电路的核心电路的规格而变化。分压器90能根据I/O电源电压VDDH及I/O接地电压VSSH来执行分压操作，以产生分压电压V90。在此实施例中，分压电压V90的电平实质上等于0.7*VDDH。比较器91能操作在I/O电源域，且接收I/O电源电压VDDH及I/O接地电压VSSH。比较器91能比较分压电压V90与核心电源域的核心电源电压VDDL，且根据比较结果产生比较信号S91。当分压电压V90实质上等于或小于核心电源电压VDDL时，比较器91能产生触发的比较信号S91。当分压电压V91大于核心电源电压VDDL时，比较器能产生反触发的比较信号S91。电平移位器92能接收I/O电源域的I/O电源电压VDDH及I/O接地电压VSSH以及核心电源域的核心电源电压VDDL及核心接地电压VSSL。电平移位器92能接收比较信号S91，且改变比较信号S91的电平以产生使能信号SEN给开关50。当电平移位器92接收触发的比较信号S91时，电平移位器92能产生被触发的使能信号SEN，而此被触发的使能信号SE具有核心电源电压VDDL的电平。当电平移位器92接收反触发的比较信号V91时，电平移位器92能产生反触发的使能信号SEN，而此反触发的使能信号SEN具有核心接地电压VSSL的电平。图9的电路为非限制的示范例子。在其他实施例中，产生使能信号SEN的电路可以其他方式来实现，例如包含耦接核心电源电压VDDL的电阻器的电路。
根据使能信号SEN的产生，电压箝制器300A传送其电平实质上等于或低于第一预设电压电平的输入信号SIN，以作为箝制信号S300A，而电压箝制器300B传送其电平实质上等于或低于第二预设电压电平的参考信号SREF，以作为箝制信号S300B。此外，当输入信号SIN具有高于第一预设电压电平的电平且参考信号SREF具有高于第二预设电压电平的电平时，电压箝制器300A提供其电平不高于第一预设电压电平的箝制信号S300A，而电压箝制器300B提供其电平不高于第二预设电压电平的箝制信号S300B。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (20)

1.一种接收电路，适用于核心电路，该接收电路包含：
第一接收路径单元，用来接收输入信号以及根据该输入信号输出输出信号至该核心电路，
其中，该第一接收路径单元包含：
输入缓冲器，操作在核心电源域中且接收第一箝制信号；
其中，当该输入信号的电平实质上等于或低于第一预设电压电平时，该输入信号被传送至该输入缓冲器以作为该第一箝制信号，且该输入缓冲器根据该第一箝制信号来输出处于该核心电源域的该输出信号。
2.如权利要求1所述的接收电路，其特征在于：当该输入信号的电平高于该第一预设电压电平时，该输入信号不会被传送至该输入缓冲器。
3.如权利要求1所述的接收电路，其特征在于：该第一接收路径单元更包含：
电压箝制器，接收该输入信号且提供该第一箝制信号至该输入缓冲器；
其中，当该输入信号的电平实质上等于或低于该第一预设电压电平时，该电压箝制器传送该输入信号以作为该第一箝制信号；以及当该输入信号的电平高于该第一预设电压电平时，该电压箝制器不会传送该输入信号，且该电压箝制器提供电平不高于该第一预设电压电平的该第一箝制信号。
4.如权利要求3所述的接收电路，其特征在于：该电压箝制器包含：
开关，由使能信号控制，且具有接收该输入信号的输入端以及将该第一箝制信号提供至该输入缓冲器的输出端；
其中，当该输入信号的电平实质上等于或低于该第一预设电压电平时，该使能信号被触发，且该开关根据触发的该使能信号而导通，以将该输入信号传送至该输出端以作为该第一箝制信号；以及当该输入信号的电平高于该第一预设电压电平时，该使能信号被反触发，且该开关根据反触发的该使能信号而关闭，该开关不将该输入信号传送至该输出端，且该输出端提供电平不高于该第一预设电压电平的该第一箝制信号。
5.如权利要求4所述的接收电路，其特征在于：该电压箝制器更包含：
静电放电保护单元，耦接于该开关的该输出端与该核心电源域的核心接地电压之间。
6.如权利要求4所述的接收电路，其特征在于：该电压箝制器更包含：
分压器，耦接于输入/输出电源电压以及输入/输出接地电压，且根据该输入/输出电源电压以及该输入/输出接地电压来执行分压操作以产生分压电压；
比较器，比较该分压电压与该核心电源域的核心电源电压，且根据比较结果来产生比较信号；以及
电平移位器，接收该比较信号，且改变该比较信号的电平来产生该使能信号。
7.如权利要求6所述的接收电路，其特征在于：当该分压电压小于该核心电源电压时，该比较器产生触发的该比较信号，且该电平移位器改变触发的该比较信号的电平以产生触发的该使能信号；以及当该分压电压大于该核心电源电压时，该比较器能产生反触发的该比较信号，且该电平移位器能改变反触发的该比较信号的电平以产生反触发的该使能信号。
8.如权利要求7所述的接收电路，其特征在于：该电平移位器将触发的该比较信号的电平改变为该核心电源电压的电平且将反触发的该比较信号的电平改变为该核心电源域的核心接地电压电平。
9.如权利要求1所述的接收电路，其特征在于：该第一预设电压电平为核心电源电压的电平。
10.如权利要求1所述的接收电路，其特征在于：该第一接收路径单元还接收参考信号，且该输入缓冲器接收第二箝制信号；当该参考信号的电平实质上等于或低于第二预设电压电平时，该参考信号被传送至该输入缓冲器以作为该第二箝制信号，且该输入缓冲器根据该第一箝制信号与该第二箝制信号来输出处于该核心电源域的该输出信号；以及该第二预设电压电平实质上等于或低于该第一预设电压电平。
11.如权利要求10所述的接收电路，其特征在于：该第一接收路径单元更包含：
电压箝制器，接收该参考信号，且提供该第二箝制信号至该输入缓冲器；
其中，当该参考信号的电平实质上等于或低于该第二预设电压电平时，该电压箝制器传送该参考信号以作为该第二箝制信号；以及当该参考信号的电平高于该第二预设电压电平时，该电压箝制器不会传送该参考信号，且该电压箝制器提供电平不高于该第二预设电压电平的该第二箝制信号。
12.如权利要求10所述的接收电路，其特征在于：该输入缓冲器为差分接收器。
13.如权利要求10所述的接收电路，其特征在于：该参考信号的电平为输入/输出电源电压的电平的一半。
14.一种接收电路，适用于核心电路，该接收电路包含：
第一接收路径单元，接收输入信号以及根据该输入信号输出第一输出信号至该核心电路，其中，该第一接收路径单元包含：
第一输入缓冲器，操作在核心电源域中且接收第一箝制信号；其中，当该输入信号的电平实质上等于或低于第一预设电压电平时，该输入信号被传送至该第一输入缓冲器以作为该第一箝制信号，且该第一输入缓冲器根据该第一箝制信号来输出处于该核心电源域的该第一输出信号；
以及
第二接收路径单元，接收该输入信号以及根据该输入信号输出第二输出信号至该核心电路，其中，该第二接收路径单元包含：
第二输入缓冲器，操作在输入/输出电源域中，该第二输入缓冲器接收该输入信号，且根据该输入信号输出第一缓冲信号；以及
第一电平移位器，接收该第一缓冲信号，且改变该第一缓冲信号的电平以产生处于该核心电源域的该第二输出信号。
15.如权利要求14所述的接收电路，其特征在于：该第二输入缓冲器还接收参考信号，且根据该输入信号与该参考信号产生该第一缓冲信号。
16.如权利要求14所述的接收电路，其特征在于：所述接收电路更包含：
第三接收路径单元，接收该输入信号以及参考信号且根据该输入信号以及该参考信号输出第三输出信号至该核心电路，其中，该第三接收路径单元包含：
第二输入缓冲器，操作在该输入/输出电源域中，该第二输入缓冲器接收该输入信号以及该参考信号，且根据该输入信号以及该参考信号输出第二缓冲信号；以及
第二电平移位器，接收该第二缓冲信号，且改变该第二缓冲信号的电平以产生处于该核心电源域的该第三输出信号。
17.如权利要求16所述的接收电路，其特征在于：当该核心电路为低功率DDRII存储器时，该核心电路接收该第一输出信号。
18.如权利要求16所述的接收电路，其特征在于：当该核心电路为DDR或SDR存储器时，该核心电路接收该第二输出信号。
19.如权利要求16所述的接收电路，其特征在于：当该核心电路为DDRI、DDRII、或DDRIII存储器时，该核心电路接收该第三输出信号。
20.如权利要求14所述的接收电路，其特征在于：该第一输入缓冲器包含至少一个晶体管，该第二输入缓冲器包含至少一个晶体管，且该第一缓冲器的该晶体管的栅极电介质层比该第二输入缓冲器之该晶体管之栅极电介质层薄。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8692605B2 (en) * 2011-06-27 2014-04-08 Mediatek Inc. Receiving circuits for core circuits
US9337653B2 (en) * 2012-08-14 2016-05-10 Texas Instruments Incorporated Static MEMS switch for ESD protection
WO2015098041A1 (ja) * 2013-12-25 2015-07-02 株式会社ソシオネクスト 信号電位変換回路
JP6503915B2 (ja) * 2015-06-19 2019-04-24 株式会社ソシオネクスト 半導体装置
CN107769766B (zh) * 2016-08-17 2023-05-16 恩智浦美国有限公司 差分接收器
US10163465B1 (en) * 2017-08-18 2018-12-25 Novatek Microelectronics Corp. Data receiver and controller for DDR memory

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5333093A (en) * 1991-11-06 1994-07-26 Siemens Aktiengesellschaft Protection apparatus for series pass MOSFETS
JP2002026789A (ja) * 1998-09-11 2002-01-25 Matsushita Electric Ind Co Ltd 通信装置および指向性送信方法
US20050021812A1 (en) * 2003-04-08 2005-01-27 Tadashi Ono Data transmission/reception apparatus
CN1677882A (zh) * 2004-04-02 2005-10-05 大唐移动通信设备有限公司 时分双工无线通信系统收发信机

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3152867B2 (ja) * 1995-08-25 2001-04-03 株式会社東芝 レベルシフト半導体装置
US6199182B1 (en) * 1997-03-27 2001-03-06 Texas Instruments Incorporated Probeless testing of pad buffers on wafer
US5905621A (en) * 1998-01-09 1999-05-18 Ati Technologies Voltage scaling circuit for protecting an input node to a protected circuit
JP2001084785A (ja) * 1999-09-17 2001-03-30 Nec Corp センスアンプ回路及び半導体記憶装置
US6483386B1 (en) * 2000-09-29 2002-11-19 Cypress Semiconductor Corp. Low voltage differential amplifier with high voltage protection
US6501318B1 (en) * 2001-05-04 2002-12-31 Lsi Logic Corporation High speed input buffer circuit
US6844770B2 (en) * 2002-04-17 2005-01-18 Virtual Silicon Technology, Inc. Circuitry to provide a low power input buffer
US6784700B1 (en) * 2002-09-03 2004-08-31 Cypress Semiconductor Corporation Input buffer circuit
US7231249B2 (en) * 2003-07-24 2007-06-12 Mirowski Family Ventures, L.L.C. Methods, apparatus, and systems for multiple stimulation from a single stimulator
US6879191B2 (en) * 2003-08-26 2005-04-12 Intel Corporation Voltage mismatch tolerant input/output buffer
US7196295B2 (en) * 2003-11-21 2007-03-27 Watlow Electric Manufacturing Company Two-wire layered heater system
US7164305B2 (en) * 2004-06-08 2007-01-16 Stmicroelectronics Pvt. Ltd. High-voltage tolerant input buffer circuit
US7113018B2 (en) * 2004-10-28 2006-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage tolerant I/O circuit using native NMOS transistor for improved performance
JP4188933B2 (ja) * 2005-03-29 2008-12-03 富士通マイクロエレクトロニクス株式会社 トレラント入力回路
US7430100B2 (en) * 2005-06-28 2008-09-30 Agere Systems Inc. Buffer circuit with enhanced overvoltage protection
US7268633B2 (en) * 2005-09-12 2007-09-11 P.A. Semi, Inc. Voltage-controlled oscillator for low-voltage, wide frequency range operation
US7429882B2 (en) * 2006-06-08 2008-09-30 Toshiba America Electronic Components, Inc. AC-DC input buffer
US20080137472A1 (en) 2006-12-07 2008-06-12 Josef Schnell Memory including first and second receivers
US7551497B2 (en) * 2007-09-20 2009-06-23 Mediatek Inc. Memory circuits preventing false programming
CN101409551B (zh) * 2008-11-21 2012-06-27 华邦电子股份有限公司 输入电路
US8692605B2 (en) * 2011-06-27 2014-04-08 Mediatek Inc. Receiving circuits for core circuits

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5333093A (en) * 1991-11-06 1994-07-26 Siemens Aktiengesellschaft Protection apparatus for series pass MOSFETS
JP2002026789A (ja) * 1998-09-11 2002-01-25 Matsushita Electric Ind Co Ltd 通信装置および指向性送信方法
US20050021812A1 (en) * 2003-04-08 2005-01-27 Tadashi Ono Data transmission/reception apparatus
CN1677882A (zh) * 2004-04-02 2005-10-05 大唐移动通信设备有限公司 时分双工无线通信系统收发信机

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Publication number Publication date
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