TWI443978B - 接收電路 - Google Patents

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Description

接收電路
本發明係有關於一種接收電路，特別是有關於一種接收電路，其能相容於具有不同規格需求的多個核心電路。
第1圖係表示習知具有多輸出信號之接收電路。參閱第1圖，接收電路1接收輸入信號SIN以及參考信號SREF，且包括分別產生輸出信號OUT10與OUT11的路徑單元10與11。接收電路1是一核心電路所耦接之輸出/輸入(I/O)電路的一部份。耦接接收電路1之此核心電路接收輸出信號OUT10以及/或OUT11。路徑單元10用來產生符合載線串聯終止邏輯(stub series terminated logic，SSTL)標準之輸出信號OUT10給核心電路，例如雙倍資料傳輸率(double data rate，DDR)I、DDRII、或DDRIII記憶體。路徑單元10根據SSTL標準來接收輸入信號SIN與參考信號SREF，且包括差動接收器100與位準移位器101。路徑單元11則用來產生符合低電壓電晶體-電晶體邏輯(low voltage transistor-transistor logic，LVTTL)標準之輸出信號OUT11給核心電路，例如移動DDR或單倍資料傳輸率(single data rate，SDR)記憶體。路徑單元11根據LVTTL標準而只接收輸入信號SIN，且包括單端接收器110以及位準移位器111。差動接收器100與單端接收器110都操作在I/O電源域(power domain)內，且都接收I/O電源域之I/O電源電壓(power voltage)VDDH以及I/O接地電壓 (ground voltage)VSSH。I/O電源電壓VDDH之值可根據耦接接收電路1之核心電路的規格來決定。例如，當核心電路是SDR記憶體時，I/O電源壓VDDH可設為3.3V；當核心電路是DDRI時，I/O電源電壓VDDH可設為2.5V；當核心電路是DDRII或移動DDR記憶體時，I/O電源電壓VDDH可設為1.8V；而當核心電路是DDRIII記憶體時，I/O電源電壓VDDH可設為1.5V。位準移位器101與111接收I/O電源域之I/O電源電壓VDDH以及I/O接地電壓VSSH，且更接收核心電源域之核心電源電壓VDDL以及核心接地電壓VSSL。位準移位器101與111改變接收器100與110之各自輸出信號的位準，使得接收器100與110分別產生之輸出信號OUT10與OUT11處於核心電源域。核心電路則根據其規格需求來接收輸出信號OUT10或OUT11。
參閱第1以及2A~2I圖，差動接收器100包括正接收端(+)(由第2A~2I圖之標號DP來表示)及負接收端(-)(由第2A~2I圖之標號DN來表示)以分別接收輸入信號SIN及參考信號SREF，且更包括一輸出端(由第2A~2I圖之標號OUT來表示)。第2A~2I圖表示差動接收器100之各種電路架構。差動接收器100操作在I/O電源域中。第2A~2I圖之電路架構係由厚閘極I/O裝置(例如具有厚閘極介電層之裝置)所形成，以能承受I/O電源域之I/O電源電壓VDDH以及I/O接地電壓VSSH以及接收之信號SIN與SREF。因此，差動接收器100佔用了較大的面積。
具有低功率以及高速資料傳輸速率之記憶體越來越普遍使用，例如低功率DDRII(low power DDRII，LPDDRII)記憶體。LPDDRII記憶體採用符合SSTL標準的信號，因此路經單元10可給LPDDRII記憶體所使用。根據LPDDRII記憶體的規格，I/O電源電壓VDDH必須低至1.2V。因此，當要求接收電路1能相容於LPDDRII記憶體以及相異規格之其他記憶體(例如移動DDR、DDR、以及DDRIII記憶體)時，要能符合LPDDRII記憶體之高速資料傳輸速率要求變為更加困難。尤其是在路徑單元10內由厚閘極I/O裝置所形成之差動接收器100中，至少有三個厚閘極I/O裝置堆疊，導致電壓空間(voltage headroom)不足。
因此，期望提供一種接收電路，其能相容於具有相異規格需求的複數核心電路，尤其是，這些核心電路包括一低電壓核心電路。
本發明提供一種接收電路，適用於核心電路。此接收電路包括第一接收路徑單元。第一接收路徑單元用以接收輸入信號以及根據輸入信號輸出輸出信號至核心電路。此第一接收路徑單元包括輸入緩衝器以及開關。此輸入緩衝器操作在核心電源域中且接收第一箝制信號。開關由致能信號所控制，且具有接收輸入信號之一輸入端以及將第一箝制信號提供至輸入緩衝器之輸出端。當輸入信號之位準實質上等於或低於第一預設電壓位準時，致能信號被觸發，且開關根據觸發之致能信號而導通，來將輸入信號傳 送至輸出端以作為第一箝制信號，且輸入緩衝器能根據第一箝制信號來輸出處於核心電源域之輸出信號。當輸入信號之位準高於第一預設電壓位準時，致能信號被反觸發，且開關根據反觸發之致能信號而關閉，開關不將輸入信號傳送至輸出端，且輸出端提供位準實質上等於致能信號之位準之第一箝制信號。致能信號根據輸入/輸出(I/O)電源電壓及I/O接地電壓以及核心電源電壓產生。
本發明另提供一種接收電路，適用於核心電路。此接收電路包括第一接收路徑單元以及第二接收路徑單元。第一接收路徑單元用以接收輸入信號以及根據輸入信號輸出第一輸出信號至核心電路。此第一接收路徑單元包括第一輸入緩衝器。第一輸入緩衝器操作在核心電源域中且接收第一箝制信號；當輸入信號之位準實質上等於或低於第一預設電壓位準時，輸入信號被傳送至第一輸入緩衝器作為第一箝制信號，且第一輸入緩衝器能根據第一箝制信號來輸出處於核心電源域之第一輸出信號。第二接收路徑單元接收輸入信號以及根據輸入信號輸出第二輸出信號至核心電路。此第二接收路徑單元包括第二輸入緩衝器以及第一位準移位器。第二輸入緩衝器能操作在輸入/輸出(I/O)電源域中、接收輸入信號、且根據輸入信號輸出第一緩衝信號。第一位準移位器能接收第一緩衝信號，且改變第一緩衝信號之位準以產生處於核心電源域之第二輸出信號。
以上所述的接收電路能夠相容於具有相異規格需求的複數核心電路，從而節省電壓空間及電路面積。
為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下。
第3圖係表示根據本發明實施例之接收電路。參閱第3圖，接收電路3包括一接收路徑單元30，而此接收路徑單元30包括至少一電壓箝制器300以及一輸入緩衝器301。接收路徑單元30能接收一輸入信號SIN並輸出一輸出信號OUT30。接收電路3可以是一核心電路所耦接之一輸入/輸出(I/O)電路的一部份。耦接接收電路3之核心電路可接收輸出信號OUT30。此核心電路可以是一低電壓裝置，例如低功率DDRII(low power DDRII，LPDDRII)記憶體。因此，接收路徑單元30必須輸出符合核心電路(例如LPDDRII記憶體)之規格要求的輸出信號OUT30。此技術領域之人士已知LPDDRII記憶體係採用符合載線串聯終止邏輯(stub series terminated logic，SSTL)標準之信號。因此，接收電路3可包括兩個電壓箝制器300A與300B，其分別接收輸入信號SIN與一參考信號SREF，且分別提供箝制信號S300A與S300B。在一實施例中，輸入緩衝器301為一差動接收器，其能操作在核心電源域且分別接收來自電壓箝制器S300A與S300B的箝制信號S300A與S300B。
參閱第3圖，電壓箝制器300A能接收具有可變位準之輸入信號SIN，且提供箝制信號S300A至差動接收器301。當輸入信號SIN之位準實質上等於或低於第一預設電 壓位準時，電壓箝制器300A能傳送輸入信號SIN以作為箝制信號S300A，且箝制信號S300A被提供至差動接收器301之正輸入端(+)。當輸入信號SIN之位準高於第一預設電壓位準時，電壓箝制器300A不會傳送輸入信號SIN。在此情況下，電壓箝制器300A能提供其位準不高於第一預設電壓位準之箝制信號S300A至差動接收器301之正輸入端(+)。在此實施例中，第一預設電壓位準可設定為核心電源域之核心電源電壓(VDDL)的位準。
參閱第3圖，電壓箝制器300B能接收參考電壓SREF。當參考信號SREF之位準實質上等於或低於第二預設電壓位準時，電壓箝制器300B能傳送參考信號SREF以作為箝制信號S300B，且箝制信號S300B被提供至差動接收器301之負輸入端(-)。當參考信號SREF之位準高於第二預設電壓位準時，電壓箝制器300B不會傳送參考信號SREF。在此情況下，電壓箝制器300B能提供其位準不高於第二預設電壓位準之箝制信號S300B至差動接收器301之負輸入端(-)。此技術領域之人士已知，對於SSTL標準而言，參考信號SREF之位準實質上等於I/O電源電壓之位準的一半。而I/O電源電壓之位準的一半通常低於核心電源電壓的位準。因此，在此實施例中，第二預設電壓位準可設為0.6V(1.2V/2)，其低於第一預設電壓位準。在另一實施例中，第二預設電壓位準實質上可等於第一預設電壓位準，而第一預設電壓位準是等於核心電源電壓之位準。在又另一實施例中，假使參考信號SREF之位準實質上等於I/O電源電壓之位準的一半，而I/O電源電壓之 位準的一半通常低於於心電源電壓的位準且因此通常低於第一預設電壓位準時，關於參考信號SREF之電壓箝制器300B可省略，而參考信號SREF可直接地提供至差動接收器301之負輸入端(-)。
根據電壓箝制器300A與300B之操作，差動接收器301接收具有較低位準之輸入信號SIN與參考信號SREF。因此，差動接收器301可操作在核心電源域中，且輸出在核心電源域中的輸出信號OUT30。在此所述的核心電源域是核心裝置可操作所在的電源域，而I/O電源域是I/O裝置可操作所在的電源域。此文所述的核心裝置可以是具有薄閘極介電層的裝置，例如其介電層薄於I/O裝置之閘極介電層的裝置。核心裝置可稱為薄閘極裝置。此文所述的I/O裝置可以是具有厚閘極介電層之裝置，例如，其介電層厚於核心裝置之閘極介電層的裝置。I/O裝置可稱為厚閘極裝置。此文所述之核心裝置以及I/O裝置可以是電晶體。如第3圖所示，差動接收器301可接收核心電源域之核心電源電壓VDDL以及核心接地電壓VSSL。此外，由於差動接收器301是在核心電源域中操作，因此，差動接收器301的至少一部分可由核心裝置來形成，這表示，差動接收器301的至少一部分係由薄閘極電晶體來形成(即具有薄閘極介電層之電晶體)。然而，在一些實施例中，差動接收器301的至少一部分可由I/O裝置(例如厚閘極裝置)來形成，而仍然在核心電源域中操作。第4A~4I圖係表示差動接收器301各種示範實施例。標號”DP”與”DN”分別表示差動接收器301之正輸入端(+)與負輸入端(-)。標 號”OUT”表示差動接收器301之輸出端，其輸出上述輸出信號OUT30。在第4A~4I圖中，當差動接收器301的至少一部分由核心裝置來形成時，MOS電晶體4A-1~4A-5、4B-1~4B-5、4C-1~4C-5、4D-1~4D-5、4E-1~4E-10、4F-1~4F-10、4G-1~4G-10、4H-1~4H-12、以及4I-1~4I-12中至少一者具有薄閘極。因此，差動接收器301具有較佳的裝置增益與效能且佔用較小面積。此外，雖然在此實施例之接收器301為一差動接收器，但是在其他實施例中，此接收器可以是單端接收器。當此接收器為單端接收器時，其可只接收輸入信號SIN。
第5圖係表示根據本發明實施例之電壓箝制器300A與300B。電壓箝制器300A與300B可具有第5圖中的相同架構。電壓箝制器300A與300B可由核心裝置、I/O裝置、或兩者的組合來形成。第5圖之電壓箝制器包括開關50以及靜電放電(electrostatic discharge，ESD)保護單元51。在此實施例中，舉例來說，開關50可以是一厚閘極原生(native)NMOS電晶體。開關50可由一致能信號SEN所控制，且具有一輸入端及一輸出端。ESD保護單元51耦接於開關50之輸出端與核心接地電壓VSSL之間。在一些實施例中，可省略由ESD保護單元51至核心接地電壓VSSL的放電路徑。首先，敘述當第5圖之電壓箝制器作為電壓箝制器300A的情況。開關50之輸入端接收輸入信號SIN，且其輸出端耦接差動接收器301之正輸入端(+)。 當輸入信號SIN之位準實質上等於或低於第一預設電壓位準時，致能信號SEN可被觸發(asserted)以導通開關50， 將輸入信號SIN傳送至開關50之輸出端以作為箝制信號S300A。當輸入信號SIN之位準高於第一預設電壓位準時，致能信號SEN被反觸發(de-asserted)以關閉開關50，且輸入信號SIN不被傳送至開關50之輸出端。在此情況下，在開關50之輸出端上的箝制信號S300A可實質上等於致能信號SEN之位準。在此實施例中，致能信號SEN之位準可設定為不高於第一預設電壓位準。
接著敘述當第5圖之電壓箝制器作為電壓箝制器300B的情況。開關50之輸入端能接收參考信SREF，且其輸出端耦接差動接收器301之負輸入端(-)。當參考信號SREF之位準實質上等於或低於第二預設電壓位準時，致能信號SEN可被觸發以導通開關50，將參考信號SREF傳送至開關50之輸出端以作為箝制信號S300B。當參考信號SREF之位準高於第二預設電壓位準時，致能信號SEN被反觸發以關閉開關50，且參考信號SREF不被傳送至開關50之輸出端。在此情況下，在開關50之輸出端上的箝制信號S300B可實質上等於致能信號SEN之位準。
在第3圖之實施例中，接收電路3包括一個接收路徑單元30。在一些實施例中，接收電路3可包括二或多個接收路徑單元。例如，一個接收路徑單元可用來產生符合SSTL標準的輸出信號給低功率裝置，例如LPDDRII記憶體，而另一個接收路徑單元則可用來產生另一輸出信號給具有相異規格之裝置。如第6圖所示，接收電路3’可不止包括第3圖之接收路徑單元30，也包括接收路徑單元60。接收路徑單元30之架構與操作已於上文敘述，因而在此省 略。在第6圖之實施例中，接收路徑單元60可來生符合低電壓電晶體-電晶體邏輯(low voltage transistor-transistor logic，LVTTL)標準之輸出信號OUT60。移動DDR或單倍資料傳輸率(single data rate，SDR)記憶體可接收輸出信號OUT60。如第6圖所示，接收路徑單元60也能接收輸入信號SIN，並輸出上述輸出信號OUT60。耦接接收電路3’之核心電路可根據其規格要求來接收輸出信號OUT30、輸出信號OUT60、或輸出信號OUT30與OUT60。當此核心電路包括一LPDDRII記憶體時，其可接收來自接收路徑單元30之輸出信號OUT30。當此核心電路包括移動DDR或SDR記憶體時，其可接收來自接收路徑單元60之輸出信號OUT60。
參閱第6圖，接收路徑單元60包括輸入緩衝器600以及位準移位器601。在第6圖之實施例中，輸入緩衝器600可以是單端接收器。此單端接收器600能操作在I/O電源域中，且能接收I/O電源域之I/O電源電壓VDDH以及I/O接地電壓VSSH。單端接收器600能根據輸入信號SIN來輸出緩衝信號S60。位準移位器601能接收I/O電源域之I/O電源電壓VDDH以及I/O接地電壓VSSH，也能接收核心電源域之核心電壓電源VDDL以及核心接地電源VSSL。位準移位電路601能改變緩衝信號S60之位準以產生在核心電源域之輸出信號OUT60。
在其他實施例中，如第7圖所示，接收電路3”可不只包括第3圖之接收路徑單元30，還包括接收路徑單元70。接收路徑單元30之架構與操作已於上文敘述，因而在此省 略。在第7圖之實施例中，接收路徑單元70也用來產生符合SSTL標準之輸出信號OUT70。雙倍資料傳輸率(double data rate，DDR)I、DDRII、或DDRIII記憶體可接收輸出信號OUT70。如第7圖所示，接收路徑單元70也能接收輸入信號SIN以及參考信號SREF，且輸出上述輸出信號OUT70。耦接接收電路3之核心電路可根據其規格要求來接收輸出信號OUT30、輸出信號OUT70、或輸出信號OUT30與OUT70。當核心電路包括LPDDRII記憶體時，其可接收來自接收路徑單元30之輸出信號OUT30。當此核心電路包括DDRI、DDRII、或DDRIII記憶體時，其可接收來自接收路徑單元70之輸出信號OUT70。
參閱第7圖，接收路徑單元70包括輸入緩衝器700以及位準移位器701。在第7圖之實施例中，輸入緩衝器700可以是差動接收器。此差動接收器700能操作在I/O電源域中，且能接收I/O電源域之I/O電源電壓VDDH以及I/O接地電壓VSSH。差動接收器700能根據輸入信號SIN及參考信號SREF來輸出緩衝信號S70。位準移位器701能接收I/O電源域之I/O電源電壓VDDH以及I/O接地電壓VSSH，也能接收核心電源域之核心電壓電源VDDL以及核心接地電源VSSL。位準移位電路701能改變緩衝信號S70之位準以產生在核心電源域之輸出信號OUT70。
在一些實施例中，接收電路可包括三或多個接收路徑單元，例如一個接收路徑單元可用來產生符合SSTL標準之輸出信號給LPDDRII記憶體，另一個接收路徑單元可用來產生另一個符合SSTL標準之輸出信號給DDRI、 DDRII、或DDRIII記憶體，而第三個接收路徑單元可用來產生符合LVTTL標準之輸出信號給移動DDR或SDR記憶體。如第8圖所示，接收電路3'''可包括第3圖之接收路徑單元30、第6圖之接收路徑單元60、以及第7圖之接收路徑單元70。接收路徑單元30、60、及70之架構與操作已如上所述，在此省略。耦接接收電路3'''之核心電路可根據其規格要求來接收輸出信號OUT30、輸出信號OUT60、輸出信號70、或者是都接收此三個輸出信號。
在第6-8圖之實施例中，由於差動接收器301能操作在核心電源域中而接收器600與700能操作在I/O電源域中，因此在差動接收器301內之電晶體的閘極介電層可薄於接收器600與700內之電晶體的閘極介電層。換句話說，差動接收器301可包括薄閘極裝置，而接收器600與700可包括厚閘極裝置。
在第6-8圖之實施例中，I/O電源域之I/O電源電壓VDDH可隨著耦接接收電路之核心電路的規格而改變。此外，輸入信號SIN與參考信號SREF之位準也隨著核心電路之規格而改變。表1係表示符合不同規格之核心電路、對應之I/O電源電壓VDDH、以及信號SIN與SREF之位準。
在第6-8圖之實施例中，由於接收電路可包括多個接收路徑單元以輸出多個輸出信號，其能相容於不同規格之核心電路。例如，接收電路相容於SDR、SSRI、SSRII、SSRIII、移動DDR、以及LPDDRII記憶體。因此，輸入信號SIN可能在0-3.3V之間改變，在這些實施例中，由於接收路徑單元30可用來產生輸出信號OUT30給LPDDRII記憶體，電壓箝制器300A能提供其位準不高於1.2V之箝制信號S300A，且電壓箝制器300B能提供其位準不高於0.6V之箝制信號S300B，這避免了包括薄閘極裝置之差動接收器301受到具有高位準之信號SIN與SREF所損壞。
在接收路徑單元30中，控制開關50之致能信號SEN可根據I/O電源域之I/O電源電壓VDDH及I/O接地電壓VSSH以及核心電源域之核心電源電壓VDDL及核心接地電壓VSSL來產生。
參閱第9圖，根據本發明一實施例，產生第5圖之致能信號的電路可包括分壓器90、比較器91、以及位準移位器92。分壓器90耦接於I/O電源電壓VDDH及I/O接地電壓VSSH，而I/O電源電壓VDDH及I/O接地電壓VSSH則可根據耦接於接收電路之核心電路的規格而變化。分壓器90能根據I/O電源電壓VDDH及I/O接地電壓VSSH來 執行一分壓操作，以產生一分壓電壓V90。在此實施例中，分壓電壓V90之位準實質上等於0.7*VDDH。比較器91能操作在I/O電源域，且接收I/O電源電壓VDDH及I/O接地電壓VSSH。比較器91能比較分壓電壓V90與核心電源域之核心電源電壓VDDL，且根據比較結果產生比較信號S91。當分壓電壓V90實質上等於或小於核心電源電壓VDDL時，比較器91能產生觸發之比較信號S91。當分壓電壓V91大於核心電源電壓VDDL時，比較器能產生反觸發之比較信號S91。位準移位器92能接收I/O電源域之I/O電源電壓VDDH及I/O接地電壓VSSH以及核心電源域之核心電源電壓VDDL及核心接地電壓VSSL。位準移位器92能接收比較信號S91，且改變比較信號S91之位準以產生致能信號SEN給開關50。當位準移位器92接收觸發之比較信號S91時，位準移位器92能產生被觸發之致能信號SEN，而此被觸發之致能信號SE具有核心電源電壓VDDL之位準。當位準移位器92接收反觸發之比較信號V91時，位準移位器92能產生反觸發之致能信號SEN，而此反觸發之致能信號SEN具有核心接地電壓VSSL之位準。第9圖之電路為一非限制的示範例子。在其他實施例中，產生致能信號SEN之電路可以其他例子來實現，例如包括耦接核心電源電壓VDDL之一電阻器的電路。
根據致能信號SEN的產生，電壓箝制器300A能傳送其位準實質上等於或低於第一預設電壓位準之輸入信號SIN，以作為箝制信號S300A，而電壓箝制器300B能傳送其位準實質上等於或低於第二預設電壓位準之參考信號 SREF，以作為箝制信號S300B。此外，當輸入信號SIN具有高於第一預設電壓位準的位準且參考信號SREF具有高於第二預設電壓位準的位準時，電壓箝制器300A提供其位準不高於第一預設電壓位準之箝制信號S300A，而電壓箝制器300B提供其位準不高於第二預設電壓位準之箝制信號S300B。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1‧‧‧接收電路
10、11‧‧‧路徑單元
100‧‧‧差動接收器
101‧‧‧位準移位器
110‧‧‧單端接收器
111‧‧‧位準移位器
OUT10、OUT11‧‧‧輸出信號
SIN‧‧‧輸入信號
SREF‧‧‧參考信號
VDDH‧‧‧I/O電源電壓
VDDL‧‧‧核心電源電壓
VSSH‧‧‧I/O接地電壓
VSSL‧‧‧核心接地電壓
DP‧‧‧正接收端
DN‧‧‧負接收端
OUT‧‧‧輸出端
3‧‧‧接收電路
S300A、S300B‧‧‧箝制信號
4A-1~4A-5、4B-1~4B-5、4C-1~4C-5、4D-1~4D-5、4E-1~4E-10、4F-1~4F-10、4G-1~4G-10、4H-1~4H-12、4I-1~4I-12‧‧‧MOS電晶體
50‧‧‧開關
51‧‧‧靜電放電(ESD)保護單元
SEN‧‧‧致能信號
3’、3”、3'''‧‧‧接收電路
30、60、70‧‧‧接收路徑單元
300A、300B‧‧‧電壓箝制器
301、600、700‧‧‧輸入緩衝器
601、701‧‧‧位準移位器
OUT30、OUT60、OUT70‧‧‧輸出信號
S60、S70‧‧‧緩衝信號
90‧‧‧分壓器
91‧‧‧比較器
92‧‧‧位準移位器
S91‧‧‧比較信號
V90‧‧‧分壓電壓
第1圖為習知具有多輸出信號之接收電路；第2A~2I圖為在第1圖之接收電路中，差動接收器之各種電路架構；第3圖為根據本發明一實施例之接收電路；第4A~4I圖為在第3圖之接收電路中，差動接收器之各種電路架構；第5圖為根據本發明之實施例，第3圖之接收路徑單元中電壓箝制器之實施例；第6圖為根據本發明另一實施例之接收電路；第7圖為根據本發明又一實施例之接收電路；第8圖為根據本發明再一實施例之接收電路；第9圖為根據本發明實施例，產生第5圖之致能信號 的電路。
3‧‧‧接收電路
30‧‧‧接收路徑單元
300A、300B‧‧‧電壓箝制器
301‧‧‧輸入緩衝器
OUT30‧‧‧輸出信號
S300A、S300B‧‧‧箝制信號
SIN‧‧‧輸入信號
SREF‧‧‧參考信號
VDDL‧‧‧電源電壓
VSSL‧‧‧核心接地電壓

Claims (20)

  1. 一種接收電路，適用於一核心電路，該接收電路包括：一第一接收路徑單元，用以接收一輸入信號以及根據該輸入信號輸出一輸出信號至該核心電路；其中，該第一接收路徑單元包括：一輸入緩衝器，操作在一核心電源域中且接收一第一箝制信號；以及一開關，由一致能信號所控制，且具有接收該輸入信號之一輸入端以及將該第一箝制信號提供至該輸入緩衝器之一輸出端；其中，當該輸入信號之位準實質上等於或低於一第一預設電壓位準時，該致能信號被觸發，且該開關根據觸發之該致能信號而導通，來將該輸入信號傳送至該輸出端以作為該第一箝制信號，且該輸入緩衝器根據該第一箝制信號來輸出處於該核心電源域之該輸出信號；其中，當該輸入信號之位準高於該第一預設電壓位準時，該致能信號被反觸發，且該開關根據反觸發之該致能信號而關閉，該開關不將該輸入信號傳送至該輸出端，且該輸出端提供位準實質上等於該致能信號之位準之該第一箝制信號；以及其中，該致能信號根據一輸入/輸出(I/O)電源電壓及一I/O接地電壓以及一核心電源電壓產生。
  2. 如申請專利範圍第1項所述之接收電路，其中，當該輸入信號之位準高於該第一預設電壓位準時，該輸入信 號不會被傳送至該輸入緩衝器。
  3. 如申請專利範圍第1項所述之接收電路，其中，該第一接收路徑單元更包括：一電壓箝制器，接收該輸入信號且提供該第一箝制信號至該輸入緩衝器；其中，當該輸入信號之位準高於該第一預設電壓位準時，該電壓箝制器不會傳送該輸入信號。
  4. 如申請專利範圍第3項所述之接收電路，其中，該致能信號之位準不高於該第一預設電壓位準。
  5. 如申請專利範圍第4項所述之接收電路，其中，該電壓箝制器更包括：一靜電放電保護單元，耦接於該開關之該輸出端與該核心電源域之一核心接地電壓之間。
  6. 如申請專利範圍第4項所述之接收電路，其中，該電壓箝制器更包括：一分壓器，耦接於一輸入/輸出(I/O)電源電壓以及一I/O接地電壓，且根據該I/O電源電壓以及該I/O接地電壓來執行一分壓操作以產生一分壓電壓；一比較器，比較該分壓電壓與該核心電源域之一核心電源電壓，且根據比較結果來產生一比較信號；以及一位準移位器，接收該比較信號，且改變該比較信號之位準來產生該致能信號。
  7. 如申請專利範圍第6項所述之接收電路，其中，當該分壓電壓小於該核心電源電壓時，該比較器產生觸發之該比較信號，且該位準移位器改變觸發之該比較信號的位 準以產生觸發之該致能信號；以及其中，當該分壓電壓大於該核心電源電壓時，該比較器產生反觸發之該比較信號，且該位準移位器改變反觸發之該比較信號的位準以產生反觸發之該致能信號。
  8. 如申請專利範圍第7項所述之接收電路，其中，該位準移位器將觸發之該比較信號的位準改變為該核心電源電壓之位準且將反觸發之該比較信號的位準改變為該核心電源域之一核心接地電壓位準。
  9. 如申請專利範圍第1項所述之接收電路，其中，該第一預設電壓位準為一核心電源電壓之位準。
  10. 如申請專利範圍第1項所述之接收電路，其中，該第一接收路徑單元更接收一參考信號，且該輸入緩衝器接收一第二箝制信號；其中，當該參考信號之位準實質上等於或低於一第二預設電壓位準時，該參考信號被傳送至該輸入緩衝器以作為該第二箝制信號，且該輸入緩衝器根據該第一箝制信號與該第二箝制信號來輸出處於該核心電源域之該輸出信號；以及其中，該第二預設電壓位準實質上等於或低於該第一預設電壓位準。
  11. 如申請專利範圍第10項所述之接收電路，其中，該第一接收路徑單元更包括：一電壓箝制器，接收該參考信號，且提供該第二箝制信號至該輸入緩衝器；其中，當該參考信號之位準實質上等於或低於該第二 預設電壓位準時，該電壓箝制器傳送該參考信號以作為該第二箝制信號；以及其中，當該參考信號之位準高於該第二預設電壓位準時，該電壓箝制器不會傳送該參考信號，且該電壓箝制器提供位準不高於該第二預設電壓位準之該第二箝制信號。
  12. 如申請專利範圍第10項所述之接收電路，其中，該輸入緩衝器為一差動接收器。
  13. 如申請專利範圍第10項所述之接收電路，其中，該參考信號之位準為一輸入/輸出(I/O)電源電壓之位準的一半。
  14. 一種接收電路，適用於一核心電路，包括：一第一接收路徑單元，接收一輸入信號以及根據該輸入信號輸出一第一輸出信號至該核心電路；其中，該第一接收路徑單元包括：一第一輸入緩衝器，操作在一核心電源域中且接收一第一箝制信號；其中，當該輸入信號之位準實質上等於或低於一第一預設電壓位準時，該輸入信號被傳送至該第一輸入緩衝器作為該第一箝制信號，且該第一輸入緩衝器根據該第一箝制信號來輸出處於該核心電源域之該第一輸出信號；以及一第二接收路徑單元，接收該輸入信號以及根據該輸入信號輸出一第二輸出信號至該核心電路；其中，該第二接收路徑單元包括：一第二輸入緩衝器，操作在一輸入/輸出(I/O)電源 域中、接收該輸入信號、且根據該輸入信號輸出一第一緩衝信號；以及一第一位準移位器，接收該第一緩衝信號，且改變該第一緩衝信號之位準以產生處於該核心電源域之該第二輸出信號。
  15. 如申請專利範圍第14項所述之接收電路，其中，該第二輸入緩衝器更接收一參考信號，且根據該輸入信號與該參考信號產生該第一緩衝信號。
  16. 如申請專利範圍第14項所述之接收電路，更包括：一第三接收路徑單元，接收該輸入信號以及一參考信號且根據該輸入信號以及該參考信號輸出一第三輸出信號至該核心電路；其中，該第三接收路徑單元包括：一第二輸入緩衝器，操作在該I/O電源域中、接收該輸入信號以及該參考信號、且根據該輸入信號以及該參考信號輸出一第二緩衝信號；以及一第二位準移位器，接收該第二緩衝信號，且改變該第二緩衝信號之位準以產生處於該核心電源域之該第三輸出信號。
  17. 如申請專利範圍第16項所述之接收電路，其中，當該核心電路為一低功率DDRII(low power DDRII，LPDDRII)記憶體時，該核心電路接收該第一輸出信號。
  18. 如申請專利範圍第16項所述之接收電路，其中，當該核心電路為一移動雙倍資料傳輸率(double data rate，DDR)或單倍資料傳輸率(single data rate，SDR)記憶體， 該核心電路接收該第二輸出信號。
  19. 如申請專利範圍第16項所述之接收電路，其中，當該核心電路為一雙倍資料傳輸率(double data rate，DDR)I、DDRII、或DDRIII記憶體，該核心電路接收該第三輸出信號。
  20. 如申請專利範圍第14項所述之接收電路，其中，該第一輸入緩衝器包括至少一電晶體，該第二輸入緩衝器包括至少一電晶體，且該第一緩衝器之該電晶體之閘極介電層薄於該第二輸入緩衝器之該電晶體之閘極介電層。
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