CN107769766B - 差分接收器 - Google Patents

差分接收器 Download PDF

Info

Publication number
CN107769766B
CN107769766B CN201610680799.2A CN201610680799A CN107769766B CN 107769766 B CN107769766 B CN 107769766B CN 201610680799 A CN201610680799 A CN 201610680799A CN 107769766 B CN107769766 B CN 107769766B
Authority
CN
China
Prior art keywords
differential
voltage
range
level shifter
voltages
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610680799.2A
Other languages
English (en)
Other versions
CN107769766A (zh
Inventor
吴晓闻
田磊
梁永勤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
NXP USA Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP USA Inc filed Critical NXP USA Inc
Priority to CN201610680799.2A priority Critical patent/CN107769766B/zh
Priority to US15/447,646 priority patent/US10097184B2/en
Publication of CN107769766A publication Critical patent/CN107769766A/zh
Application granted granted Critical
Publication of CN107769766B publication Critical patent/CN107769766B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H03K19/018528—Interface arrangements of complementary type, e.g. CMOS with at least one differential stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0292—Arrangements specific to the receiver end

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • General Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)
  • Logic Circuits (AREA)
  • Dc Digital Transmission (AREA)

Abstract

一个例子公开一种差分接收器，该差分接收器包括：一组高压差分输入端，该组高压差分输入端被配置成接收第一范围的差分电压；第一电平移位器，该第一电平移位器被配置成生成小于该第一范围的差分电压的第二范围的差分电压；和第一低压差分比较器，该第一低压差分比较器被耦合到该第一电平移位器并且被配置成基于该第二范围的差分电压生成第一差分接收器输出。

Description

差分接收器
技术领域
本说明书涉及用于差分信号接收的系统、方法、设备、装置、制品和指令。
背景技术
随着集成电路(IC)和制程持续积极地按比例缩小，IC晶体管可承受的最大允许电压也在降低。
发明内容
根据例子实施例，一种差分接收器，包括：一组高压差分输入端，其被配置成接收第一范围的差分电压；第一电平移位器，其被配置成生成小于该第一范围的差分电压的第二范围的差分电压；和第一低压差分比较器，其被耦合到该第一电平移位器并且被配置成基于该第二范围的差分电压生成第一差分接收器输出。
在另一例子实施例中，该第一电平移位器包括一组MOSFET，该组MOSFET的栅极-源极电压被配置成将该第一范围的差分电压减小至小于该第二范围的差分电压。
在另一例子实施例中，该第一低压差分比较器在小于该高压差分输入端的信号范围的电压下工作。
在另一例子实施例中，另外包括一组电压箝位器；并且其中该电压箝位器被配置成限制由该差分比较器中的至少一个差分比较器接收的电压。
在另一例子实施例中，该差分接收器嵌入于以下各连接器中的至少一个中：USB连接器或USB-C型连接器。
在另一例子实施例中，另外包括：第二电平移位器，其被耦合到该第一电平移位器并且被配置成生成小于该第二范围的差分电压的第三范围的差分电压。
在另一例子实施例中，另外包括：第二低压差分比较器，其被耦合到该第二电平移位器并且被配置成基于该第二范围的差分电压生成第二差分接收器输出。
在另一例子实施例中，该第一差分接收器输出和第二差分接收器输出组合成单个差分接收器输出。
在另一例子实施例中，该第一差分接收器输出和第二差分接收器输出并联组合成该单个差分接收器输出。
在另一例子实施例中，该高压差分输入端被配置成承载最大电压大于或等于3.6V的信号。
在另一例子实施例中，该低压差分比较器被配置成承载最大电压小于或等于1.8V的信号。
在另一例子实施例中，该组高压差分输入端的共模电压范围在0.8V到2.5V范围内变化。
在另一例子实施例中，该第一差分接收器输出被配置成输出数字二进制信号。
根据例子实施例，一种差分接收器，包括：用于接收第一范围的差分电压的构件；用于生成小于该第一范围的差分电压的第二范围的差分电压的构件；和用于基于该第二范围的差分电压生成第一差分接收器输出的构件。
根据例子实施例，一种在差分接收器内的接收方法，该差分接收器具有：一组高压差分输入端；第一电平移位器，其被耦合到该组差分输入端；和第一低压差分比较器，其被耦合到该第一电平移位器，该方法包括：接收第一范围的差分电压；生成小于该第一范围的差分电压的第二范围的差分电压；并且基于该第二范围的差分电压生成第一差分接收器输出。
在另一例子实施例中，该第一电平移位器包括一对二极管连接的MOS器件，该对二极管连接的MOS器件用相同的电流源进行偏置，并且被配置成使该差分电压电平下移而不减小该差分电压的差分幅度。
根据例子实施例，耐低压晶体管用于在数据总线上接收具有小差分幅度和宽共模电压范围的高压差分信号。
在另一例子实施例中，给出了详细配置，该详细配置使用耐低压晶体管在数据总线上接收具有小差分幅度和宽共模电压范围的高压差分信号。
以上论述并不旨在呈现当前或将来权利要求集的范围内的每一例子实施例或每一实施方案。以下各图和具体实施方式还举例说明了各种例子实施例。
考虑以下具体实施方式结合附图可以更全面地理解各种例子实施例，在附图中：
附图说明
图1为差分接收器的第一例子。
图2为差分接收器的第二例子。
虽然本公开容许各种修改和替代形式，但其细节已借助于例子在附图中示出且将详细地描述。然而，应理解，也可能存在除所描述的具体实施例以外的其它实施例。也涵盖落入所附权利要求书的精神和范围内的所有修改、等效物和替代实施例。
具体实施方式
图1为差分接收器的第一例子100。
第一差分接收器100包括高压差分输入端102、第一电平移位器104、电压箝位器106、第一低压差分比较器108(例如模块1)、第二电平移位器110、第二低压差分比较器112(例如模块2)和差分接收器输出端114。
在一个例子中，高压差分输入端102接收第一范围的差分电压(例如0V到3.6V)。
差分输入端102被耦合到第一电平移位器104。
第一电平移位器104被配置成在由高压差分输入端102提供的电压下工作。该第一电平移位器104生成小于第一范围的差分电压的第二范围的差分电压(例如0V到2.5V)，同时保持它们的差分幅度。在一个例子中，这种电压降低是在该第一电平移位器104内的二极管连接的PMOS晶体管栅极-源极或栅极-漏极压降所引起的。
然后，第一电平移位器104被耦合到一组电压箝位器106和第二电平移位器110。
电压箝位器106包括限压传输晶体管，该限压传输晶体管在第一电平移位器104的输出仍高于第一低压差分比较器108(例如comp_1)的可容许电压范围情况下限制在该第一低压差分比较器108处的输入电压。
因此，电压箝位器106保护在第一低压差分比较器108(例如comp_1)中的晶体管免于由来自高压差分输入端102(例如来自输入焊盘)的高压引起的过载。
第一低压差分比较器108(例如comp_1)经由电压箝位器106接收来自第一电平移位器104的差分信号。
第一低压差分比较器108(例如comp_1)感测共模电压可穿过电压箝位器106而不会失真的那些差分输入端。这些差分输入端的这些共模电压在相对较低的电压下，因为这些共模电压的电压仅通过第一电平移位器104向下移位。
第二电平移位器110被配置成生成小于第二范围的差分电压的第三范围的差分电压，并因此另外降低了在差分电压输入端102上的电压电平。
由于第一电平移位器104和第二电平移位器110两者，因此第二低压差分比较器112(例如comp_2)可感测具有较高末端共模电压范围的高压差分输入端102。这些较高末端共模输入电压将通过电压箝位器106箝位，从而保护第一低压差分比较器108免于被该较高末端共模输入电压破坏。在其它例子实施例中，可以添加另外的差分比较器，例如用于感测具有中等电平共模电压范围的差分输入端102。
来自第一低压差分比较器108和第二低压差分比较器112(例如comp_1、comp_2)的输出被连接在一起以在差分接收器输出端114并联相加。在一个例子实施例中，在该差分接收器输出端114上的电压呈数字二进制信号形式。
图2为差分接收器的第二例子200。
第二差分接收器200包括高压差分输入端202、第一电平移位器204、电压箝位器206、第一低压差分比较器208(例如comp_1)、第二电平移位器210、第二低压差分比较器212(例如comp_2)、第三低压差分比较器214(例如comp_3)、差分接收器输出端216、module_1218、module_2 220、第一PMOSFET漏极222、第二PMOSFET漏极224、第一NMOSFET源极226和NMOSFET源极228。
在一个例子中，高压差分输入端202(即USB_dp和USB_dm，也称为USB输入焊盘)接收在0V到3.6V范围内的电压。
差分输入端202被耦合到第一电平移位器204。
第一电平移位器204为二极管连接的PMOSFET(MP1和MP2)。PMOSFET MP1和MP2用相同的电流源进行偏置。
PMOSFET MP1和MP2的漏极222、224被连接到两个并联的模块module_1 218和module_2 222。
在漏极222、224，PMOSFET MP1和MP2将在高压差分输入端202的电压向下移位VGSp(即PMOSFET的栅极-源极电压)。
在这个例子中，相比于在高压差分输入端202接收的3.6V，Module_1 218和module_2 220均被供应1.8V。
在这个例子中，module_1 218包括电压箝位器206和第一低压差分比较器208(例如comp_1)。
电压箝位器206包括NMOS限压传输晶体管(NMOSFET MN1和MN2，其栅极在VDD18被偏置)。在这个例子中，VDD18表示1.8伏特的VDD。
电压箝位器206(MN1和MN2)将在第一低压差分比较器208(例如comp_1)的输入电压限制为VDD18-Vth，即使MP1和MP2的漏极高于VDD18-Vth，其中Vth为MOSFET的阈值接通电压。
因此，电压箝位器206保护在第一低压差分比较器208(例如comp_1)中的晶体管免于由来自高压差分输入端202(例如来自输入焊盘)的可能高于VDD18的高压引起的过载。
第一低压差分比较器208(例如comp_1)经由电压箝位器206接收来自MP1和MP2的漏极的差分信号。在这个例子中，第一低压差分比较器208(例如comp_1)包括PMOSFET。
第一低压差分比较器208(例如comp_1)感测可穿过电压箝位器206(MN1和MN2)而不会失真的那些差分输入端。该差分输入端的共模电压在相对较低的电压，因为它们的电压仅通过第一电平移位器204向下移位并且可以通过第一低压差分比较器208(例如comp_1)感测，该第一低压差分比较器208为PMOS输入比较器。
在这个例子中，module_2 220包括第二电平移位器210和第二低压差分比较器212以及第三低压差分比较器214(例如comp_2、comp_3)。
第二电平移位器210包括一对源极跟随器(MN3和MN4)NMOSFET。MN3和MN4用相同的电流源进行偏置。
第二电平移位器210将来自MP1和MP2的漏极222、224的差分电压输入端的电压电平另外移位VGSn。
因此，在MN3和MN4的源极226、228处的差分电压输入端的电压电平在由VDD18(即1.8V)供应的第二低压差分比较器212和第三低压差分比较器214(例如comp_2、comp_3)可感测的范围内。
第二低压差分比较器212(例如comp_2)包括NMOSFET并且可感测较高的共模输入范围。
第三低压差分比较器214(例如comp_3)包括PMOSFET，该PMOSFET可感测较低的共模输入范围。
在第二电平移位器210中的MN3和MN4的源极与差分输入端一起耦合至第二低压差分比较器212和第三低压差分比较器214(例如comp_2、comp_3)。
因此，来自第一电平移位器204和第二电平移位器210两者的两倍VGS电压降使得第二低压差分比较器212和第三低压差分比较器214(例如comp_2、comp_3)能够感测具有较高电平共模电压和中等电平共模电压的那些差分输入端202(USB_dp和USB_dm)，共模电压将通过电压箝位器206(MN1和MN2)而失真。在该例子中，具有NMOS输入对的Comp_2可感测高电平，具有PMOS输入对的comp_3可感测中等电平。
来自第一低压差分比较器208、第二低压差分比较器212和第三低压差分比较器214(例如comp_1、comp_2、comp_3)的输出被连接在一起并且在差分接收器输出端216并联相加。在一个例子实施例中，在差分接收器输出端216上的电压在0V到1.8V范围内并且呈数字二进制信号形式。
差分接收器200的各种实施例可使用耐1.8V CMOS技术在大的共模范围(例如0.8V到2.5V)内感测200mV差分信号。因此，耐低压(例如1.8V)晶体管可以用于实施具有0～3.6V差分输入信号范围的各种USB PHY功能。
在各种例子实施例中，第一差分接收器100和第二差分接收器200可以嵌入于以下装置中的至少一个中：USB全速差分接收器、USB连接器、USB-C型连接器或另一种其它接收器，该另一种其它接收器需要感测低的差分幅度并且涵盖宽的共模电压范围。
在本说明书中，已经依据选定的细节集合呈现例子实施例。然而，本领域的普通技术人员将理解，可以实践包括这些细节的不同选定集合的许多其它例子实施例。希望所附权利要求书涵盖所有可能的例子实施例。

Claims (12)

1.一种差分接收器，其特征在于，包括：
一组高压差分输入端，所述一组高压差分输入端被配置成接收第一范围的差分电压；
第一电平移位器，所述第一电平移位器被配置成生成小于所述第一范围的差分电压的第二范围的差分电压；
第一低压差分比较器，所述第一低压差分比较器被耦合到所述第一电平移位器并且被配置成基于所述第二范围的差分电压生成第一差分接收器输出；
一组电压箝位器，耦合在所述第一电平移位器与所述第一低压差分比较器之间，及被配置成限制由所述第一低压差分比较器所接收的第二范围的差分电压；
第二电平移位器，所述第二电平移位器被耦合到所述第一电平移位器并且被配置成生成小于所述第二范围的差分电压的第三范围的差分电压；以及
第二低压差分比较器，所述第二低压差分比较器被耦合到所述第二电平移位器并且被配置成基于所述第三范围的差分电压生成第二差分接收器输出；
其中所述第一差分接收器输出和第二差分接收器输出被组合成单个差分接收器输出。
2.根据权利要求1所述的差分接收器：
其特征在于，所述第一电平移位器包括一组MOSFET，所述组MOSFET的栅极-源极电压被配置成将所述第一范围的差分电压减小至小于所述第二范围的差分电压。
3.根据权利要求1所述的差分接收器：
其特征在于，所述第一低压差分比较器在小于所述高压差分输入端的信号范围的电压下工作。
4.根据权利要求1所述的差分接收器：
其特征在于，所述一组电压箝位器是一组限压传输晶体管。
5.根据权利要求1所述的差分接收器：
其特征在于，所述差分接收器嵌入于以下至少一个中：USB连接器或USB-C型连接器。
6.根据权利要求1所述的差分接收器：
其特征在于，所述第一差分接收器输出和第二差分接收器输出被并联组合成所述单个差分接收器输出。
7.根据权利要求1所述的差分接收器：
其特征在于，所述高压差分输入端被配置成承载最大电压大于或等于3.6 V的信号。
8.根据权利要求1所述的差分接收器：
其特征在于，所述低压差分比较器被配置成承载最大电压小于或等于1.8 V的信号。
9.根据权利要求1所述的差分接收器：
其特征在于，所述组高压差分输入端的共模电压范围在0.8 V到2.5 V范围内变化。
10.根据权利要求1所述的差分接收器：
其特征在于，所述第一差分接收器输出被配置成输出数字二进制信号。
11.根据权利要求1所述的差分接收器：
其特征在于，所述第一电平移位器包括一对二极管连接的MOS装置，所述对二极管连接的MOS装置用相同的电流源进行偏置并且被配置成使所述差分电压电平下移而不减小所述差分电压的差分幅度。
12.一种在差分接收器内的接收方法，所述差分接收器具有：一组高压差分输入端；第一电平移位器，所述第一电平移位器在其输入端被耦合到所述一组高压差分输入端；第一低压差分比较器，所述第一低压差分比较器被耦合到所述第一电平移位器的输出端；一组电压箝位器，所述一组电压箝位器被耦合到所述第一电平移位器与所述第一低压差分比较器之间；第二电平移位器，所述第二电平移位器被耦合到所述第一电平移位器；第二低压差分比较器，所述第二低压差分比较器被耦合到所述第二电平移位器；其特征在于，所述方法包括：
以所述一组高压差分输入端来接收第一范围的差分电压；
以所述第一电平移位器来生成小于所述第一范围的差分电压的第二范围的差分电压；
以所述第一低压差分比较器来基于所述第二范围的差分电压生成第一差分接收器输出；
以所述一组电压箝位器来限制由所述第一低压差分比较器所接收的第二范围的差分电压；
以第二电平移位器来生成小于所述第二范围的差分电压的第三范围的差分电压；
以第二低压差分比较器来基于所述第三范围的差分电压生成第二差分接收器输出；
将所述第一差分接收器输出和第二差分接收器输出组合成单个差分接收器输出。
CN201610680799.2A 2016-08-17 2016-08-17 差分接收器 Active CN107769766B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201610680799.2A CN107769766B (zh) 2016-08-17 2016-08-17 差分接收器
US15/447,646 US10097184B2 (en) 2016-08-17 2017-03-02 Differential receiver

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610680799.2A CN107769766B (zh) 2016-08-17 2016-08-17 差分接收器

Publications (2)

Publication Number Publication Date
CN107769766A CN107769766A (zh) 2018-03-06
CN107769766B true CN107769766B (zh) 2023-05-16

Family

ID=61192337

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610680799.2A Active CN107769766B (zh) 2016-08-17 2016-08-17 差分接收器

Country Status (2)

Country Link
US (1) US10097184B2 (zh)
CN (1) CN107769766B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW247940B (zh) * 1993-04-22 1995-05-21 Philips Electronics Nv
CN102684619A (zh) * 2011-03-07 2012-09-19 Nxp股份有限公司 放大器电路和方法
CN103427823A (zh) * 2012-05-23 2013-12-04 上海华虹Nec电子有限公司 低电压差分信号传输驱动器电路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6686778B2 (en) 2001-08-22 2004-02-03 Intel Corporation High voltage tolerant differential input receiver
US6946904B1 (en) 2002-10-11 2005-09-20 National Semiconductor Corporation USB with over-voltage and short-circuit protection
US6775186B1 (en) * 2003-07-03 2004-08-10 Tower Semiconductor Ltd. Low voltage sensing circuit for non-volatile memory device
US7429881B2 (en) * 2006-01-06 2008-09-30 Intel Corporation Wide input common mode sense amplifier
US8446204B2 (en) * 2011-01-27 2013-05-21 Qualcomm Incorporated High voltage tolerant receiver
US8692605B2 (en) * 2011-06-27 2014-04-08 Mediatek Inc. Receiving circuits for core circuits
US9140747B2 (en) * 2013-07-22 2015-09-22 Qualcomm Incorporated Sense amplifier offset voltage reduction
US9142293B2 (en) * 2013-09-10 2015-09-22 Kabushiki Kaisha Toshiba Resistance change type memory
US10192922B2 (en) * 2016-06-07 2019-01-29 Semiconductor Components Industries, Llc Charge packet signal processing using pinned photodiode devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW247940B (zh) * 1993-04-22 1995-05-21 Philips Electronics Nv
CN102684619A (zh) * 2011-03-07 2012-09-19 Nxp股份有限公司 放大器电路和方法
CN103427823A (zh) * 2012-05-23 2013-12-04 上海华虹Nec电子有限公司 低电压差分信号传输驱动器电路

Also Published As

Publication number Publication date
CN107769766A (zh) 2018-03-06
US10097184B2 (en) 2018-10-09
US20180054198A1 (en) 2018-02-22

Similar Documents

Publication Publication Date Title
US8385036B2 (en) System and method for negative voltage protection
US9467125B2 (en) CMOS Schmitt trigger circuit and associated methods
US7528636B2 (en) Low differential output voltage circuit
EP3539216B1 (en) Apparatus and method for transmitting data signal based on different supply voltages
US20050218938A1 (en) Comparator circuit
US9229465B2 (en) Current-starved inverter circuit
KR20170110021A (ko) 반도체 장치
CN102495654A (zh) 低压差稳压器及集成电路系统
US7414462B2 (en) Differential receiver circuit
US8638126B2 (en) Rail-to-rail comparator
US7629834B2 (en) Limiter circuit
US8130030B2 (en) Interfacing between differing voltage level requirements in an integrated circuit system
EP2317651B1 (en) Bias voltage generation to protect input/output (IO) circuits during a failsafe operation and a tolerant operation
CN107769766B (zh) 差分接收器
US9325298B2 (en) Receiving circuit
US8427228B2 (en) System including adaptive power rails and related method
KR20070024195A (ko) 신호 전송 장치 및 신호 전송 방법
US20190229714A1 (en) Schmitt trigger inverter circuit
CN108667451B (zh) 用于io焊盘的负电压容限io电路系统
US7532071B2 (en) Operational amplifier circuit
US9383391B2 (en) Voltage sensing circuit
US7057438B2 (en) Output circuit and semiconductor integrated circuit incorporating it therein
CN110572147A (zh) 电平移位电路
US8975929B2 (en) High voltage tolerant input buffer
US20100237906A1 (en) Receiving circuit

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant