CN101459424B - 输出单元、输入单元以及输入输出元件 - Google Patents

输出单元、输入单元以及输入输出元件 Download PDF

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Abstract

本发明公开了一种输入输出元件，耦接于核心电路与接脚之间，并包括输出单元、输入单元以及预先驱动器。输出单元包括第一、第二晶体管以及一电压电平转换器。第一与第二晶体管串联于第一与第二供应电压之间。电压电平转换器根据第一供应电压，产生第一栅极电压予第一晶体管。当第一供应电压上升时，第一栅极电压亦上升。当数据信号为高电平时，第一晶体管被导通。输入单元包括上拉元件以及第一N型晶体管。上拉元件耦接节点，并接收操作电压。第一N型晶体管之栅极耦接接脚，其源极接收接地电压，其漏极耦接节点。预先驱动器用以关闭第一及第二晶体管。

Description

输出单元、输入单元以及输入输出元件
技术领域
本发明有关于一种输入输出元件，特别是有关于一种应用于混合电压共容(mixed-voltage tolerant)的输入输出元件。
背景技术
随着半导体制程的进步，集成电路(IC)的使用也日渐广泛。为了缩小集成电路的体积并减小功率损耗，一般作法是降低集成电路内的晶体管的栅极氧化层(gate oxide)的厚度。然而，外围电路的电压并未降低。因此，若具有薄栅极氧化层的晶体管接收到高电压(如5V)时，则将发生可靠度问题(reliability)。
发明内容
本发明所要解决的技术问题在于提供一种高可靠度的输入、输出单元及输入输出元件。
为了实现上述目的，本发明提供一种输出单元(output cell)，耦接一接脚，并包括一输出级以及一电压电平转换器(voltage level converter)。输出级具有一第一晶体管及一第二晶体管。第一晶体管与第二晶体管串联于一第一供应电压与一第二供应电压之间。电压电平转换器根据第一供应电压以及一数据信号，产生一第一栅极电压予第一晶体管。当第一供应电压上升时，则第一栅极电压亦会上升。当数据信号为一高电平时，第一晶体管被导通。
为了实现上述目的，本发明另提供一种输入单元(input cell)，耦接于一接脚与一核心电路之间，并包括一上拉元件以及一第一N型晶体管。上拉元件耦接一节点，并接收一操作电压。第一N型晶体管的栅极耦接接脚，其源极接收一接地电压，其漏极耦接节点。
为了实现上述目的，本发明另提供一种输入输出元件(input outputdevice)，耦接于一核心电路与一接脚之间，并包括一输出单元、一输入单元以及一预先驱动器(pre-driver)。输出单元耦接接脚，并包括一输出级以及一电压电平转换器。输出级具有一第一晶体管及一第二晶体管。第一晶体管与第二晶体管串联于一第一供应电压与一第二供应电压之间。电压电平转换器根据第一供应电压以及一数据信号，产生一第一栅极电压予第一晶体管。当第一供应电压上升时，则第一栅极电压亦会上升。当数据信号为一高电平时，第一晶体管被导通。输入单元耦接于接脚与核心电路之间，并包括一上拉元件以及一第一N型晶体管。上拉元件耦接一节点，并接收一操作电压。第一N型晶体管的栅极耦接接脚，其源极接收一接地电压，其漏极耦接节点。预先驱动器用以关闭第一及第二晶体管。
本发明的输入单元、输出单元以及输入输出元件具有高可靠度。
附图说明
为让本发明的所述和其它目的、特征、优点与实施例能更明显易懂，所附图式的详细说明如下：
图1为本发明的输出输出元件的方块图；
图2为输出单元的一可能实施例；
图3A为本发明的输出级的一可能实施例；
图3B为具有堆栈式晶体管的输出级的一可能实施例；
图4为浮动井电路的一可能实施例；
图5为电压电平转换器的一可能实施例；
图6为预先驱动器的一可能实施例；
图7为输入单元的一可能实施例。
【主要元件符号说明】
10：输入输出元件；
20：核心电路；
30：接脚；
11：输出单元；
12：输入单元；
13：预先驱动器；
21：输出级；
22：电压电平转换器；
23：栅极追踪电路；
24：浮动井电路；
121：上拉元件；
122：高压阻隔器；
123：反相器；
124：节点；
inv201～inv205：反相器；
and201、and202：与门；
nor201：或非门；
PM201、PM202、PM212～PM214、PM204～PM211、PM301、NM201、NM202、NM215、NM216、NM203～NM214、NM301、NM302：晶体管。
具体实施方式
图1为本发明的输出输出元件的方块图。如图所示，输入输出元件10可将核心电路20所提供的数据信号Sd传送至接脚30，或是将来自接脚30的信号传送至核心电路20。在本实施例中，输入输出元件10包括，一输出单元11、一输入单元12以及一预先驱动器13。预先驱动器13根据信号Sen，致能或禁能输出单元11。
当输出单元11被致能时，接脚30便可接收到核心电路20所提供的数据信号Sd。此时，若数据信号Sd为低电平(如0V)时，则接脚30的电平大约等于供应电压GNDIO。若数据信号Sd为高电平(如3.3V)时，则接脚30的电平大约等于供应电压VDDIO。供应电压VDDIO可为5V、3.3V或1.8V。供应电压GNDIO约为0V。
当输出单元11被禁能时，核心电路20便可透过输入单元12，接收来自接脚30的信号。此时，若接脚30的电平为低电平(如0V)时，核心电路20所接收的信号电平约等于接地电压GND。若接脚30的电平为高电平(如3.3V)时，核心电路20所接收的电平约等于操作电压VDD。操作电压VDD可为3.3V。接地电压GND约为0V。
图2为输出单元的一可能实施例。如图所示，输出单元11具有一输出级21以及一电压电平转换器22。电压电平转换器22可根据供应电压VDDIO的电平，产生适当的栅极电压予输出级21。在本实施例中，电压电平转换器22是产生二个栅极电压(Vg1及Vg2)。在其它实施例中，可根据输出级21的架构，使得电压电平转换器22仅产生单一栅极电压或是两个以上的栅极电压。
图3A为本发明的输出级的一可能实施例。如图所示，输出级21具有晶体管PM201及NM202。晶体管PM201的栅极接收电压电平转换器22所产生的栅极电压Vg1，其源极及基极接收供应电压VDDIO，其漏极耦接接脚30。供应电压VDDIO的电平可能为5V、3.3V或是1.8V。由于电压电平转换器22根据供应电压VDDIO的电平，产生适当的栅极电压Vg1，故可控制晶体管PM201的栅极与源极之间的压差。
举例而言，当供应电压VDDIO的电平上升至5V时，电压电平转换器22增加栅极电压Vg1的电平；当供应电压VDDIO的电平减少至3.3V或1.8V时，电压电平转换器22降低栅极电压Vg1的电平。由于栅极电压Vg1是随着供应电压VDDIO而变化，故晶体管PM201的栅极与源极之间的压差将小于一默认值。因此，通过电压电平转换器22，可避免晶体管PM201的栅极氧化层受到损害，并且不需要额外加大晶体管PM201的栅极氧化层厚度。
如图3A所示，晶体管NM202的栅极接收栅极电压Vg4，其源极接收供应电压GNDIO，其漏极耦接接脚30。当晶体管PM201导通时，接脚30的电压等于供应电压VDDIO。当晶体管NM202导通时，接脚30的电压等于供应电压GNDIO，其中供应电压GNDIO为0V。
在本实施例中，晶体管NM202所接收的栅极电压Vg4是由预先驱动器13所产生，用以导通或不导通晶体管NM202。当核心电路20欲接收来自接脚30的信号，预先驱动器13不导通晶体管NM202。当核心电路20欲使接脚30为低电平时，预先驱动器13导通晶体管NM202。
另外，为了维持晶体管的栅极氧化层的可靠度，输出级21可由堆栈式(stack)P型晶体管及堆栈式N型晶体管所组成。图3B为具有堆栈式晶体管的输出级的一可能实施例。图3B相似图3A，不同之处在于，图3B所示的输出级21还具有晶体管PM202及NM201。晶体管PM202与NM201串联于晶体管PM201与NM202之间。晶体管PM202的栅极接收栅极电压Vg2，晶体管NM201的栅极接收操作电压VDD，其中操作电压VDD约为3.3V。
栅极电压Vg2亦是由电压电平转换器22所产生，用以避免晶体管PM202的栅极与源极之间的压差过大。在本实施例中，当供应电压VDDIO为5V时，则栅极电压Vg1及Vg2均大于1.65V，但此揭露并非用以限制本发明。
当核心电路20欲接收来自接脚30的信号时，预先驱动器13控制电压电平转换器22，用以产生栅极电压Vg1及Vg2。因此，便可通过栅极电压Vg1及Vg2，不导通晶体管PM201及PM202。在本实施例中，当栅极电压Vg1为5V，而栅极电压Vg2大于1.65V时，便可不导通晶体管PM201及PM202。
另外，为了避免输出级21的晶体管产生漏电流，输出单元110还具有一栅极追踪电路23(如图2所示)。请参考图3B，栅极追踪电路23可由晶体管PM203构成。由于栅极追踪电路23耦接于晶体管PM202的栅极与漏极之间，故避免晶体管PM202产生漏电流。
举例而言，当接脚30接收到较高的电压(如5V)时，晶体管PM203会被导通。通过晶体管PM203，晶体管PM202的栅极与漏极电压均为5V，故晶体管PM202不被导通，因此不会产生漏电流。当接脚30接收到较低的电压(如3.3V、1.8V或0V)时，晶体管PM203不被导通。此时，栅极电压Vg2是由电压电平转换器22所决定。
如图所示，晶体管PM202及PM203的基极均接收电压VC2，因此，晶体管PM202及PM203的PN接口(junction)不被导通，故可避免漏电流发生。在本实施例中，电压VC2是由浮动井电路24(如图2所示)所产生。在其它实施例中，亦可省略浮动井电路24。
图4为浮动井电路的一可能实施例。当接脚30的电压为5V，并且供应电压VDDIO为5V、3.3V或1.8V时，电压VC2为5V。由于电压Vg5为5V，故不导通晶体管PM212及PM214，而导通晶体管NM216。因此，电压VC2的电平接近供应电压VDDIO的电平。同样地，当接脚30的电压为1.8V，并且供应电压VDDIO为5V或3V时，电压VC2近似供应电压VDDIO。此时，浮动井电路24内的晶体管均不被导通，故可避免晶体管PM202产生基底效应(body effect)。另外，当供应电压VDDIO为1.8V时，由于晶体管PM202的基极电压为1.8V，故可增加堆栈式P型晶体管的输出驱动能力，进而增加传输的速率。
图5为电压电平转换器的一可能实施例。电压电平转换器22提供适当的栅极电压Vg1及Vg2予输出级21(如图3B所示)的晶体管PM201及PM202。因此，可避免晶体管PM201及PM202的栅极氧化层，发生可靠度问题。
假设，核心电路20欲传送数据信号Sd予接脚30时，信号Sen为低电平(0V)。因此，电压VC1是由反相器inv204的输出信号所决定。当供应电压VDDIO为5V时，通过晶体管PM210及NM214，可使得反相器inv204的输入信号约为3.3V。此时，电压VC1约为0V。因此，不导通晶体管NM205。由于信号Sen为0V，故导通晶体管PM205。若晶体管PM204、NM204以及PM205的尺寸均相同，则电压Vo1约为1.67V(5V/3)。由于反相器inv203的输出电压Vo2约为0V，故不导通晶体管NM208及NM209。
此时，若核心电路20欲传送至接脚30的数据信号Sd为低电平时，则电压Vo4被设定成低电平。由于晶体管NM212不被导通，而晶体管NM213被导通，因此，电压Vo3会透过晶体管PM209放电。
若晶体管PM209的临界电压(threshold voltage)约为-0.8V，则电压Vo3约为2.47V(1.67V+0.8V)。当供应电压VDDIO为5V时，则栅极电压Vg1约等于供应电压VDDIO。因此，电压电平转换器22所产生的栅极电压Vg1为5V、而栅极电压Vg2为1.67V。
请配合图3B，当栅极电压Vg1、Vg2及Vg4分别为5V、1.67V及3.3V时，则接脚30为低电平。换句话说，核心电路20所提供的数据信号Sd可被传输至接脚30。除此之外，电压电平转换器22产生适当的栅极电压Vg1及Vg2予输出级21，可避免晶体管的栅极氧化层发生可靠度问题。
若核心电路20欲传输至接脚30的数据信号Sd为高电平(3.3V)时，则栅极电压Vg1约为2.47V。此时，栅极电压Vg4会被设定成0V。因此，接脚30为高电平。当供应电压VDDIO为3.3V或1.8V时，晶体管PM210不被导通。因此，电压VC1为3.3V。然后，电压Vo1与栅极电压Vg2约为0V。此时，电压Vo2为3.3V。另外，由于晶体管NM206及NM208均被导通，故栅极电压Vg1约为0V。当栅极电压Vg1及Vg2均为0V时，若供应电压VDDIO为1.8V，则仍可导通输出级21的堆栈式P型晶体管(PM201及PM202)。相反地，若数据信号Sd为低电平时，则栅极电压Vg1约等于供应电压VDDIO。此时，接脚30为低电平。
另外，晶体管NM203可阻隔较大的栅极电压Vg2(如5V)。电压电平转换器22所接收的电压Vo4及Vo5可由预先驱动器13所产生。
图6为预先驱动器的一可能实施例。在本实施例中，预先驱动器13包括，反相器inv201、inv202、与门and201以及或非门nor201，但此揭露并非用以限制本发明。当核心电路20欲传送数据信号Sd予接脚30时，预先驱动器13控制电压电平转换器22，使得电压电平转换器22根据供应电压VDDIO，产生适当的栅极电压。若输出级21的架构如图3A所示，则电压电平转换器22只需产生单一栅极电压(如Vg1)。若输出级21的架构如图3B所示时，则电压电平转换器22需产生二个栅极电压(如Vg1及Vg2)。因此，可避免输出级21内的晶体管的栅极氧化层发生可靠度问题。
当核心电路20欲接收来自接脚30的信号时，预先驱动器13禁能输出级21内的晶体管。因此，输入单元12(如图1所示)便可将接脚30的信号传送至核心电路20。
图7为输入单元的一可能实施例。如图所示，输入单元12包括，一上拉元件121以及晶体管NM302。上拉元件121耦接节点124，并接收操作电压VDD。当晶体管NM302未导通时，则上拉元件121设定节点124的电压，使得节点124的电压约等于操作电压VDD。在本实施例中，上拉元件121为P型的晶体管PM301。晶体管PM301的栅极接收接地电压GND，其源极接收操作电压VDD，其漏极耦接节点124。操作电压VDD约为3.3V，接地电压GND约为0V。
在一可能实施例中，晶体管NM302的栅极可直接地耦接至接脚30，其源极接收接地电压GND，其漏极耦接节点124。当晶体管NM302导通时，节点124的电压约等于接地电压GND。在本实施例中，晶体管NM302的栅极透过高压阻隔器122耦接至接脚30。高压阻隔器122控制晶体管NM302的栅极与源极之间的压差。如图所示，高压阻隔器122系为晶体管NM301。晶体管NM301的栅极接收操作电压VDD，其源极耦接晶体管NM302的栅极，其漏极耦接接脚124。
另外，输出单元120还包括反相器123。反相器123耦接于节点124与核心电路20之间，用以反相节点124的电平。在其它实施例中，可省略反相器123。因此，节点124的电平便可直接地被传送至核心电路20。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定的范围为准。

Claims (21)

1.一种输出单元，其特征在于，耦接一接脚，包括：
一输出级，具有一第一晶体管及一第二晶体管，该第一晶体管与该第二晶体管串联于一第一供应电压与一第二供应电压之间；以及
一电压电平转换器，根据该第一供应电压以及一数据信号，产生一第一栅极电压予该第一晶体管，其中当该第一供应电压上升时，则第一栅极电压亦会上升，当该数据信号为一高电平时，该第一晶体管被导通。
2.根据权利要求1所述的输出单元，其特征在于，当该第一晶体管导通时，该接脚的电压等于该第一供应电压，当该第二晶体管导通时，该接脚的电压等于该第二供应电压。
3.根据权利要求1所述的输出单元，其特征在于，该输出级还包括一第三晶体管，串联于该第一及第二晶体管之间，并且耦接该接脚。
4.根据权利要求3所述的输出单元，其特征在于，还包括一栅极追踪电路，当该接脚的电压大于一默认值时，该栅极追踪电路控制该第三晶体管的栅极电压，使得该第三晶体管的栅极电压等于该接脚的电压。
5.根据权利要求4所述的输出单元，其特征在于，该栅极追踪电路由一第四晶体管所构成，当该接脚的电压大于该默认值时，该第四晶体管导通。
6.根据权利要求5所述的输出单元，其特征在于，还包括一浮动井电路，用以控制该第三及第四晶体管的基极电压。
7.一种输入单元，其特征在于，耦接于一接脚与一核心电路之间，包括：
一上拉元件，耦接一节点，并接收一操作电压；以及
一第一N型晶体管，其栅极耦接该接脚，其源极接收一接地电压，其漏极耦接该节点。
8.根据权利要求7所述的输入单元，其特征在于，该上拉元件为一P型晶体管，其栅极接收该接地电压，其源极接收该操作电压，其漏极耦接该节点。
9.根据权利要求8所述的输入单元，其特征在于，还包括一高压阻隔器，耦接于该接脚与该第一N型晶体管之间，用以控制该第一N型晶体管的栅极与源极之间的压差。
10.根据权利要求9所述的输入单元，其特征在于，该高压阻隔器为一第二N型晶体管，其栅极接收该操作电压，其源极耦接该第一N型晶体管的栅极，其漏极耦接该接脚。
11.根据权利要求10所述的输入单元，其特征在于，还包括一反相器，耦接于该节点与该核心电路之间，用以反相该节点的电平。
12.一种输入输出元件，其特征在于，耦接于一核心电路与一接脚之间，该输入输出元件包括：
一输出单元，包括：
一输出级，具有一第一晶体管及一第二晶体管，该第一晶体管与该第二晶体管串联于一第一供应电压与一第二供应电压之间；以及
一电压电平转换器，根据该第一供应电压以及一数据信号，产生一第一栅极电压予该第一晶体管，其中，当该第一供应电压上升时，则第一栅极电压亦会上升，当该数据信号为一高电平时，该第一晶体管被导通；以及
一输入单元，包括：
一上拉元件，耦接一节点，并接收一操作电压；以及
一第一N型晶体管，其栅极耦接该接脚，其源极接收一接地电压，其漏极耦接该节点；以及
一预先驱动器，用以关闭该第一及第二晶体管。
13.根据权利要求12所述的输入输出元件，其特征在于，当该第一及第二晶体管被关闭时，该输入单元接收来自该接脚的电压，当该第一及第二晶体管未被关闭时，该输出单元传送该第一或第二供应电压予该接脚。
14.根据权利要求12所述的输入输出元件，其特征在于，当该第一晶体管导通时，该接脚的电压等于该第一供应电压，当该第二晶体管导通时，该接脚的电压等于该第二供应电压。
15.根据权利要求12所述的输入输出元件，其特征在于，该输出级还包括一第三晶体管，该第三晶体管串联于该第一及第二晶体管之间，并且耦接该接脚。
16.根据权利要求15所述的输入输出元件，其特征在于，该输出级还包括一栅极追踪电路，当该接脚的电压大于一默认值时，该栅极追踪电路控制该第三晶体管的栅极电压，使得该第三晶体管的栅极电压等于该接脚的电压。
17.根据权利要求16所述的输入输出元件，其特征在于，该栅极追踪电路由一第四晶体管所构成，当该接脚的电压大于该默认值时，该第四晶体管导通。
18.根据权利要求17所述的输入输出元件，其特征在于，该输出单元还包括一浮动井电路，用以控制该第三及第四晶体管的基极。
19.根据权利要求12所述的输入输出元件，其特征在于，该上拉元件为一P型晶体管，其栅极接收该接地电压，其源极接收该操作电压，其漏极耦接该节点。
20.根据权利要求19所述的输入输出元件，其特征在于，该输出单元还包括：
一高压阻隔器，耦接于该接脚与该第一N型晶体管之间，用以控制该第一N型晶体管的栅极与源极之间的压差；以及
一反相器，耦接于该节点与该核心电路之间，用以反相该节点的电平。
21.根据权利要求20所述的输入输出元件，其特征在于，该高压阻隔器为一第二N型晶体管，其栅极接收该操作电压，其源极耦接该第一N型晶体管的栅极，其漏极耦接该接脚。
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