CN1156349A - 由时钟信号控制的电平转换电路 - Google Patents

由时钟信号控制的电平转换电路 Download PDF

Info

Publication number
CN1156349A
CN1156349A CN96119214A CN96119214A CN1156349A CN 1156349 A CN1156349 A CN 1156349A CN 96119214 A CN96119214 A CN 96119214A CN 96119214 A CN96119214 A CN 96119214A CN 1156349 A CN1156349 A CN 1156349A
Authority
CN
China
Prior art keywords
circuit
level
node
clock signal
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN96119214A
Other languages
English (en)
Other versions
CN1114267C (zh
Inventor
桥口昭彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN1156349A publication Critical patent/CN1156349A/zh
Application granted granted Critical
Publication of CN1114267C publication Critical patent/CN1114267C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/01855—Interface arrangements synchronous, i.e. using clock signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

在通过触发器输入输出信号的电平转换电路中，在保持状态期间触发器将其输出设置在高阻抗状态，通过增加这样一个电路，当触发器的输出处于高阻抗状态时，该电路将输出电压设置到一个预定的电势电平，于是减小了漏电流和避免了时钟的时带，其结果是电平转换电路能够稳定地工作。

Description

由时钟信号控制的电平转换电路
本发明涉及将第一电路的信号电平转换成第二电路的另一信号电平的电平转换电路，第二电路具有与第一电路不同的电源电压。
在近来的LSI中，采用一些不同的电源电压，如5V、3.3V和2.2V。此外，为了减小功耗，已经作出了降低电源电压的各种努力，但是当考虑电压余量、电路的运行速度等因素，已知电路的电源电压则不能被降低。为此，采用电平转换电路作为具有不同电源电压的不同电路块之间的接口或不同LSI之间的接口。
根据操作方式，电平转换电路大致可分成两种类型：异步电平转换电路和同步电平转换电路。
在不采用时钟信号的异步电平转换电路中，电平转换操作期间通常有一个漏电流在具有不同电压的电源之间流动。另外在采用时钟信号进行同步操作的同步电平转换电路中，异步电路独有的缺点可以被克服，但是由于时钟信号的时滞引起的误操作却可能发生。
本发明的一个目的是提供一种电平转换电路，其中通过减小漏电流，不仅可以降低功耗，而且可以避免误操作并获得高的运行速度。
为了达到上述目的，本发明提供了一种操作时序由时钟信号控制的同步型电平转换电路，该电路包括：第一电路，用于将一个输入信号传给输出节点并将该输出节点设置在高阻抗状态，该输出节点互补地变为第一电源电势电平或基准电势电平；第二电路，用于根据第一电路的输出节点的电平和时钟信号的电平，输出第二电源电势电平或基准电势电平的一个信号；以及第三电路，用于当第一电路的输出节点处于高阻抗状态时，将第一电路的输出节点设置在一个预定的电势电平。
此外在本发明中，第二电路保持输出信号的电平，并且当第一电路的输出处于高阻抗状态时，第二电路将输出信号设置到一个预定的电平。
此外在本发明中，当第一电路的输出节点设置在高阻抗状态时，第二电路将输出保持在高阻抗状态，当第一电路的输出节点的电平设置在基准电势电平时，第二电路输出基准电势电平的信号，以及当第一电路的输出节点设置在第一电源电势电平时，第二电路输出第二电源电势电平。当第一电路的输出处于高阻抗状态时，第三电路将第一电路的输出节点的信号电平设置在基准电势电平。
根据本发明，提供了一种所谓的同步电平转换电路，其中电平转换电路的操作时序是受时钟信号控制的，例如，在时钟信号的上升沿，输入至第一电路的输入端的信号传输到第一电路的输出节点，并且根据第一电路的输出节点的信号电平控制第二电路的输出信号电平。
当第一电路的输出节点处于高电平时，第二电路输出基准电势电平的信号，以及当第一电路的输出节点处于高低电平时，第二电路输出第二电源电势电平的信号。
此外在时钟信号的下降沿，与第一电路的输出节点相连的第三电路将第一电路的输出设置在高阻抗状态，并且将第一电路的输出节点保持在固定的电势，例如基准电势。这时，第二电路输出第二电源电势电平的信号。
下面将参照附图更详细地描述本发明的上述的和其它的目的和特征，附图中：
图1是异步型电平转换电路的一个例子的电路图；
图2是同步型电平转换电路的一个例子的电路图；
图3A至3E是图2所示的电平转换电路的操作情况的时序图；
图4A至4F是图2所示的电平转换电路当出现时钟时滞时的操作情况的时序图；
图5是本发明的第一实施例的电路图；
图6A至6E是图5所示的电平转换电路的操作情况的时序图；
图7A至7F是图5所示的电平转换电路当出现时钟时滞时的操作情况的时序图；
图8是本发明的第二实施例的电路图；
图9是本发明的第三实施例的电路图；以及
图10是本发明的第四实施例的电路图。
图1是异步型电平转换电路的一个例子的电路图。
在图1中，100A表示在例如2.2V的电源电压VCC下运行的第一电路；200A表示在例如3.3V的电源电压VDD下运行的第二电路。
Tr01和Tr02表示p型MOS(以下称为pMOS)晶体管，Tr03、Tr04、Tr05和Tr06表示n型MOS(以下称为nMOS)晶体管，INAA表示在例如2.2V的电源电压VCC下运行的反相器，INAB1和INAB2表示在例如3.3V的电源电压VDD下运行的反相器。
如图所示，输入端TIN与nMOS晶体管Tr05的栅极相连，还通过反相器INVA与nMOS晶体管Tr06的栅极相连。
pMOS晶体管Tr01和nMOS晶体管Tr03以及pMOS晶体管Tr02和nMOS晶体管Tr04分别构成反相器。
pMOS晶体管Tr01的栅极和nMOS晶体管Tr03的栅极相连，连接节点NDB1构成反相器的输入端，pMOS晶体管Tr01的漏极和nMOS晶体管Tr03的漏极相连，连接节点构成反相器的输出端。
此外，pMOS晶体管Tr02的栅极和nMOS晶体管Tr04的栅极相连，连接节点NDB2构成反相器的输入端，pMOS晶体管Tr02的漏极和nMOS晶体管Tr04的漏极相连，连接节点构成反相器的输出端。
pMOS晶体管Tr01和Tr02的源极与电源电压VDD的电源线2相连。nMOS晶体管Tr03和Tr04的源极接地。
由pMOS晶体管Tr01和nMOS晶体管Tr03构成的反相器的输出端与由pMOS晶体管Tr02和nMOS晶体管Tr04构成的反相器的输入端NDB2相连，nMOS晶体管Tr05的漏极与该连接节点相连。
由pMOS晶体管Tr02和nMOS晶体管Tr04构成的反相器的输出端与由pMOS晶体管Tr01和nMOS晶体管Tr03构成的反相器的输入端NDB1相连，nMOS晶体管Tr06的漏极与该连接节点相连。
nMOS晶体管Tr05和nMOS晶体管Tr06的每一个的源极接地。
此外，节点NDB1通过串联连接的反相器INVB1和INVB2与输出端TOUT相连。
下面将简要描述上述结构的异步电平转换电路的工作过程。
当高电平的信号例如2.2V的信号输入到输入端TIN时，nMOS晶体管Tr05变为导通状态，而nMOS晶体管Tr06变为非导通状态。因此，节点NDB2上的电势通过nMOS晶体管Tr05放电，并且该电势被下拉到地电势。结果，pMOS晶体管Tr02变为导通状态，节点NDB1上的电势通过处于导通状态的pMOS晶体管Tr02被预充电，并且该电势被上拉到电源电压VDD。
另外，节点NDB1的高电平即3.3V的电势被通过反相器INVB1和INVB2传输到输出端TOUT。
当低电平的信号例如0V的信号输入到输入端TIN时，nMOS晶体管Tr05变为非导通状态，而nMOS晶体管Tr06变为导通状态。节点NDB1上的电势通过nMOS晶体管Tr06放电，并且该电势被下拉到地电势。结果，pMOS晶体管Tr01变为导通状态，节点NDB2上的电势通过处于导通状态的pMOS晶体管Tr01被预充电，并且该电势被上拉到电源电压VDD。结果晶体管Tr02变为非导通状态，晶体管Tr04变为导通状态，并且稳定地保持了节点NDB1的低电平。
此外，节点NDB1的低电平电势被通过串联连接的反相器INVB1和INVB2传输到输出端TOUT。
输入至第一电路100A的输入端TIN的2.2V的信号通过上述操作被转换成3.3V的电平。它被输出至第二电路200A的输出端TOUT。这就是说，图1所示的异步电平转换电路实现了使用不同电源电压的不同电路块之间的信号电平的转换。
图2是同步电平转换电路的一个例子的电路图。
在图2中，100B表示在例如2.2V的电源电压VCC下运行的第一电路；200B表示在例如3.3V的电源电压VDD下运行的第二电路。
在图2中，DFF表示在例如2.2V的电源电压VCC下运行的D型触发器，Tr1表示pMOS晶体管，Tr2和Tr3表示nMOS晶体管，INV0和INV1是在在例如3.3V的电源电压VDD下运行的反相器，TG0表示由pMOS晶体管和nMOS晶体管构成的传输门，这两个晶体管的漏极和源极相互连接。
此外，TIN表示输入端，TOUT表示输出端，TCK表示时钟信号CK的输入端。
D型触发器DFF的时钟输入端TCK0与时钟信号CK的输入端TCK相连，并且该信号输入端与输入端TIN相连。D型触发器DFF的输出端与nMOS晶体管Tr2的栅极相连，该连接节点构成节点ND0。
pMOS晶体管Tr1的源极与电源电压VDD的电源线2相连，其漏极与nMOS晶体管Tr2的漏极相连，该连接节点构成ND1。nMOS晶体管Ir2的源极与nMOS晶体管Tr3的漏极相连，并且nMOS晶体管Tr3的源极接地。此外，pMOS晶体管Tr1和nMOS晶体管Tr3的栅极相连，该连接节点与时钟信号CK的输入端TCK相连。
反相器INV0的输入端与节点ND1相连，反相器INV0的输出端通过传输门TG0与输出端TOUT相连。此外，构成传输门TG0的pMOS晶体管的栅极通过反相器INV1与时钟信号CK的输入端TCK相连，构成传输门TG0的nMOS晶体管的栅极与时钟信号CK的输入端TCK相连。
下面参照图3A至3E的时序图，描述图2所示同步电平转换电路的工作过程。
在一个预定的周期交替地取高电平和低电平的时钟信号CK被输入至时钟信号CK的输入端TCK。交替地和周期地变为高电平和低电平的时钟信号CK被输入至输入端TIN。
应注意的是，输入至输入端TIN的信号的高电平类似于第一电路100B的电源电压VCC，例如2.2V。输入至输入端TCK的时钟信号CK的高电平例如是3.3V，类似于第二电路200B的电源电压VDD。此外，地电势GND设为0V。
在时钟信号CK的上升沿，输入至输入端TIN的信号通过D型触发器DFF传输至节点ND0。当时钟信号CK处于高电平时，pMOS晶体管Tr1变为非导通状态，而nMOS晶体管Tr3变为导通状态。
这时，节点ND0上的信号处于高电平，nMOS晶体管Tr2也变为导通状态，节点ND1上的电势通过nMOS晶体管Tr2和Tr3放电，并且电势被下拉到地电势。
另一方面，节点ND0上的信号处于低电平，nMOS晶体管Tr2变为非导通状态，时钟信号CK处于高电平，pMOS晶体管Tr1变为非导通状态，因此节点ND1变为高阻抗状态，并且保持就在这之前的高电平电势。
在时钟信号CK的下降沿，nMOS晶体管Tr3变为非导通状态，pMOS晶体管Tr1变为导通状态，并且节点ND1的电势通过pMOS晶体管Tr1预充电，保持在电源电压VDD的电平。
由于在时钟信号CK变为低电平期间，nMOS晶体管Tr3处于非导通状态，所以节点ND1的信号保持在电源电压VDD的电平，与节点ND0的电平无关。
由于在时钟信号CK处于高电平期间，传输门TG0保持在导通状态，所以节点ND1的信号由反相器INV0反相，并通过传输门TG0传输至输出端TOUT。
经过以上操作，在时钟信号CK的上升沿，输入至输入端TIN的信号通过D型触发器DFF传输至节点ND0，并进一步通过nMOS晶体管Tr2反相和输出至节点ND1。在时钟信号CK处于高电平期间，节点ND1的信号由反相器INV0反相，并通过传输门TG0传输至输出端TOUT。
如上所述，在时钟信号CK的上升沿，输入至输入端TIN的例如2.2V的信号被转换成3.3V的信号，并输出至输出端TOUT。
上述电平转换电路具有一些缺点。例如在图1所示的异步电平转换电路中，如图1所示，在输入信号的上升沿和下降沿，存在用虚线表示的漏电流IL1至IL3，因此电平转换电路的功耗变大。此外，根据转换电平的电压，必须改变电路常量，于是给电平转换电路的设计带来了一些麻烦。
此外，在图2所示的同步电平转换电路中，输入至D型触发器DFF的输入端TCK0的时钟信号与输入至nMOS晶体管Tr3的栅极电极TCK1的时钟信号之间存在差异，其缺点是由于前一周期的信号，节点ND1的电势放电，并可能出现误操作。
下面将参照图4A至4F的时序图，详细说明图2所示的同步电平转换电路的误操作。
考虑输入至D型触发器DFF的输入端的时钟信号与输入至nMOS晶体管Tr3的栅极电极的时钟信号之间存在差异的情况。
如图4A至4F所示，输入至nMOS晶体管Tr3的栅极电极的时钟信号(以下称为时钟信号CK1)的相位超前于输入至D型触发器DFF的输入端的时钟信号(以下称为时钟信号CK0)。
在这种情况下，在时钟信号CK1的上升沿，pMOS晶体管Tr1变为非导通状态，而nMOS晶体管Tr3变为导通状态。因此，当节点ND0的信号处于高电平时，nMOS晶体管Tr2变为导通状态，并且节点ND1变为低电平，这就是说，与输入信号相位相反的信号出现在节点ND1上。
此外，当节点ND0的信号处于低电平时，nMOS晶体管Tr2变为非导通状态，节点ND1变为高阻抗状态，并且保持就在这之前的高电平电势。
然后，在时钟信号CK0的上升沿，输入至输入端TIN的信号通过D型触发器DFF传输至节点ND0。
如上所述，当时钟信号CK1和时钟信号CK0之间出现差异时，由于前一周期的信号电平，节点ND1的电势放电，节点ND1的信号不再保持在正常的信号电平，并且在电平转换电路中可能出现误操作。
第一实施例
图5是根据本发明的电平转换电路的第一实施例的电路图。
在图5中，100表示在例如2.2V的电源电压VCC下运行的第一电路；200表示在例如3.3V的电源电压VDD下运行的第二电路。
在图5中，参考号11、12、21、22、31、41和42表示pMOS晶体管，13、14、23、24、30、32、43和44表示nMOS晶体管，1表示电源电压VCC的电源线，2表示电源电压VDD的电源线，TCK是时钟信号CK的输入端，TXCK是时钟信号CK的反相信号的输入端，TIN是输入端，TOUT是输出端，以及NDA、NDB和NDC分别表示节点。
pMOS晶体管11的源极与电源电压VCC的电源线1相连，pMOS晶体管11的漏极与pMOS晶体管12的源极相连，pMOS晶体管12的漏极与nMOS晶体管13的漏极相连，该连接点构成节点NDA，nMOS晶体管13的源极与nMOS晶体管14的漏极相连，nMOS晶体管14的源极接地。
pMOS晶体管11的栅极与nMOS晶体管14的栅极相连，该连接点与输入端TIN相连，pMOS晶体管12的栅极与时钟信号CK的输入端TCK相连，nMOS晶体管13的栅极与时钟信号CK的反相信号的输入端TXCK相连。
pMOS晶体管21的源极与电源电压VCC的电源线1相连，pMOS晶体管21的漏极与pMOS晶体管22的源极相连，pMOS晶体管22的漏极与nMOS晶体管23的漏极相连，该连接点构成节点NDB，nMOS晶体管23的源极与nMOS晶体管24的漏极相连，nMOS晶体管24的源极接地。
pMOS晶体管21的栅极与nMOS晶体管24的栅极相连，该连接点与节点NDA相连，pMOS晶体管22的栅极与时钟信号CK的反相信号的输入端TXCK相连，nMOS晶体管23的栅极与时钟信号CK的输入端TCK相连。
上述元件构成电源电压VCC下运行的第一电路100。
此外，第三电路的nMOS晶体管30的栅极与时钟信号CK的反相信号的输入端TXCK相连，nMOS晶体管30的漏极与节点NDB相连，源极接地。
下面将描述在电源电压VDD下运行的第二电路200的结构。
pMOS晶体管31的源极与电源电压VDD的电源线2相连，pMOS晶体管31的漏极与nMOS晶体管32的漏极相连，该连接点构成节点NDC，nMOS晶体管32的源极接地。
pMOS晶体管31的栅极与时钟信号CK的输入端TCK相连，nMOS晶体管32的栅极与节点NDB相连。
pMOS晶体管41的源极与电源电压VDD的电源线2相连，pMOS晶体管41的漏极与pMOS晶体管42的源极相连，pMOS晶体管42的漏极与nMOS晶体管43的漏极相连，该连接点与输出端TOUT相连，nMOS晶体管43的源极与nMOS晶体管44的漏极相连，nMOS晶体管44的源极接地。
pMOS晶体管41的栅极与nMOS晶体管44的栅极相连，该连接点与节点NDC相连，pMOS晶体管42的栅极与时钟信号CK的反相信号的输入端TXCK相连，nMOS晶体管43的栅极与时钟信号CK的输入端TCK相连。
图6A至图6E是上述结构的电平转换电路的操作时序图。
下面将参照图5和图6A至图6E描述这一同步电平转换电路的工作情况。
应注意的是，时钟信号CK的高电平例如是3.3V，类似于第二电路200的电源电压VDD。此外，地电势GND设为0V。
在预定周期交替地取高电平和低电平的时钟信号CK输入至输入端TCK，并且时钟信号CK的反相信号XCK输入至输入端TXCK。
当时钟信号CK处于低电平时，pMOS晶体管12和nMOS晶体管13变为导通状态。然后，当交替地取高电平和低电平的输入信号输入至输入端TIN时，pMOS晶体管11或nMOS晶体管14变为导通状态，输入至输入端TIN的信号被反相，并出现在节点NDA上。
在时钟信号CK的上升沿，pMOS晶体管22和nMOS晶体管23变为导通状态。然后，根据节点NDA的电平，pMOS晶体管21或nMOS晶体管24变为导通状态，节点NDA的信号反相，并传输至节点NDB。这就是说，在时钟信号CK的上升沿，与输入至输入端TIN的信号同相的信号出现在节点NDB上。
更具体地说，在周期1，在时钟信号CK上升之前，高电平的信号被输入至输入端TIN，pMOS晶体管12和nMOS晶体管13处于导通状态，pMOS晶体管11处于非导通状态，以及nMOS晶体管14处于导通状态，因此节点NDA保持在低电平。这就是说，与输入至输入端TIN的信号反相的信号出现在节点NDA上。
然后，由于节点NDA处于低电平，所以pMOS晶体管21变为导通状态，nMOS晶体管24变为非导通状态。另外，由于pMOS晶体管22和nMOS晶体管23处于非导通状态，所以节点NDB的输出阻抗变为高阻抗状态。
在这种状态下，当时钟信号CK上升时，即处于其上升沿，pMOS晶体管12和nMOS晶体管13变为非导通状态，节点NDA变为高阻抗状态。此外，pMOS晶体管22和nMOS晶体管23变为导通状态。节点NDB的电势通过处于导通状态的pMOS晶体管21和pMOS晶体管22被上拉到电源电压VCC的电平。
这就是说，在周期1，高电平的信号被输入至输入端TIN，在时钟信号CK的上升沿，与输入至输入端TIN的信号同相的信号出现在节点NDB上。
在时钟信号CK保持在高电平期间，时钟信号CK的反相信号XCK(以下称为时钟信号XCK)被输入至nMOS晶体管30的栅极，因此，nMOS晶体管30保持在非导通状态，并且节点NDB的电势不被放电，保持其高电平。
此外，高电平的时钟信号CK输入至pMOS晶体管31的栅极，节点NDB上的高电平的信号被送至nMOS晶体管32的栅极，因此pMOS晶体管31保持非导通状态，nMOS晶体管32保持导通状态，节点NDC的电势通过处于导通状态的nMOS晶体管32放电，电势被下拉到地电势。
然后，在时钟信号CK保持高电平期间，pMOS晶体管42和nMOS晶体管43变为导通状态。这时，由于节点NDC处于低电平，所以pMOS晶体管41变为导通状态，和nMOS晶体管44变为非导通状态。结果，输出端TOUT的电势通过pMOS晶体管41和pMOS晶体管42被上拉到电源电压VDD的电平。
接下来，从时钟信号CK的下降沿开始，时钟信号XCK变为高电平。结果，高电平的时钟信号XCK被输入至pMOS晶体管22的栅极，低电平的时钟信号CK被输入至nMOS晶体管23的栅极，因此这些晶体管22和23变为非导通状态。由于这一原因，在时钟信号CK保持低电平期间，其信号电平不受节点NDA和节点NDB的电平的影响。此外，从时钟信号CK的下降沿开始，高电平的时钟信号XCK被送至nMOS晶体管30的栅极，nMOS晶体管30变为导通状态。结果不管在此以前节点NDB的状态，节点NDB的电势通过处于导通状态的nMOS晶体管30放电，电势被下拉到地电势。
然后，低电平的时钟信号CK被输入至pMOS晶体管31。节点NDB的低电平的电势被送至nMOS晶体管32的栅极，因此pMOS晶体管31变为导通状态，nMOS晶体管32变为非导通状态。因此，节点NDC的电势通过处于导通状态的pMOS晶体管31预充电，电势被上拉到电源电压VDD的电平。
与此同时，高电平的时钟信号XCK被输入至pMOS晶体管42的栅极，低电平的时钟信号CK被输入至nMOS晶体管43的栅极，因此这些晶体管变为非导通状态，输出端TOUT的电势不受节点NDC的电平的影响，就在此之前的电势保持不变。
以上描述了在周期1电平转换电路的工作情况。下面将描述在周期2同一电路的工作情况。
在周期2，就在时钟信号CK的上升沿之前，低电平的信号被输入至输入端TIN，在时钟信号CK保持在低电平期间，pMOS晶体管12和nMOS晶体管13变为导通状态，进而pMOS晶体管11变为导通状态，因此节点NDA的电势通过处于导通状态的pMOS晶体管11和pMOS晶体管12被上拉到电源电压VCC。这就是说，输入至输入端TIN的低电平信号反相，并作为高电平的信号出现在节点NDA上。
然后，在时钟信号CK的上升沿，pMOS晶体管12和nMOS晶体管13变为非导通状态，节点NDA变为高阻抗状态，节点NDA的电势不受输入端TIN的影响，并保持就在这之前的状态。
此外，低电平的时钟信号XCK被输入至pMOS晶体管22的栅极，高电平的时钟信号CK被输入至nMOS晶体管23的栅极，因此这些晶体管变为导通状态。进一步地，节点NDA变为高电平，因此，pMOS晶体管21变为非导通状态，nMOS晶体管24变为导通状态。结果，节点NDB的电势通过处于导通状态的nMOS晶体管23和nMOS晶体管24被下拉到地电势。
以这种方式，在时钟信号CK的上升沿，与输入至输入端TIN的信号同相的信号出现在节点NDB上。
此时，低电平的时钟信号XCK被送至nMOS晶体管30的栅极，因此nMOS晶体管30变为非导通状态，节点NDB的低电平电势被送至nMOS晶体管32的栅极，并且nMOS晶体管32变为非导通状态。
由于高电平的时钟信号CK被送至pMOS晶体管31的栅极，所以pMOS晶体管31也变为非导通状态。结果，节点NDC变为电悬浮状态，即高阻抗，并保持就在这之前的高电平状态。
然后，在时钟信号CK具有高电平期间，pMOS晶体管42和nMOS晶体管43变为导通状态。进一步地，由于节点NDC处于高电平，所以pMOS晶体管41变为非导通状态，而nMOS晶体管44变为导通状态。结果输出端TOUT的电势通过处于导通状态的nMOS晶体管43和nMOS晶体管44被下拉到地电势。
接下来，在第一电路100中，在时钟信号CK的下降沿，pMOS晶体管22和nMOS晶体管23变为非导通状态，并且节点NDB的电势不受节点NDA的影响。此外，高电平的时钟信号XCK被送至nMOS晶体管30的栅极，因此nMOS晶体管30变为导通状态，节点NDB保持在原来的地电势上。
此外，变为低电平的时钟信号CK被送至pMOS晶体管31的栅极，pMOS晶体管31变为导通状态，低电平的节点NDB的电势被送至nMOS晶体管32的栅极，因此nMOS晶体管32变为非导通状态，于是节点NDC的电势通过处于导通状态的pMOS晶体管31被保持在电源电压VDD的电平。
然后，在时钟信号CK处于低电平期间，pMOS晶体管42和nMOS晶体管43变为非导通状态，因此输出端TOUT的电势不受节点NDC的影响，并保持在就在这之前的低电平的电势，即地电势。
图7A至图7F是时序图，其中在输入至第一电路100和第二电路200的时钟信号中出现了差异。
时钟信号CK0表示输入至第一电路100的时钟信号，时钟信号CK1表示输入至第二电路200的时钟信号。如图所示，输入至第一电路100的时钟信号CK0在相位上落后于输入至第二电路200的时钟信号CK1。
在第一周期1，第一电路100的时钟信号CK0在相位上落后于第二电路200的时钟信号CK1，因此当第二电路200开始工作时，即使第一电路100将输出先前的状态，节点NDB的电势已经经过前一周期的放电，电平转换电路也不会误操作。
周期2中也是相同的情况。由于节点NDB的电势在前一周期被放电，所以它具有与第一电路100的信号类似的电势，它是带有时滞的输出，并且没有误操作出现。
如上所述，不管电平转换电路输出的信号是高电平还是低电平，即使存在时钟信号CK的差异如时钟信号的时滞，也不会因此而产生误操作。电平转换电路转换输入至输入端TIN的信号的电平，并将正确的结果输出至输出端TOUT。
如上所述，由于采用了图5所示的电平转换电路，所以输入至输入端TIN的例如2.2V的信号被转换成例如3.3V，并将其输出至输出端TOUT，因此该电平转换电路实现了在具有不同电源电压的电路之间的电平转换。
如上所述，根据本发明，由于仅在时钟信号CK处于低电平期间输入至输入端TIN的信号被转换并送至节点NDA，另外仅在时钟信号CK处于高电平期间输入至输入端TIN的信号被转换并送至节点NDB，通过nMOS晶体管30的栅极与时钟信号XCK的输入端TXCK相连，以及进一步与nMOS晶体管32的栅极相连，节点NDB接地，pMOS晶体管31的漏极与nMOS晶体管32的栅极相连，pMOS晶体管31的栅极与时钟信号CK的输入端TCK相连，以及在时钟信号CK具有高电平期间，由该连接点构成的节点NDC的信号被反相，并被送至输出端TOUT，因此即使存在信号差异如时钟信号的时滞，也能够避免产生误操作，可以很容易地设计电路的时序。此外，可以大大减小漏电流，以低功耗实现信号电平的转换。此外，由于该电路具有预充电的逻辑电路，所以即使转换的电势差非常大，电路也能正常工作。
第二实施例
图8是根据本发明的电平转换电路的第二实施例的电路图。
如图8所示，第二实施例的电路基本与图1所示的第一实施例的电路相同，但是在第一电路110中，在节点NDA以后的部分，连接了由反相器INV1、反相器INV2和传输门TAA0构成的锁存电路，而在第二电路210中，在输出端TOUT以前的部分，分别连接了由反相器INV3、反相器INV4和传输门TAB0构成的锁存电路。
应注意的是，在本实施例中，假定反相器INV1和反相器INV2由电源电压VCC供电，反相器INV3和反相器INV4由电源电压VDD供电。
下面将参照图8描述第二实施例中的电平转换电路的工作情况，并与第一实施例进行比较。
构成传输门TGA0的pMOS晶体管的栅极与时钟信号XCK的输入端TXCK相连，而构成传输门TGA0的nMOS晶体管的栅极与时钟信号CK的输入端TCK相连。
构成传输门TGB0的pMOS晶体管的栅极与时钟信号CK的输入端TCK相连，而构成传输门TGB0的nMOS晶体管的栅极与时钟信号XCK的输入端TXCK相连。
在上述的结构中，仅当时钟信号CK具有高电平期间，传输门TGA0才变为导通状态，而仅当时钟信号CK具有低电平期间，传输门TGB0才变为导通状态。
在第一电路110中，反相器INV1、反相器INV2和传输门TGA0串联连接，反相器INV1的输入端与节点NDA相连，反相器INV1的输出端与反相器INV2的输入端相连，反相器INV2的输出端通过传输门TGA0与节点NDA相连。
在第二电路210中，反相器INV3、反相器INV4和传输门TGB0串联连接，反相器INV3的输入端与输出端TOUT相连，反相器INV3的输出端与反相器INV4的输入端相连，反相器INV4的输出端通过传输门TGB0与输出端TOUT相连。
在这种结构中，当时钟信号CK为低电平期间，pMOS晶体管12和nMOS晶体管13变为导通状态，根据输入至输入端TIN的信号的电平，pMOS晶体管11或nMOS晶体管14变为导通状态，输入至输入端TIN的信号被反相，并送至节点NDA。另外，在这种情况下，传输门TGA0的变为非导通状态，由反相器INV1和反相器INV2构成的锁存电路不工作。
另一方面，当时钟信号CK为高电平期间，pMOS晶体管12和nMOS晶体管13变为非导通状态，节点NDA变为高阻抗状态。这时，pMOS晶体管22和nMOS晶体管23变为导通状态，并根据节点NDA的电势，pMOS晶体管21或nMOS晶体管24变为导通状态，节点NDA的电势被反相，并送至节点NDB。
在这种情况下，传输门TGA0变为导通状态，由反相器INV1和反相器INV2构成的锁存电路工作，节点NDA变为静止(稳定)状态，并保持节点NDA的电势。
此外在第二电路210中，类似于第一电路110，由反相器INV3和反相器INV4构成的锁存电路仅当时钟信号CK是低电平期间工作。
当时钟信号CK是高电平时，传输门TGB0变为非导通状态，由反相器INV3和反相器INV4构成的锁存电路不工作。在这种情况下，pMOS晶体管42和nMOS晶体管43变为导通状态，并根据节点NDC的电势，pMOS晶体管41或nMOS晶体管44变为导通状态，节点NDC的电势被反相，并送至输出端TOUT。
另一方面，当时钟信号CK是低电平时，传输门TGB0变为导通状态，由反相器INV3和反相器INV4构成的锁存电路工作，保持输出端TOUT的电势。这就是说，输出端TOUT变为静止(稳定)状态。此外，在时钟信号CK是低电平期间，pMOS晶体管42和nMOS晶体管43变为非导通状态，输出端TOUT的电势不受节点NDC的电势的影响。
如上所述，根据第二实施例，由两个串联连接的反相器INV1和反相器INV2以及传输门TGA0构成的锁存电路与第一电路110的节点NDA相连，仅当时钟信号CK是高电位时，传输门TGA0变为导通状态，并且当传输门TGA0处于导通状态时，保持节点NDA的电势。此外，在第二电路210中，与上面的描述相类似，由两个串联连接的反相器INV3和反相器INV4以及传输门TGB0构成的锁存电路与输出端TOUT相连，仅当时钟信号CK是低电平时，传输门TGB0变为导通状态，并保持输出端TOUT的电势，因此其效果是当电路处于复位状态时，不管时钟信号CK是高电平还是低电平，在第一电路110和第二电路210中，通过抑制变为高阻抗状态的节点的产生，可以降低处于等待状态的功耗。
第三实施例
图9是根据本发明的电平转换电路的第三实施例的电路图。
如图9所示，在第三实施例的电路中，从节点NDB到输出端TOUT的部分与图5所示的第一实施例的电路部分相同，因此将省略对这一部分的结构和工作过程的描述。下面仅描述第一电路120的结构和工作过程。
在第一电路120中，在输入端TIN和节点NDB之间，串联连接了反相器INVA1、传输门TGA1、反相器INVA2和传输门TGA2。
应注意的是，此处假定反相器INVA1和反相器INVA2由电源电压VCC供电。
传输门TGA1由一个pMOS晶体管和一个nMOS晶体管构成，pMOS晶体管的栅极与时钟信号CK的输入端TCK相连，nMOS晶体管的栅极与时钟信号XCK的输入端TXCK相连，而传输门TGA2由一个pMOS晶体管和一个nMOS晶体管构成，pMOS晶体管的栅极与时钟信号XCK的输入端TXCK相连，nMOS晶体管的栅极与时钟信号CK的输入端TCK相连。
在这种结构中，仅当时钟信号CK具有低电平时，传输门TGA1变为导通状态，仅当时钟信号CK具有高电平时，传输门TGA2变为导通状态。
当时钟信号CK处于低电平时，传输门TGA1变为导通状态，输入至输入端TIN的信号被反相器INVA1反相，并输出至反相器INVA2的输入端。当时钟信号CK变为高电平时，传输门TGA1变为非导通状态，而传输门TGA2变为导通状态，因此输入至反相器INVA2的信号被反相器INVA2反相，并通过传输门TGA2输出至节点NDB。
这就是说，在时钟信号CK的上升沿，输入至输入端TIN的信号被输出至节点NDB。
由于从节点NDB到输出端TOUT的电路结构与图5所示的本发明的第一实施例的电路结构相同，因此将省略对这一部分的描述。
如上所述，在本发明中，电路结构不限于仅仅是触发器电路。也可以采用任何其它电路，只要它能够利用时钟信号CK阻止信号的传输。
第四实施例
图10是根据本发明的电平转换电路的第四实施例的电路图。
如图10所示，在第四实施例的电路中，从输入端TIN到节点NDB的第一电路130的结构与图5所示的第一实施例的电路类似，因此将省略对这一部分的结构和工作过程的描述。下面仅描述与图5所示的第一实施例不同的第二电路230的结构和工作过程。
如图10所示，在第二电路230中，在节点NDC和输出端TOUT之间，串联连接了反相器INVB和传输门TGB。
应注意的是，此处假定反相器INVB是由电源电压VDD供电的。
反相器INVB的输入端与节点NDC相连，反相器INVB的输出端通过传输门TGB与输出端TOUT相连。
此外，传输门TGB由一个nMOS晶体管和一个pMOS晶体管构成，nMOS晶体管的栅极与时钟信号CK的输入端TCK相连，pMOS晶体管的栅极与时钟信号XCK的输入端TXCK相连。
在这种结构中，仅当时钟信号CK具有高电平时，传输门TGB变为导通状态，并且节点NDC的信号输出至输出端TOUT。
在第二电路230中，当时钟信号CK具有高电平时，地电势施加到nMOS晶体管30的栅极，nMOS晶体管30变为非导通状态，并且高电平的电势施加到pMOS晶体管31的栅极，pMOS晶体管31变为非导通状态，并且节点NDC的电势被输入至nMOS晶体管32的节点NDB的电势设置。
例如，当节点NDB是高电平时，nMOS晶体管32变为导通状态，节点NDC的电势通过处于导通状态的nMOS晶体管32放电，并且该电势被下拉到地电势。节点NDC的低电平的电势通过反相器INVB和处于导通状态的传输门TGB反相，最终得到的信号作为高电平的信号输出至输出端TOUT。
此外，当节点NDB是低电平时，nMOS晶体管32变为非导通状态，节点NDC的电势不放电，保持就在这之前的高电平状态。节点NDC的高电平的电势通过反相器INVB和处于导通状态的传输门TGB反相，变为低电平，并输出至输出端TOUT。
当节点NDB是低电平时，nMOS晶体管30也变为导通状态，节点NDB的电势通过处于导通状态的nMOS晶体管30被下拉到地电势。这就是说，低电平的电势被送至nMOS晶体管32的栅极。此外，由于pMOS晶体管31变为导通状态，所以节点NDC的电势通过处于导通状态的pMOS晶体管31被上拉到电源电压VDD的的电平。
另一方面，当时钟信号CK保持在低电平时，传输门TGB变为非导通状态，因而输出端TOUT的电势不受节点NDC的影响，并且保持就在这之前的状态。
如上所述，根据第四实施例，仅当时钟信号CK是高电平时变为导通状态的反相器INVB和传输门TGB串联连接在节点NDC和输出端TOUT之间，并且节点NDC的电势被反相、保持和输出至输出端TOUT。
第二电路230的结构不限于仅仅是触发器电路。也可以采用任何其它电路，只要它能够利用时钟信号CK保持输出信号。

Claims (7)

1.一种采用时钟信号控制操作时序的电平转换电路，包括：
第一电路，用于将一个输入信号传给输出节点并将该输出节点设置在高阻抗状态，该输出节点互补地变为第一电源电势电平或基准电势电平；
第二电路，用于根据第一电路的输出节点的电平和时钟信号的电平，输出第二电源电势电平或基准电势电平的一个信号；以及
第三电路，用于当第一电路的输出节点处于高阻抗状态时，将第一电路的输出节点设置在一个预定的电势电平。
2.如权利要求1所述的一种电平转换电路，其中
当第一电路的输出处于高阻抗状态时，第二电路将输出信号设置到一个预定的电平。
3.如权利要求1所述的一种电平转换电路，其中
当第一电路的输出处于高阻抗状态时，第三电路将第一电路的输出节点设置在基准电势电平。
4.如权利要求1所述的一种电平转换电路，其中
第一电路包括级联的第一锁存电路和第二锁存电路，当其中一个锁存电路处于激活状态时，另一个处于数据保持状态。
5.如权利要求1所述的一种电平转换电路，其中
第二电路具有电平设置电路，当第一电路的输出节点的电平处于基准电势电平时，该电路输出基准电势电平的信号，而当第一电路的输出节点的电平处于第一电源电势电平时，该电路输出第二电源电势电平。
6.如权利要求5所述的一种电平转换电路，其中
电平设定电路具有由时钟信号驱动的负载晶体管和串联连接在第二电源电势和基准电势之间的驱动晶体管，以及
驱动晶体管的栅极与第一电路的输出节点相连。
7.如权利要求1所述的一种电平转换电路，其中
当第一电路的输出节点处于高阻抗状态时，第二电路将其输出设置在高阻抗状态，当第一电路的输出节点处于基准电势电平时，第二电路输出基准电势电平，以及当第一电路的输出节点处于第一电源电势电平时，第二电路输出第二电源电势电平。
CN96119214A 1995-11-21 1996-11-21 由时钟信号控制的电平转换电路 Expired - Fee Related CN1114267C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP7303182A JPH09148914A (ja) 1995-11-21 1995-11-21 レベル変換回路
JP303182/1995 1995-11-21
JP303182/95 1995-11-21

Publications (2)

Publication Number Publication Date
CN1156349A true CN1156349A (zh) 1997-08-06
CN1114267C CN1114267C (zh) 2003-07-09

Family

ID=17917876

Family Applications (1)

Application Number Title Priority Date Filing Date
CN96119214A Expired - Fee Related CN1114267C (zh) 1995-11-21 1996-11-21 由时钟信号控制的电平转换电路

Country Status (4)

Country Link
US (1) US5892385A (zh)
JP (1) JPH09148914A (zh)
KR (1) KR970031341A (zh)
CN (1) CN1114267C (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101336514B (zh) * 2006-03-30 2011-03-16 深圳Tcl新技术有限公司 使用可选择信号电压的通信电路
CN101442307B (zh) * 2007-11-22 2011-06-29 联发科技股份有限公司 电平转换器
CN101317329B (zh) * 2004-04-06 2011-08-10 飞思卡尔半导体公司 在数据处理系统内的状态保持
CN107104665A (zh) * 2016-02-19 2017-08-29 中芯国际集成电路制造(上海)有限公司 电平转换电路

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW436706B (en) * 1997-08-27 2001-05-28 Toshiba Corp Latch circuit including means for converting voltage level and flip-flop circuit including the same
CA2223119A1 (en) * 1997-11-28 1999-05-28 Mosaid Technologies Incorporated Address counter cell
US6262615B1 (en) * 1999-02-25 2001-07-17 Infineon Technologies Ag Dynamic logic circuit
JP3573687B2 (ja) * 2000-06-28 2004-10-06 松下電器産業株式会社 データ一時記憶装置
US6351173B1 (en) * 2000-08-25 2002-02-26 Texas Instruments Incorporated Circuit and method for an integrated level shifting latch
US6779010B2 (en) 2001-06-12 2004-08-17 Rf Micro Devices, Inc. Accumulator with programmable full-scale range
US6448831B1 (en) 2001-06-12 2002-09-10 Rf Micro Devices, Inc. True single-phase flip-flop
US6693468B2 (en) 2001-06-12 2004-02-17 Rf Micro Devices, Inc. Fractional-N synthesizer with improved noise performance
US7003049B2 (en) * 2001-06-12 2006-02-21 Rf Micro Devices, Inc. Fractional-N digital modulation with analog IQ interface
US6385276B1 (en) 2001-06-12 2002-05-07 Rf Micro Devices, Inc. Dual-modulus prescaler
JP3657235B2 (ja) * 2002-03-25 2005-06-08 Ｎｅｃマイクロシステム株式会社 レベルシフタ回路及び該レベルシフタ回路を備えた半導体装置
JPWO2005008777A1 (ja) * 2003-07-22 2007-09-20 日本電気株式会社 多電源半導体装置
US7564290B2 (en) * 2007-10-09 2009-07-21 International Business Machines Corporation Design structure for a high-speed level shifter
US7737757B2 (en) * 2008-07-23 2010-06-15 International Business Machines Corporation Low power level shifting latch circuits with gated feedback for high speed integrated circuits
US7777522B2 (en) * 2008-07-31 2010-08-17 Freescale Semiconductor, Inc. Clocked single power supply level shifter
JP5816407B2 (ja) 2009-02-27 2015-11-18 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US8502559B2 (en) * 2011-11-17 2013-08-06 Stmicroelectronics International N.V. Level translator
US9577616B2 (en) 2015-01-19 2017-02-21 Analog Devices, Inc. Level shifter
CN106160726B (zh) * 2015-04-17 2021-02-09 恩智浦美国有限公司 电压电平移位器
US10367495B2 (en) * 2016-09-19 2019-07-30 Mosway Technologies Limited Half-bridge driver circuit

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5891680A (ja) * 1981-11-26 1983-05-31 Fujitsu Ltd 半導体装置
US4656373A (en) * 1984-11-26 1987-04-07 Rca Corporation High-speed voltage level shift circuit
US4978870A (en) * 1989-07-19 1990-12-18 Industrial Technology Research Institute CMOS digital level shifter circuit
JP3173247B2 (ja) * 1993-09-29 2001-06-04 ソニー株式会社 レベルシフタ
US5530392A (en) * 1995-04-11 1996-06-25 Cirrus Logic, Inc. Bus driver/receiver circuitry and systems and methods using the same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101317329B (zh) * 2004-04-06 2011-08-10 飞思卡尔半导体公司 在数据处理系统内的状态保持
CN101336514B (zh) * 2006-03-30 2011-03-16 深圳Tcl新技术有限公司 使用可选择信号电压的通信电路
CN101442307B (zh) * 2007-11-22 2011-06-29 联发科技股份有限公司 电平转换器
CN107104665A (zh) * 2016-02-19 2017-08-29 中芯国际集成电路制造(上海)有限公司 电平转换电路
CN107104665B (zh) * 2016-02-19 2020-08-28 中芯国际集成电路制造(上海)有限公司 电平转换电路

Also Published As

Publication number Publication date
JPH09148914A (ja) 1997-06-06
US5892385A (en) 1999-04-06
KR970031341A (ko) 1997-06-26
CN1114267C (zh) 2003-07-09

Similar Documents

Publication Publication Date Title
CN1114267C (zh) 由时钟信号控制的电平转换电路
CN1262069C (zh) 带有漏电流截止电路的半导体集成电路
CN1112768C (zh) 输出电路
CN1258879C (zh) 输出电路
CN1271785C (zh) 电平移位电路和半导体集成电路
CN1215454C (zh) 工作电路及使用该工作电路的液晶显示板的内置驱动电路
CN1648972A (zh) 触发器、移位寄存器、及有源矩型显示装置
CN1447298A (zh) 移位寄存器及使用它的显示装置
CN1742438A (zh) 组合传输器
CN1232032C (zh) 变换信号逻辑电平的电平变换电路
CN1630194A (zh) 电平转换电路
CN1474505A (zh) 主从触发电路
CN1825767A (zh) 双电压三态缓冲器电路
CN1239356A (zh) 时钟控制方法及其控制电路
CN1780148A (zh) 输入输出电路和半导体输入输出装置
CN1702962A (zh) 带有扫描测试功能基于条件预充结构的d触发器
CN1123834C (zh) 避免浮动状态、进行双向数据传输的双向总线电路
CN101055687A (zh) 包含放大器电路的驱动电路
CN1244070A (zh) 电压容许接口电路
CN1428935A (zh) 半导体集成电路
CN1655223A (zh) 显示装置的驱动器电路和显示装置
CN1783720A (zh) 切换模组和高电压相容输入/输出电路
CN1298107C (zh) 信号电平变换器
CN1574634A (zh) 可有效放大小振幅信号的振幅的电平转换电路
CN1771722A (zh) 固态摄像装置和摄像方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20030709

Termination date: 20091221