CN107104665A - 电平转换电路 - Google Patents

Abstract

本申请提供了一种电平转换电路，包括两个异步输出的第一级输出电路，两个所述第一级输出电路均连接至接地端、第一电压源、第二电压源和第三电压源，并分别连接至两个异步输入的输入信号源，每一所述第一级输出电路在其输入信号源输入高电平时输出接地端的电压值，在其输入信号源输入低电平时输出第三电压源的电压值；第二级输出电路，所述第二级输出电路连接至所述第三电压源和两个异步输出的第一级输出电路的输出端，以输出在负压输出电平和所述第二电压源的电压值翻转的输出电压。所述电平转换电路具有双击输出电路提高了低压设备和中压设备的稳定性。

Description

电平转换电路

技术领域

本申请涉及半导体制造领域，尤其涉及一种电平转换电路。

背景技术

非易失性存储器(Non Volatile Memory，NVM)需要很多种较高的泵偏置电压(higher pump bias)，包括正向电压和负向电压。泵偏置电压用于电路单元的编程或擦除等操作。

低压非易失性存储器(Lower Non Volatile Memory，Lower NVM)是一种灵活性更高的应用(more flexible process application)，低压非易失性存储器可以缩小所需的偏置电压(Bias)，其单元结构中不需要使用高压器件(例如其电压大于6V左右的器件)，只需要中压器件(例如其电压在3.3V左右的器件)。然而，这种情况可能成为高压偏置操作情况下击穿电压(Breakdown Voltage，BV)和氧化物击穿(GOI)的限制。

在现有技术中，当电压差大于7.5V时，电路通常没有问题。但是如果仅使用低电压或中等电压设备，在偏置电压条件下是违反设备规格则不能使用负向开关。

在现有技术中，通常电平移位电路输出高电平为1.5V，低电平为-6V，对于使用3.3V的器件来说，无法长时间承受7.5V的电压差，尤其会影响NMOS器件的稳定性。

发明内容

本申请为了解决提供一种具有双级输出电路的电平移位电路，其输出在两个负压之间翻转，其电压差可以支持在低电压或中等电压情况下的非易失性存储器件的编程操作，提高低压设备或中压设备的稳定性。

为解决上述技术问题，本申请一方面提供了一种电平转换电路，其特征在于，所述电平转换电路包括：

两个异步输出的第一级输出电路，两个所述第一级输出电路均连接至接地端、第一电压源、第二电压源和第三电压源，并分别连接至两个异步输入的输入信号源，每一所述第一级输出电路在其输入信号源输入高电平时输出接地端的电压值并在其输入信号源输入低电平时输出第三电压源的电压值；

第二级输出电路，所述第二级输出电路连接至所述第三电压源和两个异步输出的第一级输出电路的输出端，以输出负压输出电平值和所述第二电压源的电压值翻转的输出电压；

其中，所述第一电压源为正压电源，所述第二电压源和所述第三电压源为负压电源，且所述第二电压源的电压值低于所述第三电压源的电压值，所述负压输出电平值高于所述第三电压源并低于所述接地端的电压值。

进一步地，所述第一级输出电路包括：

第一上拉单元，连接至所述第一电压源和第一中间输出端，并通过第一反相器连接至所述输入信号源；

第一下拉单元，连接至所述第二电压源和所述第一中间输出端；

第二上拉单元，连接至所述第一电压源和第二中间输出端，并通过所述第一反相器和第二反相器的串联连接至所述输入信号源；

第二下拉单元，连接至所述第二电压源和所述第二中间输出端；

节点单元，连接至所述第一电压源、所述第二电压源、第一中间输出端、第二中间输出端、所述第一上拉单元和所述第一下拉单元之间、以及所述第二上拉单元和所述第二下拉单元之间，其中，所述第一上拉单元、所述第一下拉单元和所述节点单元配合，以使所述第一中间输出端在所述输入信号源为高电平时输出第一电压源的电压值并在所述输入信号源为低电平时输出第二电压源的电压值，所述第二上拉单元、所述第二下拉单元和所述节点单元配合，以使所述第二中间输出端在所述输入信号源为高电平时输出第二电源电压值并在所述输入信号源为低电平时输出第一电压源的电压值。

进一步地，所述第一上拉单元包括：

第一PMOS管、其栅极经所述第一反相器连接至所述输入信号源、源极和基底连接至所述第一电压源、漏极连接至所述第一中间输出端；

所述第二上拉单元包括：

第二PMOS管，其栅极经所述第一反相器及第二反相器连接至所述输入信号源、源极和基底连接至所述第一电压源、漏极连接至所述第二中间输出端；及

所述节点单元包括：

第三PMOS管，其源极和基底连接至所述第一电压源、漏极连接至所述第二中间输出端；

第四PMOS管，其源极和基底连接至所述第一电压源、漏极连接至所述第一中间输出端；

所述第一下拉单元包括：

所述第一NMOS管，其栅极连接至所述第三PMOS管的漏极和所述第四PMOS管的栅极，源极连接至所述第三PMOS管P3的栅极，漏极和基底连接至所述第二电压源；

所述第二下拉单元包括：

所述第二NMOS管，其栅极连接至所述第四PMOS管的漏极和所述第三PMOS管的栅极，源极连接至所述第四PMOS管P4的栅极，漏极和基底连接至所述第二电压源。

进一步地，所述第三PMOS管和所述第四PMOS管的尺寸小于所述第一PMOS管和所述第二PMOS管的尺寸。

进一步地，所述第一级输出电路还包括：

第三上拉单元，连接至接地端、所述第二中间输出端和所述第一级输出电路的输出端，并通过第三反相器连接至所述输入信号源；

第三下拉单元，连接至所述第一中间输出端和第三电压源和所述第一级输出电路的输出端，所述第三上拉单元和所述第三下拉单元配合，以使所述第一级输出电路在其输入信号源输入高电平时输出所述第三电压源的电压值并在其输入信号源输出接地端的电压值，在其输入信号源输入低电平时输出第三电压源的电压值，其中，所述第三电压源的电压高于所述第二电压源。

进一步地，所述第三上拉单元包括：

第三NMOS管，其栅极经所述第三反相器连接至所述输入信号源、源极接所述第一级输出电路的输出端、基底接所述第三电压源；及

第四NMOS管，其栅极接所述第二中间输出端、漏极和基底接所述接地端、源极接所述第三NMOS管的漏极、基底接所述第三电压源；

所述第三下拉单元包括：

第五NMOS管，其栅极接所述第一中间输出端、源极接所述第一级输出电路的输出端、漏极和基底接所述第三电压源。

进一步地，所述第二级输出电路包括：

晶体管二极管链电路，连接至所述第三电压源，所述晶体管二极管链电路将所述第三电压源转化为负压输出电平；

输出单元，连接至所述晶体管二极管链电路、两个异步输出的第一级输出电路的输出端和所述第二电压源。

进一步地，所述晶体管二极管链电路包括：

第一链和第二链，所述第一链和第二链分别包括串联连接的若干NMOS管。

进一步地，所述第一链包括：

第六NMOS管，其源极和栅极连接至所述第三电压源；

第七NMOS管，其源极和栅极均连接至所述第六NMOS管的漏极和基底；

第八NMOS管，其源极和栅极均连接至所述第七NMOS管的漏极；

第九NMOS管，其源极和栅极均连接至所述第八NMOS管的漏极和基底；

所述第二链包括：

第十NMOS管，其源极和栅极连接至所述第三电压源；

第十一NMOS管，其源极和栅极均连接至所述第十NMOS管的漏极和基底；

第十二NMOS管，其源极和栅极均连接至所述第十一NMOS管的漏极和基底；

第十三NMOS管，其源极和栅极均连接至所述第十二NMOS管的漏极。

进一步地，所述输出单元包括：

第十四NMOS管，其栅极接一个所述第一级输出电路的输出端、漏极接所述第九NMOS管的漏极；

第十五NMOS管，其漏极接所述第十四NMOS管的源极、源极和基底接所述第二电压源；

第十六NMOS管，其栅极接另一个所述第一级输出电路的输出端、漏极接所述第十三NMOS管的漏极、源极和基底接所述第十五NMOS管的栅极；

第十七NMOS管，其栅极接所述第十四NMOS管的源极、漏极接所述第十六NMOS管和所述第二级输出电路的输出端、基底和源极接所述第二电压源。

相比于现有技术，根据本申请实施例，所述电平转换电路具有双击输出电路，第一级输出电路的输出为接地端的电压值和第二电压源的电压值，第二级输出电路的输出为第三电压源的电压值和第二电压源的电压值，缩小了所述电平转换电路的翻转电压差，提高低压设备和中压设备的稳定性，结构简单，此外，所述第一级输出电路不依赖第一电压源。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1示出根据本申请优选实施例提供的一种电平转换电路的第一级输出电路中第一单元的结构示意图；

图2示出根据本申请优选实施例提供的包括图1所示第一单元的第一级输出电路的结构示意图；

图3示出根据本申请优选实施例提供的与图2所示第一级输出电路相异步的第一级输出电路的结构示意图；

图4示出根据本申请优选实施例提供的第二级输出电路的结构示意图；

图5示出根据本申请优选实施例提供的电平转换电路的输出信号示意图。

附图中相同或相似的附图标记代表相同或相似的部件。

具体实施方式

下面结合附图对本申请作进一步详细描述。

图1示出根据本申请优选实施例提供的一种电平转换电路中第一单元的结构示意图，图2示出根据本申请优选实施例提供的包括图1所示第一单元的第一级输出电路的结构示意图，图3示出根据本申请优选实施例提供的与图2所示第一级输出电路相异步的第一级输出电路的结构示意图；图4示出根据本申请优选实施例提供的第二级输出电路的结构示意图。

结合图1至图4，所述电平转换电路包括：两个异步输出的第一级输出电路100和100’，两个所述第一级输出电路100和100’均连接至接地端Vss、第一电压源VCC、第二电压源VNN和第三电压源Vm，并分别连接至两个异步输入的输入信号源Vin和Vin’，其中，第一个所述第一级输出电路100在其输入信号源Vin输入高电平时输出接地端Vss的电压值，并在其输入信号源Vin输入低电平时输出第三电压源Vm的电压值；第二个所述第一级输出电路100’在其输入信号源Vin’输入高电平时输出接地端Vss的电值，并在其输入信号源Vin’输入低电平时输出第三电压源Vm的电压值。

第二级输出电路200，所述第二级输出电路200连接至第三电压源Vm和两个异步输出的第一级输出电路100和100’的输出端OUT3和OUT3’，以输出负压输出电平(-2.8V～-4V，优选地-3.5V)和所述第二电压源的电压值(-5.5V～-6.5V，优选地-6V)翻转的输出电压。

其中，所述第一电压源VCC为正压电源，通常所述第一电压源的电压值为1.0V～2.0V，优选地为1.5V，所述第二电压源VNN和所述第三电压源Vm为负压电源，且所述第二电压源的电压值低于所述第三电压源的电压值，所述负压输出电平值高于所述第三电压源Vm并低于所述接地端Vss的电压值，所述第二电压源的电压值为-5.5V～-6.5V，优选地-6V，所述第三电压源的电压值为-2.8V～-4V，优选地-3.3V。

结合图2和图3，其中，两个所述输入信号源Vin和Vin’异步，即两个所述输入信号源所翻转的电压值相同，并相差半个周期。相应地，两个所述第一级输出电路的输出端OUT3和OUT3’输出异步，即翻转电压相同，并相差半个周期。

进一步地，所述第一级输出电路100包括第一单元101，所述第一单元101包括：

第一上拉单元，连接至所述第一电压源VCC和第一中间输出端OUT1，并通过第一反相器C1连接至所述输入信号源Vin；第一下拉单元，连接至所述第二电压源VNN和所述第一中间输出端OUT1；第二上拉单元，连接至所述第一电压源VCC和第二中间输出端OUT2，并通过所述第一反相器C1和第二反相器C2的串联连接至所述输入信号源Vin；第二下拉单元，连接至所述第二电压源VNN和所述第二中间输出端OUT2；节点单元，连接至所述第一电压源VCC、所述第二电压源VNN、第一中间输出端OUT1、第二中间输出端OUT2、所述第一上拉单元和所述第一下拉单元之间、以及所述第二上拉单元和所述第二下拉单元之间，其中，所述第一上拉单元、所述第一下拉单元和所述节点单元配合，以使所述第一中间输出端OUT1在所述输入信号源Vin为高电平时输出第一电压源VCC的电压值，并在所述输入信号源Vin为低电平时输出第二电压源VNN值，所述第二上拉单元、所述第二下拉单元和所述节点单元配合，以使所述第二中间输出端OUT2在所述输入信号源Vin为高电平时输出第二电压源VNN的电压值，并在所述输入信号源Vin为低电平时输出第一电压源VCC的电压值。

其中，所述第一上拉单元包括：第一PMOS管P1、其栅极经第一反相器C1连接至所述输入信号源Vin、源极和基底(即衬底)均连接至所述第一电压源VCC、漏极连接至所述第一中间输出端OUT1；

所述第二上拉单元包括：第二PMOS管P2，其栅极经第一反相器C1及第二反相器C2连接至所述输入信号源Vin、源极和基底连接至所述第一电压源VCC、漏极连接至所述第二中间输出端V2OUT2；及

所述节点单元包括：第三PMOS管P3及第四PMOS管P4，其中，所述第三PMOS管P3，其源极和基底均连接至所述第一电压源VCC、漏极连接至所述第二中间输出端OUT2；所述第四PMOS管P4，其源极和基底均连接至所述第一电压源VCC、漏极连接至所述第一中间输出端OUT1；

所述第一下拉单元包括：第一NMOS管N1，其栅极连接至所述第三PMOS管P3的漏极和所述第四PMOS管P4的栅极，源极连接至所述第三PMOS管P3的栅极，漏极和基底连接至所述第二电压源VNN；

所述第二下拉单元包括：第二NMOS管N2，其栅极连接至所述第四PMOS管P4的漏极和所述第三PMOS管P3的栅极，源极连接至所述第四PMOS管P4的栅极，漏极和基底连接至所述第二电压源VNN。

进一步地，所述第三PMOS管P3和所述第四PMOS管P4的尺寸小于所述第一PMOS管P1和所述第二PMOS管P2的尺寸。

以图2所示的第一级输出电路100为例，当输入信号源Vin为高电平时(例如1.5V)，经过第一反相器C1，所述第一PMOS管P1的栅极电压为低电压，则第一PMOS管P1开启，相应地，所述第一中间输出端OUT1输出第一电压源VCC的电压值(例如1.5V)，并且所述第二NMOS管N2的栅极电压值为高电平，所述第二NMOS管N2导通，则所述第二中间输出端OUT2输出第二电压源VNN的电压值(例如-6V)，当输入信号源Vin为低电平时(例如0V)，则经第一反相器C1和第二反相器C2，所述第二PMOS管P2栅极电压为低电压，则所述第二PMOS管P2开启，相应地所述第二中间输出端OUT2输出第二电压源VCC的值，所述第一NMOS管N1导通，则所述第一中间输出端OUT1输出第二电压源VNN的值(例如-6V)。

进一步地，所述第一级输出电路100还包括：第三上拉单元，连接至接地端Vss、第二中间输出端OUT2和所述第一级输出电路100的输出端OUT3，并通过第三反相器C3连接至所述输入信号源Vin；第三下拉单元，连接至所述第一中间输出端OUT1和第三电压源Vm和所述第一级输出电路100的输出端OUT3，所述第三上拉单元和所述第三下拉单元配合，以使所述第一级输出电路100在其输入信号源Vin输入高电平时输出接地端Vss的电压值，并在其输入信号源Vin输入出低电平时输出第三电压源Vm的电压值，其中，所述第三电压源Vm的电压高于所述第二电压源VNN。

进一步地，所述第三上拉单元包括：第三NMOS管N3及第四NMOS管N4。

其中，所述第三NMOS管N3，其栅极经所述第三反相器C3连接至所述输入信号源Vin、源极接所述第一级输出电路100的输出端OUT3、基底接所述第三电压源Vm；所述第四NMOS管N4，其栅极接所述第二中间输出端OUT2，漏极基底接所述接地端Vss，源极接所述第三NMOS管N3的漏极，基底接所述第三电压源Vm；

进一步的，所述第三下拉单元包括：第五NMOS管N5，其栅极接所述第一中间输出端OUT1、源极接所述第一级输出电路100的输出端OUT3、漏极和基底接所述第三电压源Vm。

所述第二级输出电路200包括：晶体管二极管链电路，连接至所述第三电压源Vm，所述晶体管二极管链电路将所述第三电压源Vm转化为负压输出电平；输出单元，连接至所述晶体管二极管链电路、两个异步输出的第一级输出电路100的输出端OUT3和OUT3’以及和所述第二电压源VNN端。

以图2所示的第一级输出电压电路100为例，当所述输入信息信号源Vin为高电平时，所述第一中间输出电压端OUT1的电压为高电压为高，则所述第五NMOS管N5导通，所述第一级输出电压电路100的输出端OUT3为所述第三电压源Vm的电压值(例如-3.3V)，当所述输入信号息源Vin为低电平时，所述第二中间输出端OUT2的电压为高电压，所述第四NMOS管N4导通，经所述第三反相器C3，所述第三NMOS管N3的栅极为高，则所述第三NMOS管N3导通，则所述第一级输出电压电路100的输出端OUT3为所述接地端Vss的值(例如0V)。

进一步地，结合图4，所述晶体管二极管链电路包括：第一链和第二链，所述第一链和第二链分别包括串联连接的若干NMOS管。

所述晶体管二极管链电路(Transistor Diode Chain)用于调节所述第三电压源Vm的电压值，例如所述第一链和第二链分别包括四个NMOS管时，则其输出电压约为3.5V，当所述第一链和第二链分别包括五个NMOS管时，则其输出电压约为2.7V，当所述第一链和第二链分别包括三个NMOS管时，则其输出电压约为4.2V。

进一步地，所述第一链包括：第六NMOS管N6，其源极和栅极连接至所述第三电压源Vm端；第七NMOS管N7，其源极和栅极均连接至所述第六NMOS管N6的漏极和基底；第八NMOS管N8，其源极和栅极均连接至所述第七NMOS管N7的漏极和基底；第九NMOS管N9，其源极和栅极均连接至所述第八NMOS管N8的漏极和基底；

所述第二链包括：第十NMOS管N10，其源极和栅极连接至所述第三电压源Vm端；第十一NMOS管N11，其源极和栅极均连接至所述第十NMOS管N10的漏极和基底；第十二NMOS管N12，其源极和栅极均连接至所述第十一NMOS管N11的漏极和基底；第十三NMOS管N13，其源极和栅极均连接至所述第十二NMOS管N12的漏极和基底。

进一步地，结合图4，所述输出单元包括：第十四NMOS管N14，其栅极接一个所述第一级输出电路100的输出端OUT3、漏极接所述第九NMOS管N9的漏极；第十五NMOS管N15，其漏极接所述第十四NMOS管N14的源极，源极和基底接所述第二电压源VNN端；第十六NMOS管N16，其栅极接另一个所述第一级输出电路100’的输出端OUT3’、漏极接所述第十三NMOS管N13的漏极，、源极和基底接所述第十五NMOS管的栅极；第十七NMOS管N17，其栅极接所述第十四NMOS管N14的源极、，漏极接所述第十六NMOS管N16的源极和所述电平转换电路第二级输出电路的输出端OUT4，基底和源极接所述第二电压源VNN。

两个异步输出(reverse condition)的第一级输出电路100和100’的输出端OUT3和OUT3’，当输出端OUT3高于OUT3’，则所述第十六NMOS管N16关闭，第十四NMOS管N14导通，第三电压源Vm经过所述晶体管二极管链电路(N6、N7、N8和N9)后的电压(Vm-3Vtn)传输到第十四NMOS管N14，则第十五NMOS管N15的漏极端开启第十七NMOS管N17，则第二电压源VNN通过所述第十七NMOS管N17，则所述第十七NMOS管N17的漏极为第二电压源的电压值，则第十五NMOS管N15关闭，所述第二级输出电路的输出端OUT4输出第二电压源VNN的电压值；反之当输出端OUT3低于OUT3’，则第二级输出电路的输出端OUT4输出经晶体管二极管链电路(N10、N11、N12和N13)的电压(Vm-3Vth)。

结合图5，在优选的实施例中，从第一级输出电路输入的输入信号Vin为0至1.5V的翻转电压，所述第一级输出电路的输出端OUT3输出-3.3至0V的翻转电压、第二级输出电路的输出端OUT4输出-6.0V至-3.5V的翻转电压。

相比于现有技术，根据本申请实施例，所述电平转换电路具有双击输出电路，第一级输出电路的输出为接地端的电压值和第二电压源的电压值，第二级输出电路的输出为负压输出电平值和第二电压源的电压值，缩小了所述电平转换电路的翻转电压差，提高低压设备和中压设备的稳定性，结构简单，此外，所述第一级输出电路不依赖第一电压源。

所述电平转换电路对于3.3V的中压设备，其GOI级别大幅降低到3V以下，从而能够可靠地受GOI效应影响(Middle device reliability canbe impacted for higher GOI effect)，且需变更的NVM单元的操作条件。对于低功耗供应设备(中压设备或低压设备)，所述电平转换电路有效提高其设备性能。例如对于-6V的偏置转到-3.3V，能够使编程和擦出操作提供给足够的时间，所有负高压路径应用本申请所述电平转换电路。

对于本领域技术人员而言，显然本申请不限于上述示范性实施例的细节，而且在不背离本申请的精神或基本特征的情况下，能够以其他的具体形式实现本申请。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本申请的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化涵括在本申请内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

Claims (10)

1.一种电平转换电路，其特征在于，所述电平转换电路包括：

两个异步输出的第一级输出电路，两个所述第一级输出电路均连接至接地端、第一电压源、第二电压源和第三电压源，并分别连接至两个异步输入的输入信号源，每一所述第一级输出电路在其输入信号源输入高电平时输出接地端的电压值，在其输入信号源输入低电平时输出第三电压源的电压值；

第二级输出电路，所述第二级输出电路连接至所述第三电压源和两个异步输出的第一级输出电路的输出端，以输出负压输出电平值和所述第二电压源的电压值翻转的输出电压；

其中，所述第一电压源为正压电源，所述第二电压源和所述第三电压源为负压电源，且所述第二电压源的电压值低于所述第三电压源的电压值，所述负压输出电平值高于所述第三电压源的电压值并低于所述接地端的电压值。

2.根据权利要求1所述的电平转换电路，其特征在于，所述第一级输出电路包括：

第一上拉单元，连接至所述第一电压源和第一中间输出端，并通过第一反相器连接至所述输入信号源；

第一下拉单元，连接至所述第二电压源和所述第一中间输出端；

第二上拉单元，连接至所述第一电压源和第二中间输出端，并通过所述第一反相器和第二反相器的串联连接至所述输入信号源；

第二下拉单元，连接至所述第二电压源和所述第二中间输出端；

节点单元，连接至所述第一电压源、所述第二电压源、第一中间输出端、第二中间输出端、所述第一上拉单元和所述第一下拉单元之间、以及所述第二上拉单元和所述第二下拉单元之间，其中，所述第一上拉单元、所述第一下拉单元和所述节点单元配合，以使所述第一中间输出端在所述输入信号源为高电平时输出第一电压源的电压值，在所述输入信号源为低电平时输出第二电压源的电压值，所述第二上拉单元、所述第二下拉单元和所述节点单元配合，以使所述第二中间输出端在所述输入信号源为高电平时输出第二电压源的电压值，并在所述输入信号源为低电平时输出第一电压源的电压值。

3.根据权利要求2所述的电平转换电路，其特征在于，

所述第一上拉单元包括：

第一PMOS管，其栅极经所述第一反相器连接至所述输入信号源，源极和基底连接至所述第一电压源，漏极连接至所述第一中间输出端；

所述第二上拉单元包括：

第二PMOS管，其栅极经所述第一反相器及第二反相器连接至所述输入信号源，源极和基底连接至所述第一电压源，漏极连接至所述第二中间输出端；

所述节点单元包括：

第三PMOS管，其源极和基底连接至所述第一电压源，漏极连接至所述第二中间输出端；

第四PMOS管，其源极和基底连接至所述第一电压源，漏极连接至所述第一中间输出端；

所述第一下拉单元包括：

第一NMOS管，其栅极连接至所述第三PMOS管的漏极和所述第四PMOS管的栅极，源极连接至所述第三PMOS管的栅极，漏极和基底连接至所述第二电压源；

所述第二下拉单元包括：

第二NMOS管，其栅极连接至所述第四PMOS管的漏极和所述第三PMOS管的栅极，源极连接至所述第四PMOS管的栅极，漏极和基底连接至所述第二电压源。

4.根据权利要求3所述的电平转换电路，其特征在于，所述第三PMOS管和所述第四PMOS管的尺寸小于所述第一PMOS管和所述第二PMOS管的尺寸。

5.根据权利要求2至4中任一项所述的电平转换电路，其特征在于，所述第一级输出电路还包括：

第三上拉单元，连接至接地端、所述第二中间输出端和所述第一级输出电路的输出端，并通过第三反相器连接至所述输入信号源；

第三下拉单元，连接至所述第一中间输出端和第三电压源和所述第一级输出电路的输出端，所述第三上拉单元和所述第三下拉单元配合，以使所述第一级输出电路在其输入信号源输入高电平时输出所述接地端的电压值，在其输入信号源输入低电平时输出第三电压源的电压值，其中，所述第三电压源的电压高于所述第二电压源。

6.根据权利要求5所述的电平转换电路，其特征在于，

所述第三上拉单元包括：

第三NMOS管，其栅极经所述第三反相器连接至所述输入信号源，源极接所述第一级输出电路的输出端，基底接所述第三电压源；

第四NMOS管，其栅极接所述第二中间输出端，漏极和基底接所述接地端，源极接所述第三NMOS管的漏极，基底接所述第三电压源；

所述第三下拉单元包括：

第五NMOS管，其栅极接所述第一中间输出端，源极接所述第一级输出电路的输出端，漏极和基底接所述第三电压源。

7.根据权利要求1所述的电平转换电路，其特征在于，所述第二级输出电路包括：

晶体管二极管链电路，连接至所述第三电压源，所述晶体管二极管链电路将所述第三电压源转化为负压输出电平；

输出单元，连接至所述晶体管二极管链电路、两个异步输出的第一级输出电路的输出端和所述第二电压源。

8.根据权利要求7所述的电平转换电路，其特征在于，所述晶体管二极管链电路包括：

第一链和第二链，所述第一链和第二链分别包括串联连接的若干NMOS管。

9.根据权利要求8所述的电平转换电路，其特征在于，所述第一链包括：

第六NMOS管，其源极和栅极连接至所述第三电压源；

第七NMOS管，其源极和栅极均连接至所述第六NMOS管的漏极和基底；

第八NMOS管，其源极和栅极均连接至所述第七NMOS管的漏极；

第九NMOS管，其源极和栅极均连接至所述第八NMOS管的漏极和基底；

所述第二链包括：

第十NMOS管，其源极和栅极连接至所述第三电压源；

第十一NMOS管，其源极和栅极均连接至所述第十NMOS管的漏极和基底；

第十二NMOS管，其源极和栅极均连接至所述第十一NMOS管的漏极和基底；

第十三NMOS管，其源极和栅极均连接至所述第十二NMOS管的漏极。

10.根据权利要求9所述的电平转换电路，其特征在于，所述输出单元包括：

第十四NMOS管，其栅极接一个所述第一级输出电路的输出端，漏极接所述第九NMOS管的漏极；

第十五NMOS管，其漏极接所述第十四NMOS管的源极，源极和基底接所述第二电压源；

第十六NMOS管，其栅极接另一个所述第一级输出电路的输出端，漏极接所述第十三NMOS管的漏极，源极和基底接所述第十五NMOS管的栅极；

第十七NMOS管，其栅极接所述第十四NMOS管的源极，漏极接所述第十六NMOS管和所述第二级输出电路的输出端，基底和源极接所述第二电压源。