CN1215454C - 工作电路及使用该工作电路的液晶显示板的内置驱动电路 - Google Patents

Abstract

工作电路设置有第一闩锁电路和第二闩锁电路，前者锁存存在时滞的正相和反相时钟信号中的一方，后者锁存另一方，并输出到移位寄存器。所述第一和第二闩锁电路用所述正相和反相两个时钟信号成为反极性的定时来进行锁存动作。这样，就能够防止由驱动移位寄存器的正相和反相两个时钟信号的时滞所引起的故障现象的发生，从而能够实现可进行没有误动作的稳定的电路动作的工作电路及适用该电路的液晶显示板的内置驱动电路。

Description

工作电路及使用该工作电路的 液晶显示板的内置驱动电路

技术领域

本发明涉及由多晶硅半导体层构成并具有用正相和反相两个时钟信号进行规定动作的逻辑电路的工作电路，特别涉及具有用正相和反相两个时钟信号对启动输入信号进行时间移动的移位寄存器(例如：传输门型移位寄存器)的工作电路。

本发明涉及使用上述电路的液晶显示板的内置驱动电路。

背景技术

在矩阵显示板上显示图象的驱动电路提高显示板的清晰度和增大画面尺寸的同时，还必需要有更高速的动作。因此，一般的驱动电路部分都是由高速单晶硅LSI制成，并外接到显示板上。

图25是表示一般的显示板的驱动电路的构成的电路图。在图25上，41是外部定时电路，42是扫描侧驱动电路，43是图象信号侧驱动电路，44是矩阵显示板。扫描侧驱动电路42由移位寄存器和缓冲存储器构成，图象信号侧驱动电路43在图象信号源是模拟的还是数字的两种情况下是不同的，在前者的情况下，由移位寄存器、缓冲存储器和模拟开关构成，在后者的情况下，如图25所示，由移位寄存器、闩锁器和D/A变换器构成。作为电路动作，外部定时电路41对包含在扫描侧驱动电路42和图象信号侧驱动电路43内的移位寄存器供给启动信号和时钟信号，这两个驱动电路选择显示板上的任意位置的象素，并使象素晶体管处于导通状态，然后按顺序写入图象信号。这时，外部定时电路41对各驱动电路42、43供给单相的时钟信号，由内部倒相器50、51生成反相时钟信号。

对此，提出了一种可以使用多晶硅薄膜晶体管在同一个基板上形成显示部和驱动电路的显示板的方案，如图26所示，该显示板的构成是把扫描侧驱动电路46和图象信号侧驱动电路47装在显示板49内部，直接把外部定时电路45的输出信号输入到显示板49中。作为这样的内置驱动电路的动作，与单晶硅构成的驱动电路基本上是相同的，选择显示部48的任意象素，并使象素晶体管处于导通状态，然后按顺序写入图象信号。但是，就对驱动电路的输入信号而言，由于多晶硅的高速性比单晶硅还差，所以，其现状是输入正相和反相两个时钟信号，而不是单相时钟信号。其原因是，由单晶硅构成的驱动电路42、43从外部输入单相时钟信号，再用内部倒相器50、51进行逻辑反转，生成反相时钟信号时的延迟时间非常小，所以所生成的正相和反相两个时钟信号之间的相位差(以下称为“时滞”)不太成问题。对于此，使用多晶硅，由于倒相器的延迟时间比单晶硅更大，所以用内部倒相器从单相的输入时钟信号生成正相和反相两个时钟信号时，引起时钟信号间产生的时滞就有可能使驱动电路误动作。换言之，在构成驱动电路的移位寄存器中，如果被输入的正相和反相两个时钟信号间的时滞大，移位寄存器的各级就不能锁存来自前级的输入信号，引起从移位寄存器不输出正常地进行了时间移动的信号的现象(以下称为「故障现象」或「发生故障」)，因此，驱动电路就会发生误动作。所以，原来在由多晶硅半导体层构成的驱动电路中，直接从外部定时电路供给时滞小的正相和反相两个时钟信号来使驱动电路动作。

但是，在上述的现有内置驱动电路中，由于外部电路供给正相和反相两个时钟信号，所以，扫描侧和图象信号侧各自必需两条时钟信号线，作为一个整体必须外连4条时钟信号线，连接作业十分麻烦。

在由多晶硅半导体层构成的内置驱动电路中，因为薄膜晶体管的特性比单晶硅晶体管差得多，所以，必须设定比使用单晶硅的MOSFET集成电路更高的电源电压。因此，在该内置驱动电路中，在输入来自用单晶硅构成的外部电路(MOSFET集成电路)的输出信号时，就必须进行相当于电源电压差的信号电平变换，这就要设置电平漂移电路100。但是，电平漂移电路100是由多晶硅构成的薄膜晶体管制成的，所以，在没有时钟时滞的两相时钟信号通过电平漂移电路100时，就会存在时钟时滞。这样，即使在输入两相时钟信号的情况下，与输入单相时钟信号的情况一样，也会产生故障现象，而得不到移位寄存器的稳定的电路动作。

另外，为了使液晶显示板小型化和薄型化，虽然考虑内置定时电路，但是，如果发生上述时钟时滞引起的故障现象，就不能实现内置定时电路。

这样的课题不只是限于液晶显示板的驱动电路，涉及具有由多晶硅半导体构成并用正相和反相两个时钟信号对启动输入信号进行时间移动的移位寄存器的工作电路都适用。

发明内容

为了解决上述课题，本发明的目的是提供一种工作电路及使用该工作电路的液晶显示板的内置驱动电路，这种工作电路能够防止发生由驱动移位寄存器的正相和反相两路时钟信号的时滞引起的故障现象，并能够进行没有误动作的稳定的电路动作。

(1)为实现上述目的，第一组发明的解决方案的特征是设置有时钟时滞降低装置，该时钟时滞降低装置输入存在时钟时滞的正相和反相两个时钟信号，并把不存在时钟时滞的正相和反相两个时钟信号输出到移位寄存器。作为时钟时滞降低装置的具体构成，在由单相时钟输入信号生成正相时钟信号和反相时钟信号时，构成为(a)第一及第二闩锁电路的锁存动作、(b)第一及第二多级倒相器电路的晶体管尺寸的最合适化、(c)把延迟电路插入到反相时钟信号线一侧、(d)移位寄存器的各级或多个级设置倒相器的(a)～(d)的某一种，用来降低正相时钟信号与反相时钟信号的时滞，从而能实现移位寄存器的稳定动作。本发明并不仅仅限定于移位寄存器，凡输入正相时钟信号和反相时钟信号进行规定动作的所有逻辑电路都能适用。

这里，所谓时滞是指正相时钟信号与反相时钟信号的相位差。

按照上述(a)的构成的发明产生如下作用，即：输入存在时钟时滞的正相和反相时钟信号的第一和第二闩锁电路用使所述正相和反相两个时钟信号成为反极性的定时进行锁存动作。第一和第二闩锁电路把锁存的信号分别供给移位寄存器作为时钟信号，这样就把不存在时滞的正相和反相的两个时钟信号供给到移位寄存器。

按照上述(b)的构成的发明产生如下作用，即：在第一及第二多级倒相器电路中把各倒相器之间的晶体管尺寸设为一定时，关于多级倒相器电路的连接级数，存在有多级倒相器的延迟时间为最小的奇数级和偶数级的组合。因此，把第一及第二多级倒相器电路的各倒相器的级数设定为上述最小的奇数级和偶数级的组合。这样，如果把单相时钟信号分别输入到第一及第二多级倒相器电路，就能从第一及第二多级倒相器电路得到几乎没有时滞的相和反相时钟信号。

按照上述(c)的构成的发明产生如下作用，即：倒相器反转单相时钟输入信号，并生成反相时钟信号。另一方面，经延迟电路输出单相输入信号作为正相时钟信号，这时，仅仅延迟预定的延迟时间，使之与前述的反相时钟信号几乎没有时滞。因此，延迟电路的输出即正相时钟信号和前述倒相器的输出即反相时钟信号之间几乎不存在时滞，这样，就能够把几乎不存在时滞的正相和反相两个时钟信号供给移位寄存器。

按照上述(d)的构成的发明产生如下作用，即：移位寄存器每一级至每多级分别设置倒相器，并由正相和反相两个时钟信号中的一个时钟信号形成其它的时钟信号，这时，在正相和反相两个时钟信号之间产生等于前述倒相器延迟时间的时滞，但是，由于加在时钟信号线上的负荷小到移位寄存器的一级至多级负荷，所以能够把前述的延迟时间即时钟时滞抑制到最小限度。

(2)第二组发明的解决方案的特征是移位寄存器本身设置有增大移位寄存器容许的最大时钟时滞的装置。作为增大最大容许时钟时滞的装置的具体构成，作成如下(a)～(c)的任何一种。(a)增大由第一开关装置的接通电阻和前述第二倒相器的输入电容规定的时间常数、(b)增大临界电压的有效值、(c)在移位寄存器各级之间设置延迟电路。(a)～(c)的任何一种构成都增大移位寄存器的各级(第一级除外，因为该级不发生时钟时滞引起的故障现象)内的最大容许时钟时滞，从而能防止故障现象的发生，并实现移位寄存器的稳定动作。此外，本发明并不仅仅限定于移位寄存器，凡输入正相时钟信号和反相时钟信号进行规定动作的所有逻辑电路都能适用。

按照上述(a)的构成的发明产生如下作用，即：增大第一开关装置的接通电阻和前述第二倒相器的输入电容规定的时间常数时，第二倒相器的输入电位的上升速度就减缓，这就意味着移位寄存器各级的最大容许时钟时滞变大，因此，在时滞期间内第二倒相器的输入电压达不到第二倒相器的临界电压，这样就能防止故障现象的发生。这里，所谓最大容许时钟时滞是指第二倒相器的输入电位到达第二倒相器的临界电压的期间。

按照上述(b)的构成的发明产生如下作用，即：即使第二倒相器的输入电位上升，由于第二倒相器的临界电压的有效值大，所以在时滞期间内达不到该临界电压，这样就能够防止故障现象的发生。

按照上述(c)的构成的发明产生如下作用，即：通过在移位寄存器的各级之间设置延迟电路，即使第二倒相器的输入电位上升，由于输入电位变化开始的定时晚，所以在时滞期间内达不到该临界电压，这样就能够防止故障现象的发生。

(3)如果把上述(1)，(2)的解决方案适用于图象信号侧驱动电路、扫描侧驱动电路，也能够实现没有正相和反相时钟信号内的时滞所引起的误动作的高可靠性的液晶显示板的内置驱动电路。当然，本发明不仅仅适用液晶显示板的内置驱动电路，也能够适用于所有多晶硅半导体层构成的工作电路。

(4)上述本发明的作用和效果归纳如下：

多晶硅半导体层构成的工作电路以及使用该工作电路的液晶显示板的内置驱动电路中，由于防止了驱动移位寄存器的正相和反相两个时钟信号的时滞所引起的故障现象，所以能够实现没有误动作的稳定的电路动作。这样，因为可以从外部定时电路仅输入单相时钟信号，所以能够减少与外部电路的接线条数。而且，由于防止了时钟时滞所引起的故障现象，所以能够内置上述定时电路。因此，能够实现设置了工作电路的装置或液晶显示板的小型化和薄型化。

对于本发明的各个部分，分别实现如下的效果。

①第一组发明的效果

(a)对于多晶硅半导体层构成的液晶显示板的内置驱动电路，由于降低了输入单相时钟后在内部生成正相和反相两个时钟信号时的时滞，所以即使在最大容许时钟时滞小的移位寄存器中也能够实现稳定的动作。

(b)单相化(输入单相时钟信号，生成正相和反相两个时钟信号)不仅能够减少外部定时电路和显示板的接线条数，而且与原来的单晶硅LSI的外部定时电路具有互换性。

(c)由特定信号锁存时钟信号的构成能够适用于扫描侧移位寄存器的低速时钟，所以，即使不重新设置锁存脉冲信号，因为可以利用图象信号侧移位寄存器的输入信号，附加简单的电路就能够实现这种构成。

(d)使用多级倒相器的构成，因其电路结构简单，故不仅容易实现单相化，而且对图象信号侧的高速时钟也能够适用，从而扩宽了应用范围。

(e)由移位寄存器各级的每级到多级设置的倒相器形成反向时钟信号的构成除了能够单相化之外，不仅附加简单的电路就能实现该构成，而且对图象信号侧的高速时钟也能够适用，从而扩宽了应用范围。

②第二组发明的效果

(a)增大时间常数意味着增大驱动电路本身容许的输入时钟的时滞(最大容许时钟时滞)，因此，即使时钟时滞大到某种程度，也能够保证稳定的动作，所以可提高内置了这种驱动电路的液晶显示板的品质。

另外，因为增大时间常数能够容易地通过晶体管大小的设计来实现，所以容易控制最大容许时钟时滞。

(b)除了上述第二组发明的效果之外，增大第二倒相器的临界电压的有效值的构成还能够适合于近年来的驱动电路要求把晶体管的临界电压作得更小的要求。

(c)除了上述第二组发明的效果之外，在移位寄存器的各级之间插入延迟电路的构成，由于可以仅仅插入使最大时钟时滞增大的延迟电路，所以，其最大容许时钟时滞的可控制性高，而且其设计自由度也大。

附图说明

图1是典型的传输门型移位寄存器的构成图。

图2是传输门构成图。

图3是图1的构成的晶体管中时钟信号A、B之间不存在时滞时的时序图。

图4是图1的晶体管中时钟信号A、B之间存在时滞时的时序图。

图5是说明由时滞引起的故障现象的发生的波形图。

图6是按照实施例1的内置驱动电路的整体构成图。

图7是按照实施例1的扫描侧驱动电路的具体构成电路图。

图8是按照实施例1的扫描侧驱动电路的时滞降低动作的时序图。

图9是按照实施例2的内置驱动电路的整体构成图。

图10是按照实施例2的扫描侧驱动电路的时滞降低动作的时序图。

图11是锁存脉冲信号的锁存定时的说明图。

图12是用来得到输出信号Qn的延迟的其他构成图。

图13是按照实旋例3的驱动电路的主要构成的电路图。

图14是多级倒相器电路中的晶体管尺寸的增大率k与多级倒相器电路的输入输出延迟时间的关系图。

图15是按照实施例4的驱动电路的主要构成的电路图。

图16是按照实施例5的驱动电路的主要构成的电路图。

图17是倒相器的充放电动作的说明图。

图18是按照实施例5的驱动电路的其他变形例的图。

图19是按照实施例6的驱动电路的构成的主要部分电路图。

图20是按照实施例6的驱动电路的时滞期间内的动作波形图。

图21是按照实施例7的驱动电路的主要构成的电路图。

图22是按照实施例7的驱动电路的时滞期间内的动作波形图。

图23是按照实施例8的驱动电路的主要构成的电路图。

图24是按照实施例8的驱动电路的时滞期间内的动作波形图。

图25是现有技术例的驱动电路的整体构成图。

图26是现有技术例的驱动电路的整体构成图。

图27是现有技术例的驱动电路的主要构成的电路图。

具体实施方式

为了容易理解本发明的具体内容，在说明实施例之前，首先详细描述本发明所要解决的由于时钟时滞引起的故障现象。图1是典型的传输门型移位寄存器的构成图，在图1中，为说明方便，仅仅绘出了第一级和第二级。移位寄存器的第一级由倒相器58，59，60和传输门56，57构成。移位寄存器的第二级由倒相器51，53，54和传输门52，55构成。第一级的输入是启动信号，其后，前级的输出成为下一级的输入。在各级中，正相和反相两个时钟信号A，B控制传输门56，57；52，55的通/断。在从第一级数起的奇数级中，传输门56的P沟道晶体管连接到时钟信号A，N沟道晶体管连接到时钟信号B，传输门57的P沟道晶体管连接到时钟信号B，N沟道晶体管连接到时钟信号A，在从第一级数起的偶数级中，与时钟信号A和时钟信号B的连接关系与奇数级相反。因此，各级的传输门56和57的一方的传输门处于ON状态时，另一方的传输门成为OFF状态，时钟信号A和B使ON/OFF状态交替重复。以下来说明这样构成的移位寄存器中时钟信号A，B间不存在时滞的情况下的动作以及存在时滞情况下的动作。

另外，在这里，参照图2来说明相对传输门输入的输出逻辑状态。图2中，Vi是输入信号、Vo是输出信号、CK1、CK2是相互反极性的控制信号(时钟信号)。例如：在时钟信号CK1是L电平，时钟信号CK2是H电平的情况下，如表1所示，传输门处于ON状态。因此，输入信号Vi通过传输门，照样成为输出信号Vo。即：如表1所示，输入信号Vi为L电平时，输出信号Vo成为L电平，输入信号Vi为H电平时，输出信号Vo也为H电平。

表1

输入信号Vi	时钟信号CK1	时钟信号CK2	状态	输出信号Vo
					L	L	H	ON	L
L	H	L	OFF	Vo′
					H	L	H	ON	H
H	H	L	OFF	Vo′

另一方面，在时钟信号CK1为H电平，时钟信号CK2是L电平的情况下，如表1所示，传输门是OFF状态。因此，输出信号Vo是如表1所示的成为OFF前的原样输出信号Vo′。

以下，以这样的传输门的逻辑状态为前提，来说明时钟信号A，B之间不存在时滞和存在时滞的情况下的各种动作。

(1)时钟信号A，B之间不存在时滞的情况

如图3(a)，(b)所示，在时钟信号A，B之间不存在时滞的情况下，假定为输入了启动信号S的情况。时钟信号A为H电平时，如图3(c)所示的启动信号从L电平向H电平变化，时钟信号B为L电平时，该启动信号从H电平向L电平变化。一旦把这样的启动输入信号输入到倒相器58，由于传输门56ON时传输门57OFF，所以输入信号照样输出到输出端a1。因为一旦传输门56变为OFF，传输门57就ON，所以此前输出的信号就被保持(锁存)在由倒相器59，60、传输门57构成的闭合电路内。在第二级的传输门52成为ON的瞬间，被锁存的信号就被取入到第二级中。这里，因为时钟信号A，B之间不存在时滞，所以，在第二级中进行与上述第一级同样的动作。这样，如图3(d)，(e)所示，从输出端a1输出仅仅移动了时钟信号的1/2周期大小时间的信号。而且，第三级以后都进行与上述第二级同样的动作。结果，就从移位寄存器各级按顺序输出只移动了时钟信号的1/2周期大小时间的信号。因此，在时钟信号A，B之间不存在时滞的情况下，移位寄存器能够正常动作。

(2)时钟信号A，B之间存在时滞的情况

如图4(a)，(b)所示，假定为在时钟信号A，B之间存在时滞的情况。

在时钟信号A为H电平且时钟信号B为L电平时，启动信号S的变化情况与上述(1)的情况一样(参照图4(c))。

(1)第一级的工作

在两个时钟信号A，B同时成为L电平的时滞期间Ts(时间t1到时间t2期间)，传输门56，57构成的P沟道晶体管同时为ON状态，N沟道晶体管同时为OFF状态，但是，传输门56的输入节点E照样是L电平不变化。因此，输出节点F照样是H电平。而且，在经过时滞期间Ts的时间t2，因为传输门56完全开通，而传输门57完全关闭，所以，节点F变化为L电平，从而成为数据取入状态。

在两个时钟信号A，B同时成为H电平的时滞期间Ts(时间t3到时间t4期间)，传输门56，57构成的P沟道晶体管同时为OFF状态，N沟道晶体管同时为ON状态，但是，传输门56的输入节点E照样是L电平。因此，输出节点F照样是L电平。而且，在经过时滞期间Ts的时间t4，因为传输门56完全关闭，而传输门57完全开通，所以，节点F为照样L电平，从而成为数据保持状态。

在两个时钟信号A，B同时成为H电平的时滞期间Ts(时间t5到时间t6期间)，传输门56，57构成的P沟道晶体管同时为ON状态，N沟道晶体管同时为OFF状态，但是，传输门56的输入节点E照样是H电平不变化。因此，在时间t5，输出节点F变化为H电平。这样，由于把启动信号的相位延迟一定时间的信号作为第一级的输出来输出去，所以即使存在时滞，也能正常进行电路动作。

(2)第二级的工作

在时间t1到时间t2之间的时滞期间Ts以及时间t3到时间t6之间的时滞期间Ts内电路动作正常进行。但是，时间t5到时间t6的之间的时滞期间Ts内就发生了时滞所引起的误动作。以下，详细描述该期间的动作。在该期间Ts内，两个时钟信号A，B同时成为L电平。因此，在该时滞期间TS内，构成传输门52，55的P沟道晶体管同时成为ON状态，N沟道晶体管同时成为OFF状态。这时，传输门52的输入节点C从L电平向H电平变化，所以，传输门52使输出节点D从L电平反转到H电平。另一方面，虽然传输门55把节点D保持在L电平，但是，由于传输门55的N沟道晶体管还未成为ON状态，所以保持不住。因此，如图5所示，在时滞期间Ts内节点D的电位继续上升，节点D的电位上升的速度由传输门52的ON电流和倒相器53的栅电容来决定。

这里，如图5所示，在时滞期间Ts比节点D的电位达到倒相器53的临界电压Vt的时间Tth还大的情况下(Ts＞Tth)，在时滞期间Ts内，节点D反转为L电平，发生故障(参照图4(i))。这里，在正常动作时，如图4(i)的点划线n所示，在时间t7之前是L电平，在时间t7从L电平变化到H电平。这样，在Ts＞Tth的情况下，在时间t7以前就成为H电平，移位寄存器发生误动作。

另外，如图5(b)所示，在时滞期间Ts比Tth小的情况下(Ts＜Tth)，成为反转前的保持状态，从而正常动作。在由通常的单晶硅构成的晶体管的情况下，由于时滞期间非常小，所以，相当于图5(b)表示的情况，不会发生电路动作上的什么问题。这里，图5的Tth表示移位寄存器容许的最大时钟时滞。由于故障现象发生在移位寄存器的各级的输入信号变化为时滞期间的情况下，所以在移位寄存器的第一级不发生故障现象，故障现象是在第二级以后发生的现象。

在用多晶硅半导体形成驱动电路而使移位寄存器的输入时钟信号单相化的情况下，由于用来生成反相时钟信号的倒相器的延迟时间而发生大约数十ns的时钟时滞，上述的故障现象就不能保证使移位寄存器稳定地动作。

这里，关于移位寄存器容许的最大时钟时滞，发明人发现在对图象信号侧和扫描侧移位寄存器进行完全相同的设计的情况下，即使对于低速动作的扫描侧移位寄存器同样也要求高速动作的图象侧移位寄存器所要求的时钟时滞条件。按照发明人的测定，在移动速度约70cm/V·sec、临界电压约2.5V的晶体管构成的传输门型移位寄存器中，动作频率1MHz、驱动电压15V时，最大容许时钟时滞约为60ns，即使在10kHz下，最大容许时钟时滞同样也是60ns。即：在通常以15.75kHz动作的扫描侧移位寄存器中，即使一个扫描周期的1/635的时滞也会使移位寄存器发生故障。迄今为止，特别是关于扫描侧，还没有充分认识到时钟时滞条件的苛刻，因此，不仅在图象信号侧，即使在扫描侧也必须防止故障现象的发生。

如果考虑到上述故障现象的发生机理，作为移位寄存器的误动作的防止对策，可以从如下两方面来解决问题，即：(1)尽量降低时钟时滞。(2)增大移位寄存器自身容许的最大时钟时滞(最大容许时钟时滞)。

因此，本发明人完成了与上述(1)的对策有关的第一组发明以及与上述(2)的对策有关的第二组发明。

以下来说明第一组发明和第二组发明的具体内容。

                         [第一组发明]

第一组发明是通过降低输入到移位寄存器的时钟信号的时滞来防止故障现象发生的发明。以下，把实施例1～实施例5表示为具体例来说明。

(实施例1)

图6是按照本发明的液晶显示板的内置驱动电路的整体构成图，图7是扫描侧驱动电路的具体构成的电路图，图8是用来说明扫描侧驱动电路的时滞降低动作的时序图。按照本发明的液晶显示板8是有源矩阵型液晶显示板8。驱动液晶显示部1的内置驱动电路具有使来自外部定时电路7的时钟信号等的各种控制信号升压的电平变换电路9、把扫描脉冲按顺序输出到扫描线GL1，GL2，…的扫描侧驱动电路5、把图象信号输出到源极线SL1，SL2，…的图象信号侧驱动电路6。电平变换电路9、扫描侧驱动电路5和图象信号侧驱动电路6都是由多晶硅半导体层构成的。即电平提升电路9、扫描侧驱动电路5和图象信号侧驱动电路6是由形成在液晶显示板8的阵列基板上形成的多晶硅半导体层构成。外部定时电路7的电源电压为大约2～5V，内置驱动电路的电源电压为大约12～15V，因此，必须变换来自外部定时电路7的时钟信号等的各种控制信号的电平，为此而设置有前述的电平变换电路9。

如图7所示，前述扫描侧驱动电路5具有扫描侧移位寄存器10和缓冲存储器11。如图7所示，前述图象信号侧驱动电路6具有图象信号侧移位寄存器12、缓冲存储器13和模拟开关14…。前述移位寄存器10，12的构成与图1所示的传输门型移位寄存器是同样的构成，移位寄存器的基本动作也与图1所示的移位寄存器一样。

前述外部定时电路7把扫描侧启动信号SV和扫描侧时钟CV作为定时信号送到扫描侧驱动电路5，图象信号侧启动信号SH和图象信号侧时钟信号CH1，CH2(时钟信号CH1，CH2反极性)送到图象信号侧驱动电路6。即：仅把单相时钟信号(扫描侧时钟CV)输入到扫描侧驱动电路5，而把正相和反相两个时钟信号CH1，CH2输入到图象信号侧驱动电路6。来自外部定时电路7的时钟信号CH1，CH2是由外部定时电路7生成的，所以虽然不存在时滞，通过电平变换电路9也发生时钟时滞。因此，与后述的扫描侧驱动电路5一样，图象信号侧驱动电路6也设置闩锁电路，用来自外部的锁存信号的供给降低时钟时滞。

图7表示了前述扫描侧驱动电路5的具体构成。在图7中，15a和15b是奇数级互不相同的多级倒相器电路，16a是第一闩锁电路，16b是第二闩锁电路，17a和17b是缓冲存储器。图象信号侧时钟信号CH2被作为锁存脉冲信号输入到前述第一闩锁电路16a和第二闩锁电路16b。当然，图象信号侧时钟信号CH1可以用作锁存脉冲信号。

然后来说明上述构成的扫描侧驱动电路5的动作，特别是有关降低时钟时滞的动作。从外部定时电路7供给的单相输入时钟信号CV被分别输入到多级倒相器电路15a和15b，从多级倒相器电路15a输出如图8(b)所示的时钟信号CV1，从多级倒相器电路15b输出如图8(c)所示的把时钟信号CV1反转了的时钟信号CV2。这样，就由多级倒相器电路15a和15b得到了正相和反相两个时钟信号CV1a，CV2。可是，在时钟信号CV1和时钟信号CV2之间产生仅有多级倒相器电路15a和15b中的延迟时间差大小的时钟时滞T(参照图8(c))。在本实施例中，时滞T比图象信号侧时钟信号CH2的周期还小。

另一方面，闩锁电路16a，16b在作为锁存脉冲信号的图象侧时钟信号CH2的下降沿锁存输入信号，一直保持到时钟信号CH2的下一个下降沿更新保持数据为止。另外，闩锁电路16a、16b也可以在时钟信号CH2的上升沿锁存输入信号。

参照图8的时序图来说明动作，在时间t1即使时钟信号CV1成为H电平，因为在该时间t1时钟信号CH2原样保持H电平，并不变化，所以，闩锁电路16a的输出信号CV1a仍像图8(d)所示的那样，照样为L电平。同样，在时间t2即使时钟信号CV2成为L电平，闩锁电路16b的输出信号CV2a仍像图8(e)所示的那样，照样为H电平。并且，一旦时钟信号CH2在时间t3从H电平跌落到L电平，第一闩锁电路16a就把时钟信号CV1锁存起来。因此，如图8(d)所示，在该时间t3，输出时钟信号CV1a从L电平变化为H电平。另一方面，在该时间t3，闩锁电路16b把时钟信号CV2锁存起来。在该时间t3，因为时钟信号CV2是L电平，所以输出时钟信号CV2a从H电平变化为L电平。同样，在时间t3以后，在时钟信号CH2的下降沿时，闩锁电路16a、16b分别锁存时钟信号CV1、CV2。但是，时间t3以后，时钟信号CV1仍然是H电平，时钟信号CV2仍然是L电平，所以，输出时钟信号CV1a仍是H电平，输出时钟信号CV2a仍L电平。在时间t5，一旦时钟信号CH2跌落下来，第一闩锁电路16a就把这时的时钟信号CV1(L电平)锁存起来，输出时钟信号CV1a从H电平变化为L电平。在时间t5，一旦时钟信号CH2跌落下来，第二闩锁电路16b就把这时的时钟信号CV2(H电平)锁存起来，输出时钟信号CV2a从L电平变化为H电平。这样，就能够经缓冲存储器17a、17b把没有时滞T的正相和反相两个时钟信号CV1a、CV2a通过缓冲存储器17a、17b提供给扫描侧移位寄存器10。因此，就能够防止由时钟时滞所引起的故障现象的发生。

在上述的例子中，图象信号侧驱动电路6从外部定时电路7输入没有时滞的正相和反相两个时钟信号CH1、CH2，但是本发明并不局限于此，也可以把图象信号侧驱动电路6用于后述的实施例3～实施例8所示的任何一种驱动电路，这样，与扫描侧驱动电路一样，即使图象信号侧驱动电路中仅输入单相时钟信号，也能够防止时钟时滞所引起的故障现象，从而使没有误动作的电路动作成为可能。

(实施例2)

图9是按照实施例2的驱动电路的整体构成图，图10是其时序图。在该实施例2中，扫描侧驱动电路5是内置在液晶显示板的内置电路，但是，图象信号侧驱动电路6A是由单晶硅形成的外装电路。这样，在大画面的液晶显示板的情况下，要高的晶体管性能，所以，把图象信号侧驱动电路6A作成为外装电路就是因为必须用多晶硅形成图象信号侧驱动电路的缘故。因此，在该实施例2中，图象信号侧时钟信号的周期相对于实施例1的情况下是极小的，所以，正相和反相两个时钟信号CV1、CV2的时滞周期就比图象信号侧时钟信号CH的周期还大。因此，如实施例1那样，不能把图象信号侧时钟信号CH用作锁存脉冲信号。所以，在本实施例2中，使用周期大的启动信号SH作为锁存脉冲信号。

具体地说，为了在使时钟信号CV1、CV2成为互逆逻辑关系的适当的定时来进行锁存，使用把图象信号侧移位寄存器12的启动信号SH进行时间移动到适当位置的输出信号Qn作为锁存脉冲信号。因为输出信号Qn的周期是一个扫描周期，所以，如图10所示，即使对于时钟信号CV1和时钟信号CV2内发生的大到某种程度的时滞来说，也能够按适当的定时进行锁存。输出信号Qn力图调整锁存的定时，以便延迟电路20使图象信号侧移位寄存器的最末级的输出信号Sn延迟，并能够在消隐期间内进行锁存。

下面参照图10来说明降低时滞的动作，基本上与实施例1的动作一样。但是，在该实施例2中，信号Qn的上升沿处，第一闩锁电路16a和第二闩锁电路16b进行锁存动作。因此，在时间t3闩锁电路16a、16b分别锁存时钟信号CV1、CV2，这样，在时间t3，时钟信号CV1b就成为H电平，时钟信号CV2b成为L电平。而且，在时间t5，闩锁电路16a、16b分别再次锁存时钟信号CV1、CV2，这样，在时间t5，时钟信号CV1b就成为L电平，时钟信号CV2b成为H电平。从而能够把不存在时钟时滞的正相和反相两个时钟信号CV1b、CV2b供给到移位寄存器10。

在上述的例子中，虽然使用移位寄存器的最末级的输出信号Sn作为锁存脉冲信号，也可以使用中间级的输出信号，还可以直接使用启动信号。但是，与使用最末级的输出信号的情况一样，在使用启动信号、移位寄存器的中间级的输出信号的情况下，也必须分别设置延迟电路，以便能够在消隐期间内进行锁存。

这里，参照图11来说明不把移位寄存器的中间级和最末级等的输出信号作为直接锁存信号，而把经延迟电路延迟过的信号作为锁存信号的理由。图11(a)表示图象信号侧时钟信号CH，图11(b)表示移位寄存器的第一级～最末级的各输出信号S1～Sn(使模拟开关14…ON/OFF的信号)，图11(c)表示送到第一扫描线GL1的扫描脉冲G1，图11(d)表示送到第二扫描线GL2的扫描脉冲G2，图11(e)表示送到第三扫描线GL3的扫描脉冲G3。作为液晶驱动电路，因为连接到扫描线的所有的图象晶体管都导通，所以，必须使模拟开关14…按顺序接通，并把图象信号写入到每一条扫描线。这时，为导通连接到扫描线的所有的图象晶体管要花费一定的时间，因此，通常扫描脉冲的定时比连接到最初的源线的模拟开关14导通的时间还要提前数μs。这样，当达到数μs的余量时，扫描脉冲的上升沿就进入消隐期间W(无图象信号期间)。因此，用来锁存扫描信号的锁存信号就不在消隐期间W内。所以，不把第一级的输出信号S1～Sn用作直接锁存脉冲信号，必须设置延迟电路20，并经延迟电路20使输出信号S1～Sn延迟适当的时间后，把锁存脉冲信号保持在图11所示的锁存位置上。根据这样的要求，预先设定有前述延迟电路20的延迟时间。通过设置这样的延迟电路20，就能够把时钟信号锁存在消隐期间W内，并且扫描脉冲的上升沿能够处于消隐期间W内。

这样，通过设置延迟电路来调整锁存信号的发生时间，在使用图象信号侧移位寄存器12的输出信号Qn或图象信号侧启动信号SH来锁存正相和反相两个扫描侧时钟信号CV1、CV2的情况下，就能够在比扫描侧移位寄存器5所选定的扫描线的最初的象素上写入图象信号的时间提前使连接到扫描线的所有的晶体管完全导通的时间的时间(例如大约提前数μs)进行锁存，并能够把脉冲的上升沿定位在消隐期间W之内。

也可以不用延迟电路20，如图12所示，设置多个伪程序级18来调整闩锁器的定时。

在上述的实施例2中，图象信号侧驱动电路是外装电路，但是也可以与扫描侧驱动电路一样，图象信号侧驱动电路是内置驱动电路。如果图象信号侧驱动电路是内置驱动电路，因为正相和反相两个扫描侧时钟信号CV1、CV2的时滞期间比图象信号侧时钟信号CH小，所以，可以使用实施例1所示的图象信号侧时钟信号CH作为锁存脉冲信号，但是，如实施例2那样，也可以使用移位寄存器的启动信号或输出信号作为锁存脉冲信号。图象信号侧驱动电路6也可以使用后述的实施例3～实施例8所示的任何一种驱动电路，这样，与扫描侧驱动电路一样，即使仅把单相时钟信号输入到图象信号侧驱动电路，也能够防止时钟时滞引起的故障现象，并使没有误动作的电路动作成为可能。

(实施例3)

图13是按照实施例3的驱动电路的主要部位构成的电路图。按照本实施例3的驱动电路的特征在于使用两个多级倒相器电路由单相输入时钟信号生成不存在时钟时滞的正相和反相两个时钟信号CK1、CK2。图中，21是第一多级倒相器电路，22是第二多级倒相器电路，23是移位寄存器。第一多级倒相器电路21和第二多级倒相器电路22的连接级数相差一级，因此，第一多级倒相器电路和第二多级倒相器电路21、22的各输出为相互逆逻辑关系。即：第一多级倒相器电路21输入单相时钟信号CK，并把正相时钟信号CK1供给前述移位寄存器23；第二多级倒相器电路22输入单相时钟信号CK，并把反相时钟信号CK2供给前述移位寄存器23。

这里，第一和第二多级倒相器电路21、22构成如下。

(1)第一多级倒相器电路21由6个倒相器A1～A6构成，第二多级倒相器电路22由7个倒相器B1～B7构成。这里，倒相器的连接级数作成为6级和7级的组合，是设定到后述的多级倒相器电路的输入输出延迟时间为最小的偶数和奇数的组合。

(2)第一和第二多级倒相器电路21、22的各初级倒相器A1、B1的晶体管大小被设定为一样，第一和第二多级倒相器电路21、22的各最末级倒相器A6、B7的晶体管大小也被设定为一样。这里，所谓晶体管大小是指晶体管的门宽是W、晶体管的门长是L时的W/L。但是，因为一般是从面积和动作频率两方面来考虑来选定L的制造时决定的最小值，所以，在设计时决定W。

(3)第一和第二多级倒相器电路21、22的各自的邻接的倒相器之间的晶体管大小的增加率设为一定，另外，把对初级倒相器A1(或B1)的末级倒相器A6(或B7)的增加率X设定为X＝100。即：如果把初级倒相器A1(或B1)的晶体管大小取为WO，那么末级倒相器A6(或B7)的晶体管大小就是100WO。因此，如果把第一多级倒相器电路21的邻接倒相器之间的晶体管大小的增加率设为k1，取k1＝2.51；把第二多级倒相器电路22的邻接倒相器之间的晶体管大小的增加率设为k2，取k2＝2.15。

这样的多级倒相器电路21、22的构成就能够把几乎不存在时钟时滞的正相和反相两个时钟信号CK1、CK2供给移位寄存器23。

以下来详细说明能够生成几乎不存在时钟时滞的正相和反相两个时钟信号CK1、CK2的理由。

在倒相器的连接级数与多级倒相器的延迟时间之间，如图14所示，存在达到最小延迟时间的连接级数。该图14所示的特性就是本发明人由实验发现的。图14是末级对初级的增加率X设为X＝100的情况下的实验结果。但是，本发明人的实验结果确认即使在增加率X是100以外，也能得到存在着这样的最小延迟时间的特性的同样的特性。

在本实施例中，根据图14所示的这种特性，把第一和第二多级倒相器电路21、22的连接级数设定为使延迟时间为最小的连接级数的组合。

这里，说明用来得到图14的具体实验步骤。首先，使两个多级倒相器电路的初级和末级晶体管大小分别一致，末级对初级的晶体管大小的增加率设为X，在各个多级倒相器电路21、22中，把相邻接的倒相器的晶体管之间的增加率设为一定。把多级倒相器电路的级数分别设为n、(n+1)，那么多级倒相器电路21、22的邻接倒相器的晶体管之间的增加率k1和k2就分别为X的1/(n-1)次方、X的1/n次方。

这里，如果把对初级的增加率设为X＝100，来测定连接级数设为任意值时的多级倒相器电路的输入输出延迟时间。把各连接级数下的增加率k取为横轴，这时的多级倒相器电路的延迟时间(在图14中表示的是相对时间)取为纵轴，按顺序绘制曲线。例如：连接级数取为3级时，增加率k1就为100…，测定这时的多级倒相器电路的延迟时间标绘出点P3。按顺序进行这样的模拟，把其结果绘制出来就得到图14的曲线。在图14中，点P4是4级连接的情况，同样，点P5、P6、P7、P8、P9分别是5级、6级、7级、8级、9级的连接情况。

从图14所示的特性可知，存在着最小的延迟时间。因此，可以理解把连接级数设定为6级、7级就能够得到最小的延迟时间。根据图14这样的特性，两路多级倒相器的级数由6级和7级构成，在6级的多级倒相器电路21中，增加率k1为100的1/5次方，即：2.51，7级的多级倒相器电路22中，增加率k2为100的1/6次方，即：2.15。因此，用第一多级倒相器电路21和第二多级倒相器电路22能够把多级倒相器的延迟时间差控制到大约数十ns。这样，就能够把几乎不存在时钟时滞的正相和反相两个时钟信号CK1、CK2供给移位寄存器23，并能够防止由时钟时滞所引起的故障现象的发生。

下面来描述得到图14所示的特性的机理。当晶体管大小的增加率变大时，因为大的晶体管(＝大的电容负荷)由小的晶体管(小电流)来充电，所以，充电时间加长，延迟时间增大。另一方面，当晶体管大小的增加率k变小时，虽然每级的充电时间缩短，但是级数增大了。这里，例如晶体管的增加率k是1，即：驱动同样大小的晶体管时，即使在负荷侧也有不是0的固有延迟时间。而且，在增加率k为1的附近，对于增加率k减少的变化级数的增加是极大的，所以，在增加率k为1的附近，由于级数的增加所引起的总的延迟时间的增加比由于充电时间变短所引起的总的延迟时间的减少更大。因此，多级倒相器的延迟时间存在最小值。基于这种考虑，本发明人进行了实验，发现增加率k在2～3附近有最大总延迟时间变小的点。这个实验结果就是上述的图14的曲线。因此，存在成为最小延迟时间的偶数级和奇数级的组合，如果把第一多级倒相器电路21和第二多级倒相器电路22设定为这个偶数级和奇数级的组合，就能够生成几乎不存在时钟时滞的正相和反相两个时钟信号。

另外，因为时钟信号被供给移位寄存器，所以时钟信号的负荷大。因此，为了加快各级中的时钟信号的上升沿，就必须增大构成倒相器等的晶体管的大小，并加大电流能力。从这样的电路设计的观点来看，设置上述的第一多级倒相器电路21和第二多级倒相器电路22除了能够把几乎不存在时滞的正相和反相两个时钟信号供给移位寄存器之外，还能够把提高了本来必要的电流能力的时钟信号供给移位寄存器。在上述实施例3中，即使例如晶体管的性能在制造上发生离散，由于构成多级倒相器电路21、22的所有晶体管都发生同样的离散，所以并不影响最小延迟时间。因此，即使晶体管的性能在制造上发生离散，通常也能够降低时钟时滞并能够防止故障现象。

上述的实施例3还能够适用于图象信号侧驱动电路、扫描驱动电路的任意一种。

(实施例4)

图15是按照实施例4的驱动电路的主要部分构成的电路图。在图15中，31是倒相器，32是具有与倒相器31相同延迟时间而输入输出端不逻辑反转的延迟电路，33、34是缓冲存储器，35是移位寄存器。延迟电路32能够使用例如传输门或内部电阻(在多晶硅中掺杂离子的半导体层形成的电阻)等。按照这样的构成，作为倒相器31的输出，得到单相时钟信号CK的反转的反相时钟信号CK4。另一方面，作为延迟电路32的输出，得到与单相时钟信号CK同相位的正相时钟信号CK3。这时，由于把延迟电路32的延迟时间同样设定到倒相器31，所以，在上述的反相时钟信号CK4和上述的正相时钟信号CK3之间就不存在时钟时滞。因此，能够把不存在时滞的正相和反相两个时钟信号CK3和CK4供给移位寄存器35，并能够防止时钟时滞所引起的故障现象的发生。

上述的实施例4还能够适用于图象信号侧驱动电路、扫描驱动电路的任意一种。

(实施例5)

图16是按照实施例5的驱动电路的主要部分构成的电路图。本实施例5的特征在于设置第一时钟信号供给线路和第二时钟信号供给线路，第一时钟信号供给线路把正相和反相两个时钟信号之中的一方时钟信号供给移位寄存器的各级的每一级，第二时钟信号供给线路是前述第一时钟信号供给线路的分支线，并在中途具有倒相器，把正相和反相两个时钟信号之中的另一方时钟信号供给移位寄存器的各级的每一级，这样通过减小连接到倒相器的负荷电容来抑制减小倒相器引起的延迟时间，并降低正相和反相两个时钟信号的时钟时滞。

以下参照图16来说明实施例5的构成。在图16中，91是缓冲存储器，96是移位寄存器，IVa1、IVb1、IVa2、IVb2是倒相器，FF1表示移位寄存器96的第一级，FF2表示移位寄存器96的第二级。在统称移位寄存器的各级时，用FF来表示。X1、X2是第一时钟信号供给线路，Y1、Y2是第一时钟信号供给线路的分支线即第二时钟信号供给线路。在该第二时钟信号供给线路Y1、Y2的中途上设置有倒相器IVb1、IVb2。在图16中，虽然仅仅描绘出关于移位寄存器96的第一级FF1和第二级FF2的构成，但是第三级以后也是与上述第一级FF1和第二级FF2同样的构成。

以下来说明按照本实施例5的驱动电路内的降低时钟时滞的动作。首先，经缓冲存储器91把单相输入时钟信号CK输入到各级倒相器IVa1、IVa2、…。来自倒相器IVa1反相输入时钟信号CK7经第一时钟信号供给线路X1被送到移位寄存器的第一级FF1。来自倒相器IVa1反相输入时钟信号CK7由倒相器IVb1反转后生成正相时钟信号CK8，该正相时钟信号CK8经第二时钟信号供给线路Y1被送到移位寄存器的第一级FF1。这时，虽然正相和反相两个时钟信号CK7、CK8之间产生由倒相器IVb1的延迟时间引起的时钟时滞，但是该时钟时滞处于移位寄存器96的稳定动作范围内。后面将描述有关这一点的详细理由。第二级FF2乃至第三级以后，进行与上述第一级FF1同样的动作，与上述第一级FF1同样发生的时钟时滞也是在移位寄存器96稳定动作的范围内。因此，移位寄存器96能够进行无故障的稳定动作。

然后，与现有技术例进行比较，对时钟信号CK7、CK8之间的时钟时滞处于移位寄存器96稳定动作范围内的理由作如下详细说明。

在现有技术例的驱动电路中，如图27所示，经偶数级的多级倒相器电路200把单相时钟信号CK同时作为单相时钟信号CK和同相的正相时钟信号，并经奇数级的多级倒相器电路201把单相时钟信号CK生成反相时钟信号，再把正相时钟信号和反相时钟信号分别送到移位寄存器202的各级FF1、FF2、FF3、FF4、…。因此，移位寄存器的所有各级就都作为电容负荷连接到正相时钟信号侧的最末级的倒相器200a上，移位寄存器的所有各级就都作为电容负荷连接到反相时钟信号侧的最末级的倒相器201a上。与此对应，在本实施例5中，相当于反相时钟信号侧的最末级倒相器的倒相器IVa1、IVa2…(统称时用IVa来表示)仅仅被连接到移位寄存器的一级上作为电容负荷，相当于反相时钟信号侧的最末级倒相器的倒相器IVb1、IVb2…(统称时用IVb来表示)仅仅被连接到移位寄存器的一级上作为电容负荷。

归纳起来，在现有技术例中，连接到最末级的倒相器的电容负荷是极大的，而与此对应，在本实施例中，连接到最末级的倒相器的电容负荷小。与现有技术相比，在本实施例中，这种差别就能够减小供给移位寄存器的正相和反相两个时钟信号的时钟时滞。

以下来描述其理由。

最末级的倒相器IVa驱动一级负荷的同时，驱动倒相器IVb，但是，由于倒相器IVb的输入电容极小，所以，在以下的说明中，予以忽略。即使考虑到这一点，也没有什么本质上的差别。构成倒相器IVa的晶体管的大小和构成倒相器IVb的晶体管的大小基本上是一样的。

直接关系到移位寄存器的时钟信号的时滞所引起的故障现象的是最末级倒相器的充放电动作，而且，最末级倒相器IVa、IVb的充放电动作依存于时间常数τ＝C·R，其中C表示负载电容，R表示倒相器的电阻。具体地说，如图17所示，该倒相器IVa、IVb的电阻R意味着在电容充电时P型沟道晶体管Tr1的导通电阻Ronp，在电容充电时N型沟道晶体管Tr2的导通电阻Ronn。可是，该电阻Ronp和电阻Ronn不是同一电阻值，存在稍许差别。其原因是与用现在的制造工艺由单晶硅构成的晶体管相比较，在由多晶硅构成的晶体管Tr1、Tr2中产生大的性能离散。

考虑到上述这点，对从倒相器IVa送到移位寄存器的反相时钟信号CK7和从倒相器IVb送到移位寄存器的反相时钟信号CK8进行比较考察。这里，假定把正相时钟信号输入到倒相器IVa(因此，倒相器IVa的输出是反相时钟信号)，这时，因为在倒相器IVb中电流沿箭头方向S1流动，所以，脉冲的上升沿就依存于时间常数τ1＝C·Ronp。另一方面，在倒相器IVa中电流沿箭头方向S2流动，所以，脉冲的下降沿就依存于时间常数τ2＝C·Ronn。

这里，因为Ronp≠Ronn，所以，负载电容C越大，时间常数τ1＝C·Ronp和时间常数τ2＝C·Ronn两者的差就越大。因此，与如图27所示的现有技术那样所有级的电容成为负载的连接结构相比，图16所示的本实施例5是1级负载电容的连接结构，所以，时间常数τ1＝C·Ronp和时间常数τ2＝C·Ronn的差就极小。这意味着与现有技术例相比，在实施例5中输入到移位寄存器的正相和反相两个时钟信号CK7、CK8之间存在的时钟时滞大幅度降低。在本实施例5中，该结果就能够把时钟时滞归纳在移位寄存器96进行稳定动作的范围内。

在负载电容一样的情况下，倒相器的电阻R小的一方时滞时间小，所以能够减小时钟时滞。因此，可以设置大的倒相器。但是，这样会增大电耗，而且不能实现液晶显示板的狭额缘化(也就是使驱动电路配置在液晶显示板的周围时的占用面积极小)。因此，在考虑驱动电路的配置面积时，最好把移位寄存器97和由倒相器IVb构成的晶体管的大小设计在W/L＝1附近，如果这样的晶体管大小是W/L＝1，那么既能够降低时钟时滞，同时能够降低电耗并能够实现液晶显示板的狭额缘化。

本发明者们确认把移位寄存器97和由倒相器IVb构成的晶体管的大小作成为W/L＝1，并装配按照本实施例5的驱动电路，在测定各级时钟时滞时，时钟时滞就小到大约10ns，移位寄存器也能够没有任何问题且稳定地动作。

如果仅作为参考来描述，作为时钟时滞的降低效果，降低负载电容的连接个数能够发挥比改变倒相器的大小更为充分的效果。其原因是在改变倒相器的大小的情况下，大小可变的范围充其量也就是10倍左右，时钟时滞降低的效果并不怎么大。但是在降低电容连接个数的情况下，例如适用于连接数百级负载电容的大型液晶显示板时，就发挥数百分之一的效果。

本实施例5并不局限于图16所示的电路构成，也可以是图18(a)所示的电路构成。

在上述的例子中，把生成正相和反相两个时钟信号的倒相器IVb设置于移位寄存器96的各级中，但是也可以如图18(b)，(c)所示，把它们设置在多级中。

归纳起来，按照本实施例5的驱动电路可以具有至少以下①～⑤的构成要素，即：①把构成移位寄存器96的各级FF1，FF2，…划分为多个组，每一组由②第一时钟信号供给线路X、③第二时钟信号供给线路Y、④第一个别连接线路Z、⑤第二个别连接线路J构成。其中，第二时钟信号供给线路Y是前述第一时钟信号供给线路X的分支线，其中途设置有倒相器IVb；第一个别连接线路Z是前述第一时钟信号供给线路X的分支线，并且是从第二时钟信号供给线路Y的分支点97(参照图18(b)，(c))在后续侧按对应于组内的各级的数目分支成的第一个别连接线路Z1，Z2，…(参照图18(b)，(c)，统称为第一个别连接线路时，用符号Z来表示)，第一个别连接线路Z1，Z2，…分别连接到前述组内的每一级的一方的时钟信号用输入端；第二个别连接线路J是前述第二时钟信号供给线路Y的分支线，并且是按对应于组内的各级的数目分支成的第二个别连接线路J1，J2，…(参照图18(b)，(c)，统称为第二个别连接线路时，用符号J来表示)，第二个别连接线路J1，J2，…分别连接到前述组内的每一级的另一方的时钟信号用输入端。

如图16和图18(a)所示，在把移位寄存器96分组到每一级内的情况下，代替第一个别连接线路Z和第二个别连接线路J，把第一时钟信号供给线路X直接连接到各级FF的一方的时钟信号用输入端，把第二时钟信号供给线路Y直接连接到各级FF的另一方的时钟信号用输入端。

相对于把倒相器IVb设置到移位寄存器96的各级的每一级的构成，而把它们设置到图18(b)，(c)所示的每个多级内的构成情况下，其优点是能够减少移位寄存器的数目。但是，连续增加1组内的级数来增加设置在多级内的倒相器应充放电的移位寄存器的负载电容时，将导致增大时钟时滞的缺点。因此，可以根据液晶显示板的大小、用途来把合适的级数选择在使移位寄存器稳定动作的时钟时滞的范围内。

设置缓冲存储器91的目的是增大电流能力，使单相时钟信号CK能够驱动由倒相器IVa构成的负荷。因此，在预定单相时钟信号CK的电流能力十分大的情况下，也可以省去这个缓冲存储器91。

上述实施例5也能够适用于图象信号侧驱动电路和扫描侧驱动电路的任何一种驱动电路。

[第二组发明]

第二组发明是通过增大移位寄存器自身容许的最大时钟时滞(最大容许时钟时滞)来防止故障现象的发生。作为增大移位寄存器的最大容许时钟时滞的具体措施，可以分为3类，即：①增大时间常数来增大最大容许时钟时滞，②增大临界电压来增大最大容许时钟时滞，③改变时滞期间的输入电位使起始定时延迟来增大最大容许时钟时滞。

以下，把实施例6～实施例8表示为具体例来进行说明。

(实施例6)

本实施例6是通过增大时间常数来增大移位寄存器容许的最大时钟时滞来防止故障现象的发生的实施方案。

图19是按照实施例6的驱动电路的构成的主要部分电路图，图20是其时序图。在本实施例6中，移位寄存器的构成具有特征，因此，仅仅表示了移位寄存器的电路构成。如上所述，发生故障现象是在移位寄存器的第二级以后，所以，仅仅表示出了第二级以后的电路构成。但是第三级以后具有与第二级同样的构成。

本实施例6的移位寄存器具有与图1的移位寄存器基本一样的构成，即：按照本实施例6的移位寄存器的第二级具有第一倒相器71、第二倒相器73、第三倒相器74。其中，第一倒相器71输入前级输出；第二倒相器73输入第一倒相器71的输出，并把反转了该第一倒相器71的输出信号作为移位寄存器的输出信号输出；第三倒相器74插入在第二倒相器73输入侧和输出侧之间，与第二倒相器73构成闭合回路。在前述第一倒相器71的输出侧设置有作为使第一倒相器71导通·截止的第一开关装置的传输门72，该传输门72由正相时钟信号A和反相时钟信号B控制开闭。在前述第三倒相器74的输出侧设置有作为使第三倒相器74导通和截止的第三开关装置的传输门75，该传输门75由正相时钟信号A和反相时钟信号B控制开闭。

如图20(a)，(b)所示，在两个时钟信号A和B同时成为L电平的时滞期间Ts内，如图20(c)所示，传输门72的输入节点C从L电平变化为H电平，所以，传输门72使输出节点D从L电平反转为H电平。另一方面，虽然传输门75把节点D保持在L电平，但是，因为传输门75的N沟道晶体管不处于导通状态，所以保持不住。因此，如图20所示，在时滞期间Ts之内节点D的电位继续上升，因此，在本实施例6中，使节点D的电位达到倒相器73的临界电压Vt并把输出反转(因此发生故障)之前的时间Tth大，即：增大了最大容许时钟时滞，而使传输门72把倒相器73的栅电容充放电时的时间常数增大。

具体地说，作成为以下的(a)或(b)的任一方的构成或两者的构成。另外把分别构成倒相器71、74和传输门75的晶体管的大小设定为1。

(a)第一构成

为了增大传输门72的导通电阻，使传输门72的晶体管大小等于或小于倒相器73的晶体管大小。

(b)第二构成

为了增大倒相器73的输入电容，使倒相器73的晶体管大小比周围的晶体管(倒相器71、74和传输门75的各晶体管)大，或把辅助电容设在倒相器73的栅内。

但是，时间常数的上限是在移位寄存器的动作频率范围内。这是因为如果时间常数变得过大，节点D的电位变化过于缓慢，在故障成为问题的时滞期间以外就不能对移位寄存器的动作频率跟踪，反而会使正常动作发生障碍。

按照上述的(a)或(b)，或者(a)和(b)的构成，如图20(d)所示，节点D的电位达到倒相器73的临界电压Vt的时间常数τ就变大，就使最大容许时钟时滞变大，从而防止了故障现象的发生。以下来详细说明其理由，经过时滞期间Ts的时间，节点D的电位达到倒相器73的临界电压Vt时的时间常数定义为τt时，在时间常数τ1小于时间常数τt的情况下，如图20(d)的线M1所示，节点D的电位的上升速度变大，在时滞期间Ts期间内，节点D的电位就达到了临界电压Vt，而发生故障现象。而且，这时的最大容许时钟时滞T1变得比时滞期间Ts小。

另一方面，如本实施例6那样，在时间常数τ2大于时间常数τt的情况下，如图20(d)的线M2所示，节点D的电位的上升速度缓慢，在时滞期间Ts期间内，节点D的电位达不到临界电压Vt，从而不发生故障现象。而且，这时的最大容许时钟时滞T2变得比时滞期间Ts大。

这里，在图1所示的通常的移位寄存器内，把倒相器51、54和传输门52、55的各晶体管大小设为1，倒相器53的晶体管大小被设定为1.5～2附近。在设计移位寄存器的时候，这就决定了晶体管大小，使之面积小、耗电少而且动作频率高。从面积、耗电方面考虑，晶体管的最小单位把W/L＝1的正方形大小作为基础，在晶体管的电流能力小的情况下，也存在把最小单位设定为W/L＞1的情况。这里，为了提高动作频率，与使各级的延迟时间最小是等效的。而且，移位寄存器的动作有由倒相器51和传输门52进行的倒相器53的驱动和由倒相器54和传输门55进行的倒相器53的驱动。在这两种驱动中，传输门52、55受驱动它的时钟驱动器的制约(因为也有几百级，所以负荷很重)，即使把传输门52、55的晶体管大小取为最小单位，由于这部分中的延迟小，所以频率方面的影响小。另一方面，由于倒相器51、54仅仅有倒相器53为负荷，所以被设定为最小单位。因为倒相器54和下一级倒相器成为负荷，所以倒相器53加在上面就稍微大一点，具体地说，把W/L设定为最小单位的1～2附近就成为前述的面积、耗电和频率方面的最合适的设定。按照这样的设计观点，在通常的移位寄存器中，把倒相器51、54和传输门52、55的各晶体管大小取为1，而把倒相器53的晶体管大小设定在最小单位的1～2附近。

因此，如果与图1的通常的移位寄存器相比较，本实施例6的移位寄存器就有必要把倒相器73(相当于图1的倒相器53)的晶体管大小设定为至少超过最小单位的1～2倍的值。

上述的实施例6能够适用于图象信号侧驱动电路、扫描侧驱动电路的任意种驱动电路。但是，在适用于扫描侧驱动电路的情况的一方比适用于图象信号驱动电路的情况的一方更为有效。其原因是像扫描侧移位寄存器那样，动作速度缓慢能够把晶体管的大小W/L大幅度地错开。按照本发明人的实验，可以确认即使传输门72的W/L取为1，而倒相器53的W/L取为大到100，都可以进行15.75kHz的动作，而且这时的容许时滞达到1μs，增大了大约15倍。在适用于信号侧移位寄存器的情况下，由于在接近于晶体管的限界的频率下动作，所以，没有扫描侧那样大的自由度。按照本发明人的实验，在把传输门51的W/L取为1，而倒相器53的W/L取为10时，容许时滞倍增到120ns，因此，证实了也能够充分适用于图象信号侧驱动电路。

以上把倒相器71的W/L取为1，但是，不言而喻，即使把它取为例如0.5而降低了充电能力，也能够有与增大倒相器73的W/L同样的效果。

(实施例7)

实施例7是通过增大临界电压来增大移位寄存器容许的最大时钟时滞，从而防止故障现象发生的方案。

图21是按照实施例7的驱动电路的主要部分的构成的电路图，图22是其信号波形图。在本实施例7中，为了增大移位寄存器容许的最大时钟时滞，在第二倒相器73的开关动作时，输入电压在电源电压和接地电压之间偏离两者。即：使倒相器73的临界电压的有效值变大。

具体地说，把倒相器73替换为图21的附加了偏压元件的倒相器73A，即：在晶体管81和接地电位之间设置偏压元件83，在晶体管82和电源电位之间设置偏压元件84。这样，倒相器73A的临界电压就大。因此，如图22(d)所示，在没有偏压元件83、84的倒相器73中，在时滞期间Ts内节点D的电位达到临界电压Vt1，从而发生故障现象。而且这时的最大时钟时滞T3小于时滞期间Ts。

但是，在设置了偏压元件83、84的倒相器73A中，因为临界电压实质上达不到Vt′(在Vt上附加了偏压元件的偏压的电压)，所以，如图22(e)所示，在时滞期间Ts内节点D的电位达不到临界电压Vt′，不会发生故障现象，而且这时的最大容许时钟时滞T4大于时滞期间Ts。

这样，由于节点D的电位达到开闭晶体管81或82的电位之前的时间变长，所以，最大时钟时滞就变大。而且，作为偏压元件，可以由MOS二极管等形成。另外，不设置偏压元件，也可以局部增大构成倒相器的晶体管81和82的临界电压。

(实施例8)

实施例8是通过延迟起始改变时滞期间的输入电位的定时来增大最大容许时钟时滞，从而来防止故障现象发生的方案。

图23是按照实施例8的驱动电路的主要部分构成的电路图，图24是其时序图。在该实施例8中，是在图1的移位寄存器的各级之间设置延迟电路66。作为延迟电路66，可以使用在输入输出中不反转的偶数级多级倒相器等。

参照图24来说明其动作。如图24(a)、(b)所示，在两个时钟信号A、B成为L电平的时滞期间Ts中，一旦第二级闩锁器的输入节点C从L电平反转为H电平，输出节点D因受输入节点C的变化的影响，从L电平向H电平反转。即：在时滞期间Ts中，节点D跟随节点C的变化，因为节点D的电位达到倒相器53的临界电压之前的时间是最大容许时钟时滞，所以，如同本实施例8那样，通过把延迟电路66设置在各级输入之间，就随着节点C的电位变化，使节点D的电位在时间上进行延迟，从而能够加大最大容许时钟时滞。即：在没有延迟电路66的情况下，节点C沿图24(c)所示的线N1上升，节点D随之沿图24(d)所示的线m1上升。因此，在时滞期间Ts内，达到临界电压Vt，而发生故障现象。但是如本实施例8那样，一旦设置了延迟电路66，节点C的上升开始时间就像图24(c)所示的线N2那样被延迟。因此，节点D的上升开始时间也跟随节点C图21(d)所示的线m2那样被延迟。因此，在时滞期间Ts内达不到临界电压Vt，从而不发生故障现象。这样，由于设置了延迟电路66，也能像上述实施例6、7一样增大最大容许时钟时滞，从而能够防止故障现象发生。

(其他事项)

(1)在上述实施例1～8中，移位寄存器是传输门型移位寄存器，但是也可以是时钟控制式C-MOS倒相器型移位寄存器。

(2)也可以把上述实施例1或2作成为扫描侧驱动电路，而图象信号侧驱动电路构成上述实施例3～8的任何一种的液晶显示板的驱动电路。关于图象信号侧驱动电路，也可以把上述实施例3～8进行任意组合来构成液晶显示板的驱动电路。

(3)虽然用上述实施例1～8说明了液晶显示板的驱动电路，然而本发明并不局限于此，所有具有由多晶硅半导体层构成并用正相和反相两个时钟信号使启动输入信号进行时间移动的移位寄存器的工作电路都能适用。

(4)如果本发明是由多晶硅半导体层构成的工作电路，那么它并不局限于移位寄存器，还能够广泛地适用于具有输入正相时钟信号和反相时钟信号进行规定动作的例如触发器等的逻辑电路的工作电路。

Claims (41)

1.一种由形成在基片上的多晶硅半导体层构成的工作电路，具有通过输入正相和反相两个时钟信号进行启动输入信号的时间移动的移位寄存器，其特征在于：设置有输入存在时钟时滞的正相和反相两个时钟信号，而把不存在时钟时滞的正相和反相两个时钟信号输出到所述移位寄存器的时钟时滞降低装置；

其中，所述时钟时滞降低装置是闩锁电路、多级倒相器电路、延迟电路或倒相器。

2.一种由形成在基片上的多晶硅半导体层构成的工作电路，具有通过输入正相和反相两个时钟信号进行启动输入信号的时间移动的移位寄存器，其特征在于：设置有第一闩锁电路和第二闩锁电路，所述第一闩锁电路用周期等于或小于所述时钟信号周期的锁存脉冲信号锁存存在时钟时滞的正相和反相两个时钟信号中的一个时钟信号，并将其输出到所述移位寄存器；所述第二闩锁电路用所述锁存脉冲信号锁存存在时钟时滞的正相和反相两个时钟信号中的另一个时钟信号，并将其输出到所述移位寄存器；

其中，所述第一和第二闩锁电路以所述正相和反相两个时钟信号成为反极性的定时来进行锁存动作。

3.根据权利要求2所述的工作电路，其特征在于：所述工作电路设置有输出电路，所述输出电路输入单相时钟信号，生成存在所述时钟时滞的正相和反相两个时钟信号，并在把所述一个时钟信号输出到所述第一闩锁电路的同时，把所述另一个时钟信号输出到所述第二闩锁电路。

4.一种工作电路，设置有由形成在基片上的多晶硅半导体层构成的第一工作电路和由形成在所述基片上的多晶硅半导体层构成的第二工作电路；所述第一工作电路具有通过输入正相和反相两个时钟信号而进行启动输入信号的时间移动的移位寄存器；所述第二工作电路具有通过输入正相和反相两个时钟信号而进行启动输入信号的时间移动的移位寄存器；

所述第一工作电路包括第一闩锁电路和第二闩锁电路；所述第一闩锁电路用锁存脉冲信号锁存存在时钟时滞的正相和反相两个时钟信号中的一个时钟信号，并将其输出到所述第一工作电路的移位寄存器；

所述第二闩锁电路用所述锁存脉冲信号锁存存在时钟时滞的正相和反相两个时钟信号中的另一个时钟信号，并将其输出到所述第一工作电路的移位寄存器；

所述锁存脉冲信号是用于驱动所述第二工作电路的移位寄存器的时钟信号、所述第二工作电路的移位寄存器用的启动信号或从所述第二工作电路的移位寄存器的中间级或末级输出的信号；以及

所述第一和第二闩锁电路以所述正相和反相两个时钟信号成为反极性的定时来进行锁存动作。

5.根据权利要求4所述的工作电路，其特征在于：所述第一工作电路中设置有电路，所述电路输入单相时钟信号，生成存在所述时钟时滞的正相和反相两个时钟信号，并在把所述一个时钟信号输出到所述第一闩锁电路的同时，把所述另一个时钟信号输出到所述第二闩锁电路。

6.根据权利要求4所述的工作电路，其特征在于：所述第二工作电路由不同于形成第一工作电路的基片的其他基片上形成的单晶硅半导体层构成。

7.根据权利要求6所述的工作电路，其特征在于：所述第一工作电路中设置有电路，所述电路输入单相时钟信号，生成存在所述时钟时滞的正相和反相两个时钟信号，并把所述一个时钟信号输出到所述第一闩锁电路，同时，把所述另一个时钟信号输出到所述第二闩锁电路。

8.一种由形成在基片上的多晶硅半导体层构成的工作电路，具有通过输入正相和反相两个时钟信号而使启动输入信号进行时间移动的移位寄存器，其特征在于：具有第一多级倒相器电路和第二多级倒相器电路；第一多级倒相器电路由多个倒相器串联连接构成，用于输入单相时钟信号、生成与单相时钟信号同相位的正相时钟信号，并把该正相时钟信号送到所述移位寄存器；第二多级倒相器电路由多个倒相器串联连接构成，且倒相器的连接级数与所述第一多级倒相器电路的倒相器的连接级数仅相差1，该第二多级倒相器电路输入单相时钟信号，生成把单相时钟信号反转的反相时钟信号，并把该反相时钟信号送到所述移位寄存器；

设晶体管的栅极宽度为W，栅极长度为L，则所述第一和第二多级倒相器电路的各初级倒相器的晶体管的尺寸W/L相同，末级的各倒相器的晶体管的尺寸W/L相同，而且，相邻接的倒相器之间的晶体管尺寸增大率一定，

另外，把第一和第二多级倒相器电路的各倒相器的级数设定为使多级倒相器电路的延迟时间成为最小的偶数级和奇数级的组合，所述延迟时间是通过测定设末级晶体管尺寸相对于初级晶体管尺寸的增大率为X、连接级数为任意值时的多级倒相器电路的输入输出延迟时间而求出的。

9.一种由形成在基片上的多晶硅半导体层构成的工作电路，具有通过输入正相和反相两个时钟信号而使启动输入信号进行时间移动的移位寄存器，其特征在于：包括倒相器和延迟电路；所述倒相器把单相时钟输入信号反转后，把反相时钟信号输出到所述移位寄存器；所述延迟电路输入所述单相时钟信号，并只使之延迟预定的时间，以便与单相时钟信号同相，且与所述反相时钟信号无相位差。

10.一种由形成在基片上的多晶硅半导体层构成的工作电路，具有通过输入正相和反相两个时钟信号而使启动输入信号进行时间移动的移位寄存器，其特征在于：在把构成所述移位寄存器的各级划分成多组，在各组中设置有第一时钟信号供给线路、第二时钟信号供给线路、第一个别连接线路和第二个别连接线路；

其中，所述第一时钟信号供给线路供给正相和反相两个时钟信号中的一个时钟信号；所述第二时钟信号供给线路是所述第一时钟信号供给线路的分支线，其中间设置有倒相器，并供给正相和反相两个时钟信号中的另一个时钟信号；所述第一个别连接线路是所述第一时钟信号供给线路的分支线，并且在第二时钟信号供给线路的分支点的后续侧仅按对应于组内的各级的数目分支而成，分别连接到所述组内的每一级的一个时钟信号用输入端；所述第二个别连接线路是所述第二时钟信号供给线路的分支线，并且仅按对应于组内的各级的数目分支而成，分别连接到所述组内的每一级的另一个时钟信号用输入端。

11.一种由形成在基片上的多晶硅半导体层构成的工作电路，具有通过输入正相和反相两个时钟信号而使启动输入信号进行时间移动的移位寄存器，其特征在于：在构成所述移位寄存器的每一级中设置有第一时钟信号供给线路、第二时钟信号供给线路、第一个别连接线路和第二个别连接线路；

其中，所述第一时钟信号供给线路供给正相和反相两个时钟信号中的一个时钟信号；所述第二时钟信号供给线路是所述第一时钟信号供给线路的分支线，其中间设置有倒相器，并供给正相和反相两个时钟信号中的另一个时钟信号，

所述第一个别连接线路是所述第一时钟信号供给线路的分支线，并且在所述第二时钟信号供给线路的分支点的后续侧仅按对应于组内的各级的数目分支而成，分别连接到所述组内的每一级的一个时钟信号用输入端；所述第二个别连接线路是所述第二时钟信号供给线路的分支线，并且仅按对应于组内的各级的数目分支而成，分别连接到所述组内的每一级的另一个时钟信号用输入端。

12.一种由形成在基片上的多晶硅半导体层构成的工作电路，具有通过输入存在时钟时滞的正相和反相两个时钟信号来进行启动输入信号的时间移动的移位寄存器，其特征在于：

所述移位寄存器设置有增大移位寄存器容许的最大时钟时滞的装置，该装置是增大时间常数的装置、增大临界电压的装置、或者使时滞期间的输入电位开始变化的定时延迟的装置。

13.一种由形成在基片上的多晶硅半导体层构成的工作电路，具有通过输入存在时滞的正相和反相两个时钟信号而使启动输入信号进行时间移动的移位寄存器，其特征在于：在所述移位寄存器的至少第二级以后设置有第一倒相器、第二倒相器、第三倒相器和时间常数增加装置；

所述第一倒相器输入前级输出，并包含用正相时钟信号和反相时钟信号控制开闭来导通和截止第一倒相器的输出的第一开关装置；

所述第二倒相器输入第一倒相器的输出，并输出把该第一倒相器的输出信号反转了的反转信号作为移位寄存器的输出信号而输出；

所述第三倒相器介于第二倒相器的输入侧和输出侧之间，并与所述第二倒相器构成闭合回路，而且包含用正相时钟信号和反相时钟信号控制开闭来导通和截止其输出的第三开关装置；

所述时间常数增加装置在移位寄存器的工作频率范围内增大由所述第一开关装置的导通电阻和所述第二倒相器的输入电容规定的时间常数，以使第二倒相器的输入电位在时滞期间内达不到第二倒相器的临界电压，

其中，所述时间常数增加装置是从下列装置中选择出的一种：使传输门的晶体管的尺寸小于等于倒相器的传输门的装置；使倒相器的晶体管尺寸大于周围的晶体管的装置；或在倒相器的栅极设置补偿电容的装置，并且

所述晶体管尺寸由W/L表示，其中，W为晶体管的栅极宽度，L为晶体管的栅极长度。

14.根据权利要求13的工作电路，其特征在于：所述第一开关装置是传输门，所述时间常数增加装置减小作为所述第一开关装置的传输门的晶体管尺寸。

15.根据权利要求13的工作电路，其特征在于：所述时间常数增加装置通过增大所述第二倒相器的输入电容来增大时间常数。

16.根据权利要求13的工作电路，其特征在于：所述第一开关装置和所述第三开关装置是传输门。

17.根据权利要求13的工作电路，其特征在于：所述第一倒相器和所述第三倒相器是时钟控制式倒相器。

18.一种由形成在基片上的多晶硅半导体层构成的工作电路，具有通过输入存在时滞的正相和反相两个时钟信号而使启动输入信号进行时间移动的移位寄存器，其特征在于：在所述移位寄存器的至少第二级以后设置有第一倒相器、第二倒相器、第三倒相器和临界电压有效值增加装置；

其中，所述第一倒相器输入前级输出，并包含用正相时钟信号和反相时钟信号控制开闭来导通和截止第一倒相器的输出的第一开关装置；

所述第二倒相器输入第一倒相器的输出，并把该第一倒相器的输出信号反转了的反转信号作为移位寄存器的输出信号而输出；

所述第三倒相器介于第二倒相器的输入线路和输出线路之间，并与所述第二倒相器构成闭合回路，而且包含用正相时钟信号和反相时钟信号控制开闭来导通和截止其输出的第三开关装置；

所述临界电压有效值增加装置增大所述第二倒相器的临界电压有效值，以使第二倒相器的输入电位在时滞期间内达不到第二倒相器的临界电压。

19.根据权利要求18的工作电路，其特征在于所述第一开关装置和所述第三开关装置是传输门。

20.根据权利要求18的工作电路，其特征在于：所述第一倒相器和所述第三倒相器是时钟控制式倒相器。

21.根据权利要求18的工作电路，其特征在于：所述临界电压有效值增加装置把构成第二倒相器的晶体管的临界电压设定在电源电压和接地电压之间并偏离两者。

22.根据权利要求18的工作电路，其特征在于：所述临界电压有效值增加装置在构成第二倒相器的P沟道晶体管的源极与电源电压之间设置偏压元件，在构成所述第二倒相器的N沟道晶体管的源极与接地电压之间设置偏压元件。

23.一种由形成在基片上的多晶硅半导体层构成的工作电路，具有通过输入存在时滞的正相和反相两个时钟信号而使启动输入信号进行时间移动的移位寄存器，其特征在于：在所述移位寄存器的各级之间设置有延迟电路。

24.一种液晶显示板的内置驱动电路，该液晶显示板的内置驱动电路设置有形成液晶显示部分的基片和形成在同一基片上的扫描侧驱动电路和图象信号侧驱动电路，其特征在于：所述扫描侧驱动电路和所述图象信号侧驱动电路都由权利要求1记载的工作电路构成。

25.一种液晶显示板的内置驱动电路，该液晶显示板的内置驱动电路设置有形成液晶显示部分的基片和形成在同一基片上的扫描侧驱动电路和图象信号侧驱动电路，其特征在于：所述扫描侧驱动电路和所述图象信号侧驱动电路都由权利要求12记载的工作电路构成。

26.一种液晶显示板的内置驱动电路，该液晶显示板的内置驱动电路设置有形成液晶显示部分的基片和形成在同一基片上的扫描侧驱动电路和图象信号侧驱动电路，其特征在于：所述扫描侧驱动电路由权利要求2记载的工作电路构成。

27.一种液晶显示板的内置驱动电路，该液晶显示板的内置驱动电路设置有形成液晶显示部分的基片和形成在同一基片上的扫描侧驱动电路和图象信号侧驱动电路，其特征在于：所述图象信号侧驱动电路由权利要求2记载的工作电路构成。

28.一种液晶显示板的内置驱动电路，该液晶显示板的内置驱动电路设置有形成液晶显示部分的基片和形成在同一基片上的扫描侧驱动电路和图象信号侧驱动电路，其特征在于：设置有权利要求4记载的工作电路，所述扫描侧驱动电路由所述工作电路中的第一工作电路构成，所述图象信号侧驱动电路由所述工作电路中的第二工作电路构成。

29.一种液晶显示板的内置驱动电路，该液晶显示板的内置驱动电路设置有形成液晶显示部分的基片和形成在同一基片上的扫描侧驱动电路和图象信号侧驱动电路，其特征在于：设置有权利要求6记载的工作电路，所述扫描侧驱动电路由所述工作电路中的第一工作电路构成，所述图象信号侧驱动电路由所述工作电路中的第二工作电路构成。

30.一种液晶显示板的内置驱动电路，该液晶显示板的内置驱动电路设置有形成液晶显示部分的基片和形成在同一基片上的扫描侧驱动电路和图象信号侧驱动电路，其特征在于：所述扫描侧驱动电路由权利要求8记载的工作电路构成。

31.一种液晶显示板的内置驱动电路，该液晶显示板的内置驱动电路设置有形成液晶显示部分的基片和形成在同一基片上的扫描侧驱动电路和图象信号侧驱动电路，其特征在于：所述扫描侧驱动电路由权利要求9记载的工作电路构成。

32.一种液晶显示板的内置驱动电路，该液晶显示板的内置驱动电路设置有形成液晶显示部分的基片和形成在同一基片上的扫描侧驱动电路和图象信号侧驱动电路，其特征在于：所述扫描侧驱动电路由权利要求10记载的工作电路构成。

33.一种液晶显示板的内置驱动电路，该液晶显示板的内置驱动电路设置有形成液晶显示部分的基片和形成在同一基片上的扫描侧驱动电路和图象信号侧驱动电路，其特征在于：所述扫描侧驱动电路由权利要求13记载的工作电路构成。

34.一种液晶显示板的内置驱动电路，该液晶显示板的内置驱动电路设置有形成液晶显示部分的基片和形成在同一基片上的扫描侧驱动电路和图象信号侧驱动电路，其特征在于：所述扫描侧驱动电路由权利要求18记载的工作电路构成。

35.一种液晶显示板的内置驱动电路，该液晶显示板的内置驱动电路设置有形成液晶显示部分的基片和形成在同一基片上的扫描侧驱动电路和图象信号侧驱动电路，其特征在于：所述扫描侧驱动电路由权利要求23记载的工作电路构成。

36.一种液晶显示板的内置驱动电路，该液晶显示板的内置驱动电路设置有形成液晶显示部分的基片和形成在同一基片上的扫描侧驱动电路和图象信号侧驱动电路，其特征在于：所述图象信号侧驱动电路由权利要求8记载的工作电路构成。

37.一种液晶显示板的内置驱动电路，该液晶显示板的内置驱动电路设置有形成液晶显示部分的基片和形成在同一基片上的扫描侧驱动电路和图象信号侧驱动电路，其特征在于：所述图象信号侧驱动电路由权利要求9记载的工作电路构成。

38.一种液晶显示板的内置驱动电路，该液晶显示板的内置驱动电路设置有形成液晶显示部分的基片和形成在同一基片上的扫描侧驱动电路和图象信号侧驱动电路，其特征在于：所述图象信号侧驱动电路由权利要求10记载的工作电路构成。

39.一种液晶显示板的内置驱动电路，该液晶显示板的内置驱动电路设置有形成液晶显示部分的基片和形成在同一基片上的扫描侧驱动电路和图象信号侧驱动电路，其特征在于：所述图象信号侧驱动电路由权利要求13记载的工作电路构成。

40.一种液晶显示板的内置驱动电路，该液晶显示板的内置驱动电路设置有形成液晶显示部分的基片和形成在同一基片上的扫描侧驱动电路和图象信号侧驱动电路，其特征在于：所述图象信号侧驱动电路由权利要求18记载的工作电路构成。

41.一种液晶显示板的内置驱动电路，该液晶显示板的内置驱动电路设置有形成液晶显示部分的基片和形成在同一基片上的扫描侧驱动电路和图象信号侧驱动电路，其特征在于：所述图象信号侧驱动电路由权利要求23记载的工作电路构成。

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