CN112838845B - 低功耗触发器 - Google Patents

Abstract

本公开提供了一种低功耗触发器，其包括时钟脉冲生成模块和触发器模块，其中，时钟脉冲生成模块可配置成接收第一时钟信号和数据信号，并基于数据信号和低功耗触发器的第一输出信号的电平水平，生成时钟脉冲信号；以及触发器模块可配置成响应于时钟脉冲生成模块所生成的时钟脉冲信号的输入，对数据信号进行采样并锁存，以至于生成第一输出信号和第二输出信号，第二输出信号为第一输出信号的反相信号。根据本公开的实施方式的低功耗触发器在开关活动率为50％或更低时，可显著降低功耗，并具有小的延迟。

Description

低功耗触发器

技术领域

本申请涉及电子电路技术领域，具体而言，涉及一种低功耗触发器。

背景技术

在当前电路设计中，尤其是集成电路(Integrated Circuit，IC)设计中，触发器应用广泛。在超大规模集成电路中，怎样减少能量消耗是低功耗设计的直接目的，而能量消耗的主要原因在于高频率0和1之间的不断转换；其余能量的消耗则根据不同的电路特性由动态和静态组成，其中动态电路通过对电路节点电容进行预充消耗能量，静态电路主要是以哑域漏流的形式消耗能量。因而，由时序单元(触发器和锁存器)组成的时钟网络是大规模集成电路系统中主要的能量消耗源。在典型的IC设计中，大约30％到60％的能量消耗在时钟网络中。通过减少触发器的能量消耗将直接减少整个系统的能量消耗，同时触发器的性能提升直接减少时钟网络的分布约束并提高整个系统的性能。因此，触发器的合理设计和选择对整个系统的性能和能量消耗有重要的影响。

然而，传统触发器在数据翻转速率较低的情况下，仍然具有很大的功耗，影响整个系统的性能。期望的是提供一种低功耗触发器，尤其是在数据翻转速率较低的情况下具有低功耗和小延迟的触发器。

应当理解，该背景技术部分旨在部分地为理解该技术提供有用的背景。然而，该背景技术部分也可以包括在本文中所公开的主题的相应有效申请日之前不属于相关领域的技术人员已知或理解的内容的一部分的观点、构思或认识。

发明内容

本公开提供可至少部分地解决现有技术中存在的上述问题的一种低功耗触发器。

本公开的实施方式旨在提供一种低功耗触发器，包括时钟脉冲生成模块和触发器模块，其中时钟脉冲生成模块可配置成接收第一时钟信号和数据信号，并基于数据信号和低功耗触发器的第一输出信号的电平水平，生成时钟脉冲信号；以及触发器模块可配置成响应于所述时钟脉冲生成模块所生成的时钟脉冲信号的输入，对数据信号进行采样并锁存，以至于生成第一输出信号和第二输出信号，第二输出信号为第一输出信号的反相信号。

在示例性实施方式中，时钟脉冲生成模块可包括：第一时钟脉冲生成部，配置成基于数据信号和第一输出信号的电平水平，生成判断信号，判断信号指示数据信号和第一输出信号的电平水平是否相同；第二时钟脉冲生成部，配置成将第一时钟信号转换为第二时钟信号，第二时钟信号为第一时钟信号的反相信号且相对于第一时钟信号具有延迟；以及第三时钟脉冲生成部，配置成基于第一时钟信号、第二时钟信号和判断信号，生成时钟脉冲信号。

在示例性实施方式中，当数据信号和第一输出信号具有相同的电平水平时，判断信号可具有第一电平，时钟脉冲生成模块生成的时钟脉冲信号中对应地不具有触发脉冲。

在示例性实施方式中，当数据信号和第一输出信号具有不同的电平水平时，判断信号可具有不同于第一电平的第二电平，时钟脉冲生成模块生成的时钟脉冲信号可具有触发脉冲。

在示例性实施方式中，第一时钟脉冲生成部可包括第一传输门和第二传输门。第一传输门和第二传输门的第一控制端接收第一输出信号，并且第一传输门和第二传输门的第二控制端接收第二输出信号。当第一输出信号具有第一电平时，数据信号可通过第一传输门进行传输；以及当第一输出信号具有第二电平时，数据信号可通过第二传输门进行传输。

在示例性实施方式中，第一时钟脉冲生成部还可包括：第一反相器，其输入端接收数据信号，输出端连接至第一传输门的输入端；以及第二反相器，其输入端连接至第一传输门的输出端和第二传输门的输出端，输出端连接至第三时钟脉冲生成部。

在示例性实施方式中，第一传输门可包括第一PMOS晶体管和第一NMOS晶体管。其中，第一PMOS晶体管的漏极与第一NMOS晶体管的漏极连接，形成第一传输门的输入端。第一PMOS晶体管的源极与第一NMOS晶体管的源极连接，形成第一传输门的输出端。第一PMOS晶体管的栅极接收第二输出信号，以及第一NMOS晶体管的栅极接收第一输出信号。

在示例性实施方式中，第二传输门可包括第二PMOS晶体管和第二NMOS晶体管。其中，第二PMOS晶体管的漏极与第二NMOS晶体管的漏极连接，形成第二传输门的输入端。第二PMOS晶体管的源极与第二NMOS晶体管的源极连接，形成第二传输门的输出端。第二PMOS晶体管的栅极接收第一输出信号，以及第二NMOS晶体管的栅极接收第二输出信号。

在示例性实施方式中，第二时钟脉冲生成部可包括反相器电路单元，该反相器电路单元包括第三反相器、第四反相器和第五反相器。其中，第三反相器的输入端接收时钟信号，输出端连接至第四反相器的输入端；第四反相器的输出端连接至第五反相器的输入端；以及第五反相器的输出端连接第三时钟脉冲生成部。

在示例性实施方式中，第三时钟脉冲生成部可包括时钟电路单元和或非门，其中，时钟电路单元接收第一时钟信号和第二时钟信号，生成第三时钟信号，第三时钟信号为第一时钟信号和第二时钟信号的与非信号，以及判断信号和第三时钟信号输入至或非门，产生时钟脉冲信号。

在示例性实施方式中，当数据信号和第一输出信号具有不同的电平水平时，判断信号可具有第二电平，时钟脉冲生成模块生成的时钟脉冲信号为第三时钟信号的反相信号。

在示例性实施方式中，当数据信号和第一输出信号具有相同的电平水平时，判断信号可具有第一电平，时钟脉冲生成模块生成的时钟脉冲信号中不具有触发脉冲。

在示例性实施方式中，时钟电路单元可包括第三PMOS晶体管、第四PMOS晶体管、第三NMOS晶体管和第四NMOS晶体管。其中，第三PMOS晶体管的栅极连接至第一时钟信号，漏极连接第三NMOS晶体管和第四PMOS晶体管的漏极，以及源极连接至系统电压源。第四PMOS晶体管的栅极接收第二时钟信号，以及源极连接至系统电压源。第三NMOS晶体管的栅极接收第一时钟信号，以及源极连接至第四NMOS晶体管的漏极。第四NMOS晶体管的栅极接收第二时钟信号，以及源极接地。

在示例性实施方式中，触发器模块可在时钟脉冲信号的上升沿对数据信号进行采样并锁存数据信号，使得第一输出信号与数据信号相同。

在示例性实施方式中，触发器模块可包括第五PMOS晶体管、第六PMOS晶体管、第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管和第八NMOS晶体管。其中，第五PMOS晶体管的栅极接收时钟脉冲信号，漏极连接至第五NMOS晶体管的漏极，以及源极连接至系统电压源。第六PMOS晶体管的栅极连接至第五PMOS晶体管的漏极和第五NMOS晶体管的漏极，漏极连接至第八NMOS晶体管的源极，以及源极连接至至系统电压源。第五NMOS晶体管的栅极接收数据信号，以及源极连接至第六NMOS晶体管的漏极。第六NMOS晶体管的栅极接收第二输出信号，以及源极连接至第七NMOS晶体管的漏极。第七NMOS晶体管的栅极接收时钟脉冲信号，以及源极接地。第八NMOS晶体管的栅极接收时钟脉冲信号，以及漏极接收数据信号。

在示例性实施方式中，触发器模块还可包括构成反相器环路的第六反相器和第七反相器，反相器环路接收第一输出信号并输出第二输出信号。其中，第六反相器的输入端接收第一输出信号并连接至第七反相器的输出端，以及输出端连接至第七反相器的输入端。

在示例性实施方式中，第一电平可为高电平，第二电平可为低电平。

在示例性实施方式中，低功耗触发器在约250MHz的时钟频率下运行。

与现有技术相比，本公开的实施方式有益效果主要体现在：当数据速率较低时，根据本公开的低功耗触发器不仅可降低功耗，而且具有小的D-Q延迟，可显著改善集成电路的性能。

附图说明

通过参考附图详细描述本发明的示例性实施方式，本发明的以上和其他优点和特征将变得更加明显。

图1是示出根据本申请的实施方式的低功耗触发器的结构图；

图2A至图2C是示出根据本申请的实施方式的低功耗触发器的时钟生成模块的电路图；

图3是示出根据本申请的实施方式的低功耗触发器的触发器模块的电路图；

图4是示出根据本申请的实施方式的低功耗触发器操作的时序图；

图5是示出作为本申请的比较例1的EP-DCO触发器的电路图；

图6是示出作为本申请的比较例2的CDFF触发器的电路图；以及

图7是示出作为本申请的比较例3的SCDFF触发器的电路图。

具体实施方式

现在将在下文中参考附图更全面地描述本发明的示例性实施方式，在附图中示出了本发明的优选实施方式。然而，本发明可以以不同的形式来实施，并且不应被解释为限于本文中阐述的示例性实施方式。相反，提供这些实施方式使得本发明将是透彻的和完整的，并将向本领域技术人员充分传达本发明的范围。

在整个说明书中，相同的附图标记表示相同的组件。本文中所使用的术语仅用于描述特定实施方式的目的，并且不旨在进行限制。如本文中所使用的，术语“和/或”包括相关列出项目中的一个或多个的任何和所有组合。还应理解的是，当在本说明书中使用时，术语“包括”指定所阐述的特征、区域、整体、步骤、操作、元件和/或组件的存在，但不排除一个或多个其他特征、区域、整体、步骤、操作、元件、组件和/或其群组的存在或添加。

除非另有定义，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域中的普通技术人员所通常理解的含义相同的含义。还应理解的是，术语，诸如在常用字典中定义的那些术语，应被解释为具有与其在相关领域和本发明的上下文中的含义一致的含义，并且除非在本文中明确地如此定义，否则将不以理想化或过于形式化的含义进行解释。

为了彻底理解本公开，将在下列的描述中提出详细的结构，以便阐释本公开提出的技术方案。本公开的较佳实施方式详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。

下面参照图1详细描述根据本申请的实施方式的低功耗触发器。

图1是示出根据本申请的实施方式的低功耗触发器100的结构图。

参照图1，低功耗触发器100可包括时钟脉冲生成模块CLK_GEN和触发器模块DFF。时钟脉冲生成模块CLK_GEN可接收时钟信号clk和数据信号D，并基于数据信号D和低功耗触发器100的第一输出信号Q的电平水平，生成时钟脉冲信号clk_pulse并将时钟脉冲信号clk_pulse输出至触发器模块DFF。触发器模块DFF可响应于所生成的时钟脉冲信号clk_pulse的输入，在时钟脉冲信号clk_pulse的时序作用下，对接收的数据信号D进行采样并锁存，生成输出信号Q和反相输出信号QB。根据一个示例性实施方式，根据本申请的实施方式的低功耗触发器在250MHz的时钟频率下运行。

图2A至图2C是示出根据本申请的实施方式的低功耗触发器100的时钟脉冲生成模块CLK_GEN的详细电路图。图2A至图2C分别示出了时钟脉冲生成模块CLK_GEN的三个部分CLK_GEN1、CLK_GEN2和CLK_GEN3的具体电路结构。具体地，时钟脉冲生成模块CLK_GEN可包括：第一时钟脉冲生成部CLK_GEN1，其配置成基于数据信号D和第一输出信号Q的电平水平，生成判断信号YB，判断信号YB指示数据信号D和第一输出信号Q的电平水平是否相同；第二时钟脉冲生成部CLK_GEN2，其配置成将第一时钟信号clk转换为第二时钟信号clk3，第二时钟信号clk3为第一时钟信号clk的反相信号且相对于第一时钟信号clk具有延迟；以及第三时钟脉冲生成部CLK_GEN3，配置成基于第一时钟信号clk、第二时钟信号clk3和判断信号YB，生成时钟脉冲信号clk_pulse。

如图2A至图2C所示，时钟脉冲生成模块CLK_GEN可包括五个反相器和一个或非门，反相器用于产生时钟信号clk和数据信号D的反相信号，或非门基于时钟信号clk和数据信号D以及时钟信号clk3和数据信号D的反相信号产生时钟脉冲信号clk_pulse。

参照图2A，第一时钟脉冲生成部CLK_GEN1可包括第一传输门G1和第二传输门G2。第一传输门G1和第二传输门G2的第一控制端接收第一输出信号Q，并且第一传输门G1和第二传输门G2的第二控制端接收第二输出信号QB。其中，当第一输出信号Q具有第一电平(例如，高电平)时，数据信号Q通过第一传输门G1进行传输。以及当第一输出信号Q具有第二电平(例如，低电平)时，数据信号D通过第二传输门G2进行传输。

第一时钟脉冲生成部CLK_GEN1还可包括第一反相器I1和第二反相器I2。其中，第一反相器I1的输入端接收数据信号D，输出端连接至第一传输门G1的输入端IN。第二反相器I2的输入端连接至第一传输门G1的输出端OUT和第二传输门G2的输出端OUT，输出端连接至第三时钟脉冲生成部CLK_GEN3。

第一传输门可包括第一PMOS晶体管P1和第一NMOS晶体管N1。其中，第一PMOS晶体管P1的漏极与第一NMOS晶体管N1的漏极连接，形成第一传输门的输入端。第一PMOS晶体管P1的源极与第一NMOS晶体管N1的源极连接，形成第一传输门G1的输出端。第一PMOS晶体管P1的栅极接收第二输出信号QB，以及第一NMOS晶体管N1的栅极接收第一输出信号Q。

第二传输门可包括第二PMOS晶体管P2和第二NMOS晶体管N2。其中，第二PMOS晶体管P2的漏极与第二NMOS晶体管N2的漏极连接，形成第二传输门G2的输入端。第二PMOS晶体管P2的源极与第二NMOS晶体管N2的源极连接，形成第二传输门G2的输出端。第二PMOS晶体管P2的栅极接收第一输出信号Q，以及第二NMOS晶体管N2的栅极接收第二输出信号QB。

在实施方式中，当数据信号D和第一输出信号Q具有相同的电平水平时，判断信号YB可具有第一电平(例如，高电平)，时钟脉冲生成模块CLK_GEN生成的时钟脉冲信号clk_pulse中不具有触发脉冲。当数据信D和第一输出信号Q具有不同的电平水平时，判断信号YB可具有不同于第一电平的第二电平(例如，低电平)，时钟脉冲生成模块CLK_GEN生成的时钟脉冲信号clk_pulse具有触发脉冲。

参照图2B，第二时钟脉冲生成部CLK_GEN2可包括反相器电路单元inv_c，该反相器电路单元inv_c包括第三反相器I3、第四反相器I4和第五反相器I5。其中，第三反相器I3的输入端接收时钟信号clk，输出端连接至第四反相器I4的输入端；第四反相器I4的输出端连接至第五反相器I5的输入端；以及第五反相器I5的输出端连接第三时钟脉冲生成部CLK_GEN3。

在第二时钟脉冲生成部CLK_GEN2中，用三个反相器I3、I4、I5组成反相器电路单元inv_c，可产生延迟的反相时钟信号。图2B是时钟链图，如图2B中所示，输入的时钟信号clk可通过第三反相器I3转换成时钟信号clk1，再通过第四反相器I4转换成时钟信号clk2，再通过第五反相器I5转换成时钟信号clk3。

参照图2C，第三时钟脉冲生成部CLK_GEN3可包括时钟电路单元clk_c和或非门NOR。其中，时钟电路单元clk_c可接收第一时钟信号clk和第二时钟信号clk3，生成第三时钟信号E。该第三时钟信号E为第一时钟信号clk和第二时钟信号clk3的与非信号。所生成的第三时钟信号E和第一时钟脉冲生成部CLK_GEN1生成的判断信号YB输入至或非门NOR，可产生时钟脉冲信号clk_pulse。

时钟电路单元clk_c可包括第三PMOS晶体管P3、第四PMOS晶体管P4、第三NMOS晶体管N3和第四NMOSN4晶体管。其中，第三PMOS晶体管P3的栅极连接至第一时钟信号clk，漏极连接第三NMOS晶体管N3和第四PMOS晶体管P4的漏极，以及源极连接至系统电压源vdd。第四PMOS晶体管P4的栅极接收第二时钟信号clk3，以及源极连接至系统电压源vdd。第三NMOS晶体管N3的栅极接收第一时钟信号clk，以及源极连接至第四NMOS晶体管N4的漏极。第四NMOS晶体管N4的栅极接收第二时钟信号clk3，以及源极接地。

在实施方式中，当数据信号D和第一输出信号Q具有不同的电平水平时，判断信号YB可具有第二电平(例如，低电平)，时钟脉冲生成模块CLK_GEN生成的时钟脉冲信号clk_pulse可为第三时钟信号E的反相信号。当数据信号D和第一输出信号Q具有相同的电平水平时，判断信号YB可具有第一电平(例如，高电平)，时钟脉冲生成模块CLK_GEN生成的时钟脉冲信号clk_pulse中可不具有触发脉冲。

在第三时钟脉冲生成模块部分CLK_GEN3中，时钟信号clk与clk3可通过由第三NMOS晶体管N3、第四NMOS晶体管N4、第三PMOS晶体管P3、第四PMOS晶体管P4组成的与非门产生第三时钟信号E，再和判断信号YB通过或非门NOR可产生时钟脉冲信号clk_pulse。时钟信号clk、clk3和生成的时钟脉冲信号clk_pulse的波形图如图4中所示。

本领域技术人员可以理解的是，上文中所述的NMOS晶体管和PMOS晶体管仅是示例性而非限制性的，也可采用其他具有类似功能的器件进行替换。

参照图2A至图2C和图4所示，根据数据信号D、输出信号Q以及反相输出信号QB具有的逻辑状态(高电平或低电平)，时钟脉冲生成模块CLK_GEN可具有以下工作状态(应理解的是，逻辑0表示低电平状态，逻辑1表示高电平状态)：

(1)当数据信号D＝0，输出信号Q＝0，反相输出信号QB＝1时，第一PMOS晶体管P1、第一NMOS晶体管N1截止，第二PMOS晶体管P2、第二NMOS晶体管N2导通，数据信号D通过第二PMOS晶体管P2、第二NMOS晶体管N2组成的传输门到达节点Y，此时Y＝0，YB＝1，产生的时钟脉冲信号clk_pulse不具有触发脉冲。

(2)当数据信号D＝0，输出信号Q＝1，反相输出信号QB＝0时，第一PMOS晶体管P1、第一NMOS晶体管N1导通，第二PMOS晶体管P2、第二NMOS晶体管N2截止，数据信号D通过第一反相器I1、第一PMOS晶体管P1、第一NMOS晶体管N1组成的传输门到达节点Y，此时Y＝1，YB＝0，可生成时钟脉冲信号clk_pulse，该时钟脉冲信号clk_pulse具有高电平窄触发脉冲。

(3)当数据信号D＝1，输出信号Q＝0，反相输出信号QB＝1时，第一PMOS晶体管P1、第一NMOS晶体管N1截止，第二PMOS晶体管P2、第二NMOS晶体管N2导通，数据信号D通过第二PMOS晶体管P2、第二NMOS晶体管N2组成的传输门到达节点Y，此时Y＝1，YB＝0，可生成时钟脉冲信号clk_pulse，该时钟脉冲信号clk_pulse具有高电平窄触发脉冲。

(4)当数据信号D＝1，输出信号Q＝1，反相输出信号QB＝0时，第一PMOS晶体管P1、第一NMOS晶体管N1导通，第二PMOS晶体管P2、第二NMOS晶体管N2截止，数据信号D通过第一反相器I1、第一PMOS晶体管P1、第一NMOS晶体管N1组成的传输门到达节点Y，此时Y＝0，YB＝1，产生的时钟脉冲信号clk_pulse不具有触发脉冲。

表1也列出了时钟脉冲生成模块CLK_GEN中的中间信号Y、YB和最终生成的时钟脉冲信号clk_pulse与输入的数据信号D和输出信号Q的状态关系。

表1

	Y	YB	clk_pulse
				D＝Q	0	1	0
D≠Q	1	0	1

由此可知，当数据信号D与前一周期的数据信号Q具有不同的电平水平时，即D≠Q，则时钟脉冲生成模块CLK_GEN可产生时钟脉冲信号clk_pulse。

当数据信号clk_pulse与前一周期的数据信号Q具有相同的电平水平时，即D＝Q，则时钟脉冲生成模块CLK_GEN不产生时钟脉冲信号clk_pulse。

图3是示出根据本申请的实施方式的低功耗触发器的触发器模块DFF的详细电路图。

参照图3，触发器模块DFF可包括第五PMOS晶体管P5、第六PMOS晶体管P6、第五NMOS晶体管N5、第六NMOS晶体管N6、第七NMOS晶体管N7和第八NMOS晶体管N8。其中，第五PMOS晶体管P5的栅极接收时钟脉冲信号clk_pulse，漏极连接至第五NMOS晶体管N5的漏极，以及源极连接至系统电压源vdd。第六PMOS晶体管P6的栅极连接至第五PMOS晶体管P5的漏极和第五NMOS晶体管N5的漏极，漏极连接至第八NMOS晶体管N8的源极，以及源极连接至至系统电压源vdd。第五NMOS晶体管N5的栅极接收数据信号D，以及源极连接至第六NMOS晶体管N6的漏极。第六NMOS晶体管N6的栅极接收第二输出信号QB，以及源极连接至第七NMOS晶体管N7的漏极。第七NMOS晶体管N7的栅极接收时钟脉冲信号clk_pulse，以及源极接地。第八NMOS晶体管N8的栅极接收时钟脉冲信号clk_pulse，以及漏极接收数据信号D。

该触发器模块DFF还可包括构成反相器环路的第六反相器I6和第七反相器I7。反相器环路可接收第一输出信号Q并输出第二输出信号QB，其中，第六反相器I6的输入端接收第一输出信号Q并连接至第七反相器I7的输出端，以及输出端连接至第七反相器I7的输入端。

该触发器模块DFF可在时钟脉冲信号clk_pulse的上升沿对数据信号D进行采样并锁存数据信号D，使得第一输出信号Q与数据信号D相同。

其中，时钟脉冲信号clk_pulse可控制第五PMOS晶体管P5、第七NMOS晶体管N7和第八NMOS晶体管N8，数据信号D可控制第五NMOS晶体管N5，输出信号QB可控制第六NMOS晶体管N6，以及动态节点X可控制第六PMOS晶体管P6。

图4是示出根据本申请的实施方式的低功耗触发器100操作的时序图。参照图1至图4，时钟脉冲生成模块CLK_GEN可响应于输入的时钟信号clk和数据信号D生成时钟脉冲信号clk_pulse；以及触发器模块DFF可基于所生成的时钟脉冲信号clk_pulse对数据信号D进行采样并锁存，生成第一输出信号Q和第二反相输出信号QB。

根据数据信号D、输出信号Q以及反相输出信号QB具有的逻辑状态(高电平或低电平)，根据本申请的低功耗触发器100可具有以下工作状态：

(1)当数据信号D＝0，输出信号Q＝0，反相输出信号QB＝1时，则时钟脉冲生成模块CLK_GEN的输出为Y＝0，YB＝1，这使得时钟脉冲生成模块CLK_GEN保持关断状态，时钟脉冲生成模块CLK_GEN输出逻辑0，因此，产生的时钟脉冲信号clk_pulse不具有触发脉冲。

此时，时钟脉冲信号clk_pulse＝0，第五PMOS晶体管P5导通，第七NMOS晶体管N7、第八NMOS晶体管N8截止；

数据信号D＝0，第五NMOS晶体管N5截止；

反相输出信号QB＝1，第六NMOS晶体管N6导通；

第五PMOS晶体管导通，动态节点X被电压源vdd充电，由于其下拉通道(第五NMOS晶体管N5、第六NMOS晶体管N6、第七NMOS晶体管N7)没有全部导通而没有放电路径，因此，动态节点X被电压源vdd充电至高电平1，使得第六PMOS晶体管P6截止，因此Q通过第六反相器I6、第七反相器I7回路继续保持之前的输出0，低功耗触发器100完成输入到输出的传输。

(2)当数据信号D＝0时，输出信号Q＝1，反相输出信号QB＝0时，则时钟脉冲生成模块CLK_GEN的输出为Y＝1，YB＝0。这将打开时钟脉冲生成模块CLK_GEN。时钟脉冲生成模块CLK_GEN输出逻辑1，可生成具有高电平窄触发脉冲的时钟脉冲信号clk_pulse，即，时钟脉冲信号clk_pulse＝1。

此时，时钟脉冲信号clk_pulse＝1，第五PMOS晶体管P5截止，第七NMOS晶体管N7、第八NMOS晶体管N8导通；

数据信号D＝0，第五NMOS晶体管N5截止；

反相输出信号QB＝0，第六NMOS晶体管N6截止；

由于下拉通道(第五NMOS晶体管N5、第六NMOS晶体管N6、第七NMOS晶体管N7)没有全部导通而没有下拉路径，因此数据信号D通过第八NMOS晶体管N8这个单管传输门(NMOS单管传输门在传输低电平时没有域值损失)将逻辑0传输至输出端Q，Q通过第六反相器I6、第七反相器I7回路正反馈加强输出逻辑0。

(3)当数据信号D＝1时，输出信号Q＝0，反相输出信号QB＝1时，则时钟脉冲生成模块CLK_GEN的输出为Y＝1，YB＝0。这将打开时钟脉冲生成模块CLK_GEN。时钟脉冲生成模块CLK_GEN输出逻辑1，可生成具有高电平窄触发脉冲的时钟脉冲信号clk_pulse，即，时钟脉冲信号clk_pulse＝1。

此时，时钟脉冲信号clk_pulse＝1，第五PMOS晶体管P5截止，第七NMOS晶体管N7、第八NMOS晶体管N8导通；

数据信号D＝1，第五NMOS晶体管N5导通；

反相输出信号QB＝1，第六NMOS晶体管N6导通；

第五PMOS晶体管P5截止，由于下拉通道(第五NMOS晶体管N5、第六NMOS晶体管N6、第七NMOS晶体管N7)全部导通，所以动态节点X被放电至低电平0，使得第六PMOS晶体管P6导通，输出端Q被电压源vdd充电至高电平1。Q通过第六反相器I6、第七反相器I7回路正反馈加强保持输出逻辑1。

(4)当数据信号D＝1时，输出信号Q＝1，反相输出信号QB＝0时，则时钟脉冲生成模块CLK_GEN的输出为Y＝0，YB＝1，这使得时钟脉冲生成模块CLK_GEN保持关断状态，时钟脉冲生成模块CLK_GEN输出逻辑0，因此，产生的时钟脉冲信号clk_pulse不具有触发脉冲。

此时，时钟脉冲信号clk_pulse＝0，第五PMOS晶体管P5导通，第七NMOS晶体管N7、第八NMOS晶体管N8截止；

数据信号D＝1，第五NMOS晶体管N5导通；

反相输出信号QB＝1，第六NMOS晶体管N6导通；

第五PMOS晶体管P5导通，动态节点X被电压源vdd充电，由于其下拉通道(第五NMOS晶体管N5、第六NMOS晶体管N6、第七NMOS晶体管N7)没有全部导通而没有放电通道，因此，动态节点X被电压源vdd充电至高电平1，使得第六PMOS晶体管P6截止，所以Q通过第六反相器I6、第七反相器I7回路继续保持之前的输出1，低功耗触发器100完成输入到输出的传输。

由此可知，低功耗触发器100可通过一条支路对输入信号D进行采样，去除了内部节点(例如，动态节点X)随时钟信号周期预充电过程，并且将反相输出信号QB引入输入端(连接至第六NMOS晶体管N6的栅极)，减少了动态节点X冗余的转换过程，消除低功耗触发器100多余的触发活动，从而降低动态功耗。此外，该低功耗触发器100中只有输入信号D，无需输入数据信号D的相反信号，从而去除了用于产生与数据信号D相反的信号的反相器，使得电路结构更为简洁。

另外，为了进行对比，在图5至图7中示出了作为本申请的三个比较例的三种触发器的结构。

其中，图5示出了数据近输出显式脉冲触发器EP-DCO(explicit-pulse data-close-to-output)的电路图。图6示出了触发器CDFF(Conditional Discharge Flip-Flop)的电路图。图7示出了静态输出控制放点触发器SCDFF(Static output-controlleddischarge flip-flop)的电路图。

EP-DCO是一种显式脉冲式触发器，也是速度最快的脉冲式触发器之一，具有动态结构和很小的延迟，能应用在关键路径上。但是在输入的数据信号D持续为高电平时，内部动态节点X存在冗余的开关转换活动，在每个时钟脉冲CLK-Pulse的上升沿到来时都进行充、放电，给电路带来额外的动态功耗。而且动态节点X的电容负载比较大，降低了电路的性能。

CDFF采用了条件放电技术去除内部动态节点的冗余转换活动。当CLK-Pulse为高电平，输入的数据信号D从逻辑0变为逻辑1时，晶体管N1、N2和N5导通，动态节点X通过晶体管N1、N2和N5放电，使得晶体管P2导通，输出信号Q被上拉为高电平，而反相输出信号QB变为低电平。当输入的数据信号D保持高电平不变时，由于反相输出信号QB＝1，晶体管N5截止，动态节点X的放电路径被切断，晶体管P2截止，输出信号Q保持高电平不变。在整个过程中，与EP-DCO触发器相比，内部动态节点只进行一次充、放电，去除了冗余的开关转换活动，节省了冗余转换活动带来的动态功耗。

与CDFF不同，SCDFF则不需要在每个时钟周期进行预充电，以及SCDFF的切换活动取决于数据切换活动，该数据切换活动往往远小于时钟切换活动。此外，SCDFF能够将双脉冲发生器输出上的负载从每个触发器的三个晶体管减少到两个晶体管(晶体管M2和晶体管M6)。

我们将本文中提及的四种触发器的性能进行了比较。表2中示出了四种触发器的最小D-Q延迟、在不同开关转换几率下的平均功耗、功耗延时积(PDP)等比较结果。从表2中可以看出，在开关活动率为50％或更低时可观察到显著的优点，根据本申请的实施方式的低功耗触发器100在开关活动率为50％时平均功耗为27.49μW，最小D-Q延迟为125psec，以及PDP为3.43。在开关活动率为50％时，冗余时钟脉冲被附加电路停止，因此可降低功耗。因此，在表中所列四种触发器中，根据本申请的实施方式的低功耗触发器100具有最低的最小D-Q延迟、最小的PDP、以及在开关活动率为50％或更低时，低功耗触发器100的平均功耗相较于其余三种触发器显著减小。因此，当数据速率较低时，根据本公开的实施方式的低功耗触发器100不仅可降低功耗，而且具有小的D-Q延迟，可显著改善集成电路的性能。

表2

尽管已经参考附图描述了上述示例实施方式，但应理解上述示例实施方式仅是示例性的，并且不意图将本公开的范围限制于此。本领域的普通技术人员在不背离本公开的范围和精神的情况下，可以在其中进行各种改变和修改。所有这些改变和修改意在被包括在所附权利要求所要求的本发明的范围之内。

本领域普通技术人员可以意识到，结合本文中所公开的实施方式描述的模块，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本公开的范围。

在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本公开的实施方式可以在没有这些具体细节的情况下实践。在一些情况下中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。

类似地，应当理解，为了精简本公开并帮助理解公开的各个方面中的一个或多个，在对本公开的示例性实施方式的描述中，本公开的各个特征有时被一起分组到单个实施方式、图、或者对其的描述中。然而，并不应将该本公开解释成反映如下意图：即所要求保护的本申请要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如相应的权利要求书所反映的那样，其发明点在于可以用少于某个公开的单个实施方式的所有特征的特征来解决相应的技术问题。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本发明的单独实施方式。

本领域的技术人员可以理解，除了特征之间相互排斥之外，可以采用任何组合对本说明书(包括伴随的权利要求、摘要和附图)中公开的所有特征以及如此公开的任何方法或者设备的所有过程或单元进行组合。除非另外明确陈述，本说明书(包括伴随的权利要求、摘要和附图)中公开的每个特征可以由提供相同、等同或相似目的的替代特征来代替。

此外，本领域的技术人员能够理解，尽管在此所述的一些实施方式包括其它实施方式中所包括的某些特征而不是其它特征，但是不同实施方式的特征的组合意味着处于本发明的范围之内并且形成不同的实施方式。例如，在权利要求书中，所要求保护的实施方式的任意之一都可以以任意的组合方式来使用。

以上所述，仅为本发明的具体实施方式或对具体实施方式的说明，本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请公开的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。本申请的保护范围应以权利要求的保护范围为准。

Claims (16)

1.一种触发器，其特征在于，包括：

时钟脉冲生成电路，其被配置成接收第一时钟信号和数据信号，并基于所述数据信号和所述触发器的第一输出信号的电平水平，生成时钟脉冲信号；以及

触发器电路，其被配置成响应于所述时钟脉冲生成电路所生成的时钟脉冲信号的输入，对所述数据信号进行采样并锁存，以至于生成所述第一输出信号和第二输出信号，其中，所述第二输出信号为所述第一输出信号的反相信号，

其中，所述时钟脉冲生成电路包括第一时钟脉冲生成子电路，所述第一时钟脉冲生成子电路被配置成基于所述数据信号和所述第一输出信号的电平水平，生成判断信号，所述判断信号指示所述数据信号和所述第一输出信号的电平水平是否相同，

其中，所述第一时钟脉冲生成子电路包括第一传输门和第二传输门，所述第一传输门和所述第二传输门的第一控制端接收所述第一输出信号，并且所述第一传输门和所述第二传输门的第二控制端接收所述第二输出信号；

其中，当所述第一输出信号具有第一电平时，所述数据信号通过所述第一传输门进行传输；以及

当所述第一输出信号具有第二电平时，所述数据信号通过所述第二传输门进行传输。

2.根据权利要求1所述的触发器，其特征在于，所述时钟脉冲生成电路还包括：

第二时钟脉冲生成子电路，其被配置成将所述第一时钟信号转换为第二时钟信号，所述第二时钟信号为所述第一时钟信号的反相信号且相对于所述第一时钟信号具有延迟；以及

第三时钟脉冲生成子电路，配置成基于所述第一时钟信号、所述第二时钟信号和所述判断信号，生成时钟脉冲信号。

3.根据权利要求2所述的触发器，其特征在于，当所述数据信号和所述第一输出信号具有相同的电平水平时，所述判断信号具有所述第一电平，所述时钟脉冲生成电路生成的所述时钟脉冲信号中对应地不具有触发脉冲。

4.根据权利要求3所述的触发器，其特征在于，当所述数据信号和所述第一输出信号具有不同的电平水平时，所述判断信号具有所述第二电平，所述时钟脉冲生成电路生成的所述时钟脉冲信号对应地具有触发脉冲。

5.根据权利要求2所述的触发器，其特征在于，所述第一时钟脉冲生成子电路还包括：

第一反相器，其输入端接收所述数据信号，输出端连接至所述第一传输门的输入端；以及

第二反相器，其输入端连接至所述第一传输门的输出端和所述第二传输门的输出端，输出端连接至所述第三时钟脉冲生成子电路。

6.根据权利要求1所述的触发器，其特征在于，所述第一传输门包括第一PMOS晶体管和第一NMOS晶体管；

其中，所述第一PMOS晶体管的漏极与所述第一NMOS晶体管的漏极连接，形成所述第一传输门的输入端；

所述第一PMOS晶体管的源极与所述第一NMOS晶体管的源极连接，形成所述第一传输门的输出端；

所述第一PMOS晶体管的栅极接收所述第二输出信号；以及

所述第一NMOS晶体管的栅极接收所述第一输出信号。

7.根据权利要求1所述的触发器，其特征在于，所述第二传输门包括第二PMOS晶体管和第二NMOS晶体管，

其中，所述第二PMOS晶体管的漏极与所述第二NMOS晶体管的漏极连接，形成所述第二传输门的输入端；

所述第二PMOS晶体管的源极与所述第二NMOS晶体管的源极连接，形成所述第二传输门的输出端；

所述第二PMOS晶体管的栅极接收所述第一输出信号；以及

所述第二NMOS晶体管的栅极接收所述第二输出信号。

8.根据权利要求2-5中任意一项所述的触发器，其特征在于，所述第二时钟脉冲生成子电路包括反相器电路单元，所述反相器电路单元包括第三反相器、第四反相器和第五反相器，

其中，所述第三反相器的输入端接收所述时钟信号，输出端连接至所述第四反相器的输入端；

所述第四反相器的输出端连接至所述第五反相器的输入端；以及

所述第五反相器的输出端连接所述第三时钟脉冲生成子电路。

9.根据权利要求8所述的触发器，其特征在于，所述第三时钟脉冲生成子电路包括时钟电路单元和或非门，

其中，所述时钟电路单元接收所述第一时钟信号和所述第二时钟信号，生成第三时钟信号，所述第三时钟信号为所述第一时钟信号和所述第二时钟信号的与非信号，以及

所述判断信号和所述第三时钟信号输入至所述或非门，产生所述时钟脉冲信号。

10.根据权利要求9所述的触发器，其特征在于，当所述数据信号和所述第一输出信号具有不同的电平水平时，所述判断信号具有第二电平，所述时钟脉冲生成电路生成的所述时钟脉冲信号为所述第三时钟信号的反相信号。

11.根据权利要求9所述的触发器，其特征在于，所述时钟电路单元包括第三PMOS晶体管、第四PMOS晶体管、第三NMOS晶体管和第四NMOS晶体管，其中，

所述第三PMOS晶体管的栅极连接至所述第一时钟信号，漏极连接所述第三NMOS晶体管和所述第四PMOS晶体管的漏极，以及源极连接至系统电压源；

所述第四PMOS晶体管的栅极接收所述第二时钟信号，以及源极连接至所述系统电压源；

所述第三NMOS晶体管的栅极接收所述第一时钟信号，以及源极连接至所述第四NMOS晶体管的漏极；以及

所述第四NMOS晶体管的栅极接收所述第二时钟信号，以及源极接地。

12.根据权利要求1所述的触发器，其特征在于，所述触发器电路进一步被配置成，在所述时钟脉冲信号的上升沿对所述数据信号进行采样并锁存所述数据信号，使得所述第一输出信号与所述数据信号相同。

13.根据权利要求12所述的触发器，其特征在于，所述触发器电路包括第五PMOS晶体管、第六PMOS晶体管、第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管和第八NMOS晶体管，

其中，所述第五PMOS晶体管的栅极接收所述时钟脉冲信号，漏极连接至所述第五NMOS晶体管的漏极，以及源极连接至系统电压源；

第六PMOS晶体管的栅极连接至所述第五PMOS晶体管的漏极和所述第五NMOS晶体管的漏极，漏极连接至第八NMOS晶体管的源极，以及源极连接至所述系统电压源；

所述第五NMOS晶体管的栅极接收所述数据信号，以及源极连接至所述第六NMOS晶体管的漏极；

所述第六NMOS晶体管的栅极接收所述第二输出信号，以及源极连接至所述第七NMOS晶体管的漏极；

所述第七NMOS晶体管的栅极接收所述时钟脉冲信号，以及源极接地；

所述第八NMOS晶体管的栅极接收所述时钟脉冲信号，以及漏极接收所述数据信号。

14.根据权利要求13所述的触发器，其特征在于，所述触发器电路还包括构成反相器环路的第六反相器和第七反相器，所述反相器环路接收所述第一输出信号并输出所述第二输出信号，

其中，所述第六反相器的输入端接收所述第一输出信号并连接至所述第七反相器的输出端，以及输出端连接至所述第七反相器的输入端。

15.根据权利要求1所述的触发器，其特征在于，所述第一电平为高电平，所述第二电平为低电平。

16.根据权利要求1所述的触发器，其特征在于，所述触发器在250MHz的时钟频率下运行。

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