CN111600580A - 交叠时钟高性能触发器 - Google Patents

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刘云搏
丛伟林
段清华
王玉嫣
余梅
李建秋
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Chengdu Sino Microelectronics Technology Co ltd
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Chengdu Sino Microelectronics Technology Co ltd
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    • H—ELECTRICITY
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    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption

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Abstract

交叠时钟高性能触发器，涉及集成电路技术，本发明的输入端通过第四传输门接第六反相器的输入端，第六反相器的输出端通过第八传输门接第十反相器的输入端，第十反相器的输出端作为触发器的输出端，第六反相器的输出端通过串联的第七反相器和第五传输门接第六反相器的输入端，第十反相器的输出端通过串联的第十一反相器和第九传输门接第十一反相器的输入端；本发明实现了一种交叠时钟高性能触发器结构，使触发器自身的建立时间小至负数，并且保持正确采样数据。

Description

交叠时钟高性能触发器
技术领域
本发明涉及集成电路技术。
背景技术
传统的触发器电路结构为两级锁存器，且两级锁存器的时钟是非交叠时钟，也就是说其建立时间是正数，数据必须先于时钟一定时间到达。这限制了触发器和整体芯片的频率提升。由于传统芯片的工艺特征尺寸较大(28nm以上)，触发器与触发器之间的组合逻辑延迟比触发器自身的建立时间大一个数量级，所以组合逻辑是影响芯片频率和性能的主要原因，而对触发器自身的建立时间未做特殊处理。
随着芯片工艺特征尺寸越来越小(28nm以下)，组合逻辑的延迟越来越小，其值与触发器自身的建立时间处于同一数量级，甚至更小。所以触发器自身的建立时间对芯片频率和性能的决定作用越来越大，如何减小触发器自身的建立时间、甚至为负数(交叠时钟)，成为28nm以下工艺节点关心的问题。
发明内容
本发明所要解决的技术问题是，提供一种具有极小建立时间(甚至为负建立时间)的触发器。
本发明解决所述技术问题采用的技术方案是，交叠时钟高性能触发器，其特征在于，
输入端通过第四传输门接第六反相器的输入端，第六反相器的输出端通过第八传输门接第十反相器的输入端，第十反相器的输出端作为触发器的输出端，第六反相器的输出端通过串联的第七反相器和第五传输门接第六反相器的输入端，第十反相器的输出端通过串联的第十一反相器和第九传输门接第十反相器的输入端；
第四传输门的OE控制端接第一时钟反相端，第四传输门的OEN控制端接第一时钟同相端；
第五传输门的OE控制端接第一时钟正相端，第五传输门的OEN控制端接第一时钟反相端；
第八传输门的OE控制端接第二时钟反相端，第八传输门的OEN控制端接第二时钟同相端；
第九传输门的OE控制端接第二时钟正相端，第九传输门的OEN控制端接第二时钟反相端。
进一步发的，所述第一时钟与第二时钟的信号频率相同，相位关系符合下述关系：在时域上，第二时钟的下降沿处于第一时钟的低电平，第二时钟的上升沿处于第一时钟的高电平。
本发明实现了一种交叠时钟高性能触发器结构，使触发器自身的建立时间小至负数，并且保持正确采样数据。
附图说明
图1是本发明的结构示意图。
图2是传输门的结构示意图。
图3是反相器的结构示意图。
图4是本发明的时钟时序图。
图5是本发明的仿真波形图。
图6是本发明仿真波形的局部放大图。
具体实施方式
参见图1～图3。
本发明包括两级锁存器，一级锁存器包括第四传输门、第五传输门、第六反相器和第七反相器，二级锁存器包括第八传输门、第九传输门、第十反相器和第十一反相器；
触发器的输入端通过第四传输门接第六反相器的输入端，第六反相器的输出端通过第八传输门接第十反相器的输入端，第十反相器的输出端作为触发器的输出端，第六反相器的输出端通过串联的第七反相器和第五传输门接第六反相器的输入端，第十反相器的输出端通过串联的第十一反相器和第九传输门接第十反相器的输入端；
第四传输门的OE控制端接第一时钟反相端，第四传输门的OEN控制端接第一时钟同相端；
第五传输门的OE控制端接第一时钟正相端，第五传输门的OEN控制端接第一时钟反相端；
第八传输门的OE控制端接第二时钟反相端，第八传输门的OEN控制端接第二时钟同相端；
第九传输门的OE控制端接第二时钟正相端，第九传输门的OEN控制端接第二时钟反相端。
第一时钟和第二时钟频率、占空比相同但二者有相位差，一种实施方式是采用同源的时钟，例如图4，时钟产生电路CK_GEN的输入为时钟CK，输出为两个反相且交叠的时钟信号CK1和CK2。第一时钟CK1经第二反相器102输出为CK1_N信号；第二时钟CK2经反相器(103)输出CK2_N信号。
参见图5～图6，图6为图5的输出Q由0变1时刻局部放大图。时钟CK1和CK2为交叠时钟(低电平交叠)，当数据D端1信号相对于时钟CK2(下降沿有效)的建立时间为负数时，触发器仍然能采样1信号，并从输出端Q输出。
实施例：
图1中101为时钟产生电路，该电路产生两个交叠时钟信号CK1和CK2(如图4所示)；102、103、106、107、110、111为反相器电路；104、105、108、109为传输门电路。
图2为传输门电路结构，由1个PMOS管和1个NMOS管在输入信号和输出信号之间并联组成，它们一端作为输入信号，另一端作为输出信号。PMOS和NMOS的栅端分别为OEN和OE输入端。
图3为反相器电路结构，由1个PMOS管和1个NMOS管在电源和地之间串联组成，PMOS的源端接电源、NMOS的源端接地，它们的栅端接在一起作为输入、它们的漏端接在一起作为输出。
参见图4，由于CK1_N始终与CK1存在反相关系、CK2_N始终与CK2存在反相关系，所以在描述时序时，只对CK1和CK2进行描述。如下所述：
t1时刻：CK1和CK2分别为0和1，此时图1中传输门104是打开的，输入信号D可以进入一级锁存器；传输门108关闭，传输门109打开，所以109、110以及111组成一个锁存器(二级锁存器)，锁存上次采样的数据。
t2时刻：CK1为0、CK2为下降沿，此时图1中传输门108由关闭转换为开启状态、传输门109由开启转换为关闭状态；此时，输入信号D可以进入二级锁存器，并从Q端输出。
t3时刻：CK1为上升沿、CK2为0，此时图1中传输门104由开启转换为关闭状态、传输门105由关闭转换为开启状态，所以105、106以及107组成一个锁存器(一级锁存器)，锁存输入端D的数据。并通过108、110输出到Q端。
t2时刻到t3时刻为交叠时钟，在该时间段内(图4中的X)，数据输入端D与数据输出端Q是连通的。
t4时刻：CK1为1、CK2为上升沿，此时图1中传输门108由开启转换为关闭状态、传输门109由关闭转换为开启状态，所以109、110以及111组成一个锁存器(二级锁存器)，将一级锁存器锁存的值锁存到二级锁存器中，并输出到Q端。
t5时刻：CK1为下降沿、CK2为1，此时图1中传输门104由关闭转换为开启状态、传输门105由开启转换为关闭状态，重新开始锁存输入端D的数据。CK1变为0后，触发器的状态与t1时刻一致。
本发明中的时钟产生电路CK_GEN可以由反相器、缓冲器、与非门、或非门、与门、或门、延时电路等电路中的一种或多种结构组成。
本发明中的触发器可以扩展为时钟使能、复位、置位、同步、异步、初值预设、动态重配置、输出使能等功能中的一种或多种功能组成。
本发明中的触发器可以扩展为复用型寄存器电路结构(可单独配置为触发器或者锁存器)。

Claims (2)

1.交叠时钟高性能触发器，其特征在于，
输入端通过第四传输门接第六反相器的输入端，第六反相器的输出端通过第八传输门接第十反相器的输入端，第十反相器的输出端作为触发器的输出端，第六反相器的输出端通过串联的第七反相器和第五传输门接第六反相器的输入端，第十反相器的输出端通过串联的第十一反相器和第九传输门接第十一反相器的输入端；
第四传输门的OE控制端接第一时钟反相端，第四传输门的OEN控制端接第一时钟同相端；
第五传输门的OE控制端接第一时钟正相端，第五传输门的OEN控制端接第一时钟反相端；
第八传输门的OE控制端接第二时钟反相端，第八传输门的OEN控制端接第二时钟同相端；
第九传输门的OE控制端接第二时钟正相端，第九传输门的OEN控制端接第二时钟反相端。
2.如权利要求1所述的交叠时钟高性能触发器，其特征在于，所述第一时钟与第二时钟的信号频率相同，相位关系符合下述关系：
在时域上，第二时钟的下降沿处于第一时钟的低电平区间，第二时钟的上升沿处于第一时钟的高电平区间。
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