CN101610078A - 双模边沿触发的触发器 - Google Patents

双模边沿触发的触发器 Download PDF

Info

Publication number
CN101610078A
CN101610078A CNA2009101490810A CN200910149081A CN101610078A CN 101610078 A CN101610078 A CN 101610078A CN A2009101490810 A CNA2009101490810 A CN A2009101490810A CN 200910149081 A CN200910149081 A CN 200910149081A CN 101610078 A CN101610078 A CN 101610078A
Authority
CN
China
Prior art keywords
transmission gate
clock signal
flop
triggered flip
edge triggered
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2009101490810A
Other languages
English (en)
Inventor
朴遇铉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
DB HiTek Co Ltd
Original Assignee
Dongbu Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dongbu Electronics Co Ltd filed Critical Dongbu Electronics Co Ltd
Publication of CN101610078A publication Critical patent/CN101610078A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the master-slave type
    • H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits

Landscapes

  • Logic Circuits (AREA)

Abstract

一种边沿触发的触发器，该触发器包括至少一个反相器和至少一个传输门部分。每个传输门部分包括一个上部，该上部具有串联连接的第一传输门和第二传输门，其中，第一传输门根据时钟信号来控制，而第二传输门根据使能时钟信号来控制。每个传输门部分还包括一个下部，该下部具有串联连接的第三传输门和第四传输门，其中第三传输门根据时钟信号来控制以与第一传输门互补，而第四传输门根据使能时钟信号来控制以与第二传输门互补。

Description

双模边沿触发的触发器
本申请要求第10-2008-0056761号(于2008年6月17日递交)韩国专利申请的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及一种边沿触发器。更具体地，本发明涉及一种D触发器，其作为用于ASIC库的触发器，其中在上升沿和下降沿都可以使用该D触发器。
背景技术
出于各种目的，ASIC(专用集成电路)半导体设计被应用于半导体产品或器件，其有助于实现其中使用了半导体的器件的特异性(distinctness)和高性能。
通常，ASIC半导体的设计者使用库以便于设计，其中该库为预先构建的半成品。在这样的库中，广泛地使用了标准单元(standardcell)。触发器被用来执行操作以在逻辑电路中存储和输出数据，其中，触发器依据时钟来工作。上述ASIC库提供这样的触发器。
在时钟从低电平变为高电平的上升沿或在时钟从高电平变为低电平的下降沿，触发器存储并输出一位数据。触发器包括D触发器、T触发器、JK触发器等，并根据不同的目的将它们使用在不同的方面。
图1是相关的边沿触发的D触发器的电路图，其中该D触发器工作在上升沿，并在设计ASIC半导体时被广泛地使用。已知的D触发器包括主部分(master section)100和从部分(slave section)110，其中主部分100在时钟信号CK为低电平时存储并输出数据D，而从部分110在时钟信号CK为高电平时将由主部分100输出的数据D输出到外部。该电路进一步包括三态缓冲器124，以及三态缓冲器132和134，其中三态缓冲器124在时钟信号CK为高电平时将由主部分100输出的数据D输出到从部分110，而三态缓冲器132和134在时钟信号CK为高电平时将由从部分110输出的数据D反馈至主部分100。
上述相关的电路为仅在上升沿工作的D触发器。因此，就设计在上升沿和下降沿均工作的电路而言，需要提供额外的下降沿D触发器。下降沿操作的增加需要双倍的芯片区域，这无效率地使电路设计变得复杂和不便。另外，对于在下降沿触发器中使用的时钟信号，需要进行缓冲以使时钟偏差(clock skew)与在上升沿触发器中使用的时钟信号相匹配。结果，需要更多的芯片区域，且由缓冲引起了不必要的功耗。
发明内容
本发明实施例涉及一种边沿触发的触发器。更具体地，本发明提供一种D触发器，其中，该D触发器作为用于ASIC库的触发器，能够在上升沿和下降沿使用。
本发明实施例涉及一种边沿触发的触发器，该触发器包括至少一个反相器(inverter)和至少一个传输门部分(transmission gatesection)。每个传输门部分包括一个上部(upper part)，该上部具有串联连接的第一传输门和第二传输门，其中，第一传输门由时钟信号来控制，而第二传输门由使能时钟信号来控制。每个传输门部分还包括一个下部(lower part)，该下部具有串联连接的第三传输门和第四传输门，其中，第三传输门根据时钟信号来控制以与第一传输门互补，而第四传输门根据使能时钟信号来控制以与第二传输门互补。
当使能时钟信号为逻辑高电平时，边沿触发的触发器可以相对于时钟信号来工作在上升沿模式，而当使能时钟信号为逻辑低电平时，边沿触发的触发器相对于时钟信号来工作在下降沿模式。
在每个传输门部分中，当使能时钟信号为逻辑高电平时，第二传输门可以接通，而第四传输门可以断开，当使能时钟信号为逻辑低电平时，第二传输门可以断开，而第四传输门可以接通。
每个传输门部分可以包括第一类型传输门部分和第二类型传输门部分中的至少一个，其中，在第一类型传输门部分中，当时钟信号为逻辑高电平时，第一和第二传输门两者都接通，而当时钟信号为逻辑低电平时，第三和第四传输门两者都接通，此外，在第二类型传输门部分中，当时钟信号为逻辑低电平时，第一和第二传输门两者都接通，而当时钟信号为逻辑高电平时，第三和第四传输门两者都接通。
第一传输门可以包括第一NMOS晶体管和第一PMOS晶体管，第二传输门可以包括第二NMOS晶体管和第二PMOS晶体管，第三传输门可以包括第三NMOS晶体管和第三PMOS晶体管，而第四传输门可以包括第四NMOS晶体管和第四PMOS晶体管，而第一到第四PMOS晶体管中的每一个与第一到第四NMOS晶体管中对应的一个NMOS晶体管具有共同的源极和漏极，此外，互补信号(complementary signal)被输入至属于同一传输门的NMOS晶体管和PMOS晶体管两者的栅极。
逻辑高电平可以为电源电压，而逻辑低电平可以为接地电压。
可以将上述边沿触发的触发器设计成在固定电压下施加使能时钟信号时工作在上升沿模式或下降沿模式。
根据本发明实施例，双传输晶体管结构(双通路晶体管结构，dual-pass transistor structure)确保了触发器被控制以便根据使能时钟信号来工作在上升沿模式或下降沿模式。因此，在为要求两种模式的系统进行设计时，可以减少芯片区域、输出引脚的数量和时钟线的数量。从而，可以提高线效率(line efficiency)。
可以减少ASIC触发器库的使用，且可以取消或简化诸如时钟缓冲的额外步骤。因此，可以减少设计时间，并且可以进行稳定的设计。此外，由于不必使用附加的缓冲单元，所以可以减小区域和降低功耗。
可以使用两个晶体管来形成传输门型开关(transmission gatetype switch)。因此，与使用了单传输晶体管(single-pass transistor)的相关电路相比，相对于时钟信号的驱动能力(driving ability)变得更好，这使得能够对高频系统进行有益的设计(advantageousdesign)。
附图说明
图1是相关的边沿触发的D触发器的电路图，其中该D触发器工作在上升沿。
实例图2是具有反相器和传输门的时钟控制的三态缓冲器的电路图。
实例图3是具有两个PMOS晶体管和两个NMOS晶体管的时钟控制的三态缓冲器的电路图，其中上述的两个PMOS晶体管和两个NMOS晶体管串联连接。
实例图4是包括上部和下部的第一类型传输门部分的电路图，其中，上部和下部各具有两个传输门。
实例图5是包括上部和下部的第二类型传输门部分的电路图，其中，上部和下部各具有两个传输门。
实例图6是双模边沿触发的D触发器的电路图，其中该D触发器使用了实例图4或图5中的双传输晶体管开关(dual-passtransistor switch)。
实例图7示出了实例图6的双模边沿触发的D触发器的仿真波形。
实例图8是包括一个计数器的电路图，其中，该计数器使用了工作在上升沿或下降沿的不同的触发器。
具体实施方式
现在将参照附图详细描述本发明的工作原理。参照图1，工作在上升沿的相关边沿触发的D触发器包括主部分100和从部分110。相关的边沿触发的D触发器包括作为组件(constituent elements)的三态缓冲器122、124、132和134。时钟控制的三态缓冲器122、124、132和134可以以多种方式实现，例如，如下所述，以具有反相器的电路来实现。
实例图2是包括反相器和传输门的时钟控制的三态缓冲器的电路图。与使用具有单个NMOS晶体管的传输晶体管(pass transistor)的电路相比，由于该时钟控制的三态缓冲器通过传输门的NMOS晶体管和PMOS晶体管的并联组合(parallel combination)来驱动，所以其适用于在高频下工作的系统。
实例图3是包括两个PMOS晶体管和两个NMOS晶体管的时钟控制的三态缓冲器的电路图，其中两个PMOS晶体管和两个NMOS晶体管串联连接。每个传输晶体管可以只驱动单个晶体管，从而实例图3的电路工作在比使用了传输门的电路低的速度下，并且具有受限的高频系统设计(limit high-frequency system designs)，其中，时钟信号CKB或CKBB输入至上述的各传输晶体管。此外，如果数据信号D被反相(切换，toggle)，则会在输出节点产生噪声。由于这个原因，实例图3的电路在数位上和逻辑上等效于实例图2的电路，但是其在电气上次于实例图2的电路。
为了实现双模边沿触发的触发器，需要一个根据使能时钟信号来选择上升沿模式或下降沿模式的开关。在本发明的实施例中，通过使用双传输晶体管(dual-pass transistor switch)来实现用作开关的传输门部分。这个开关包括处理使能时钟的部分，还包括实例图2的三态缓冲器的一部分，其中，时钟信号CKB或CKBB被施加至该三态缓冲器。如上所述，实例图2的结构由于其电气上的稳定性而可以被使用。
实例图4是包括上部和下部的第一类型传输门部分400的电路图，其中，该上部和下部各具有两个传输门。实例图5是包括上部和下部的第二类型传输门部分500的电路图，其中，该上部和下部各具有两个传输门。在实例图4所示的第一类型传输门部分400和实例图5所示的第二类型传输门部分500中，可以将受时钟信号CKB和CKBB控制的传输晶体管串联连接至施加了使能时钟信号EC和ECB的传输晶体管。除了将时钟信号CKB和CKBB进行反置之外，实例图4的传输门部分400和实例图5的传输门部分500都可以作为使用了双传输晶体管的开关来工作。在本发明实施例中，可以通过具有一个PMOS晶体管和一个NMOS晶体管的传输门来实现上述传输晶体管，其中PMOS晶体管和NMOS晶体管共源极和漏极，而它们的栅极根据互补信号(complementary signal)来控制。
参照实例图4，第一类型传输门部分400的上部可以设置有第一传输门410和第二传输门420，其中第一传输门410和第二传输门420串联连接在输入端450和输出端460之间。第一传输门410可以根据互补的时钟信号NMOS-CKB和PMOS-CKBB来控制，而第二传输门420可以根据互补的使能时钟信号EC和ECB来控制。第一类型传输门部分400的下部可以具有第三传输门430和第四传输门440，其中，第三传输门430和第四传输门440串联连接在输入端450和输出端460之间。第三传输门430可以根据互补的时钟信号NMOS-CKBB和PMOS-CKB来控制，而第四传输门440可以根据互补的使能时钟信号NMOS-ECB和PMOS-EC来控制。
参照实例图5，第二类型传输门部分500的上部可以设置有第一传输门510和第二传输门520，其中，第一传输门510和第二传输门520串联连接在输入端550和输出端560之间。第一传输门510可以根据互补的时钟信号NMOS-CKBB和PMOS-CKB来控制，而第二传输门520可以根据互补的使能时钟信号NMOS-EC和PMOS-ECB来控制。第二类型传输门部分500的下部可以设置有第三传输门530和第四传输门540，其中第三传输门530和第四传输门540串联连接在输入端550和输出端560之间。第三传输门530可以根据互补的时钟信号NMOS-CKB和PMOS-CKBB来控制，而第四传输门540可以根据互补的使能时钟信号NMOS-ECB和PMOS-EC来控制。
如果使能时钟信号EC处于逻辑高电平，则与使能时钟信号EC互补的使能时钟信号ECB变为逻辑低电平。当发生这种情况时，在实例图4所示的第一类型传输门部分400中，上部节点470被连接至输出端460，而下部节点480被置于浮态(floating state)。然后，当处于逻辑高电平的时钟信号CKB或处于逻辑低电平的时钟信号CKBB被输入时，输入端450上的信号经由上部节点470被传输至输出端460。同时，在实例图5所示的第二类型传输门部分500中，上部节点570被连接至输出端560，而下部节点580被置于浮态。然后，当处于逻辑低电平的时钟信号CKB或处于逻辑高电平的时钟信号CKBB被输入时，输入端550上的信号经由上部节点570被传输至输出端560。
可选地，如果使能时钟信号EC处于逻辑低电平，则与使能时钟信号EC互补的使能时钟信号ECB变为逻辑高电平。当发生这种情况时，在实例图4所示的第一类型传输门部分400中，下部节点480被连接至输出端460，而上部节点470被置于浮态。然后，当处于逻辑低电平的时钟信号CKB或处于逻辑高电平的时钟信号CKBB被输入时，输入端450上的信号经由下部节点480被传输至输出端460。同时，在实例图5所示的第二类型传输门部分500中，下部节点580被连接至输出端560，而上部节点570被置于浮态。然后，当处于逻辑高电平的时钟信号CKB或处于逻辑低电平的时钟信号CKBB被输入时，输入端550上的信号经由下部节点580被传输至输出端560。
实例图6是双模边沿触发的D触发器600的电路图，其中，该D触发器600使用了实例图4或图5的双传输晶体管开关。如果使用的是实例图4或图5的双传输晶体管开关，也就是，第一类型传输门部分400或第二类型传输门部分500，而不是用作D触发器开关的已知传输晶体管，就可以根据EC信号640来选择性地控制和使用上升沿模式或下降沿模式。
在本发明实施例中，D触发器600可以包括数据输入端(D)610、数据输出端(Q)620、反相的数据输出端(QB)622、时钟端(CK)630、使能时钟端(EC)640、第一反相器650、第二反相器651、第三反相器652以及第四反相器653，其中，第一反相器650将CK端630的输入的反相信号输出至CKB端632，第二反相器651将CKB端632的输入的反相信号输出至CKBB端634，第三反相器652将EC端640的输入的反相信号输出至ECB端642，而第四反相器653将D端610的输入的反相信号输出至节点N1。D触发器600可以进一步包括第一传输门部分662、第五反相器654、第六反相器655、第二传输门部分672、第三传输门部分674、第七反相器656、第八反相器657、第四传输门部分664、第九反相器658和第十反相器659，其中，第一传输门部分662由第一类型传输门部分400形成以便将节点N1的输入输出至节点N2，第五反相器654将节点N2的输入的反相信号输出至节点N3，第六反相器655将节点N3的输入的反相信号输出至节点N4，第二传输门部分672由第二类型传输门部分500形成以便将节点N4的输入输出至节点N2，第三传输门部分674由第二类型传输门部分500形成以便将节点N3的输入输出至节点N5，第七反相器656将节点N5的输入的反相信号输出至节点N6，第八反相器657将节点N6的输入的反相信号输出至节点N7，第四传输门部分664由第一类型传输门部分400形成以便将节点N7的输入输出至节点N5，第九反相器658将节点N6的输入的反相信号输出至Q端620，而第十反相器659将节点N7的输入的反相信号输出至QB端622。
当EC信号640处于逻辑高电平时，实例图6的电路600作为上升沿模式的D触发器来工作。当CK信号630处于逻辑低电平时，由第一类型传输门部分400形成的第一传输门部分662和第四传输门部分664接通(turn on)，而由第二类型传输门部分500形成的第二传输门部分672和第三传输门部分674断开(turn off)。当发生这种情况时，先前的数据被传送至用作数据输出端的Q端620。如果CK信号630变为逻辑高电平，则由第一类型传输门部分400形成的第一传输门部分662和第四传输门部分664断开，而由第二类型传输门部分500形成的第二传输门部分672和第三传输门部分674接通。当发生这种情况时，从用作数据输入端的D端610预先输入至第一传输门部分662的输出端的数据被输出至Q端620。因此，在CK信号630变为逻辑高电平时，执行读取D端610的数据的操作。
当EC信号640处于逻辑低电平时，实例图6的电路600作为下降沿模式的D触发器来工作。当CK信号630处于逻辑高电平时，由第一类型传输门部分400形成的第一传输门部分662和第四传输门部分664接通，而由第二类型传输门部分500形成的第二传输门部分672和第三传输门部分674断开。当发生这种情况时，先前的数据被传送至用作数据输出端的Q端620。如果CK信号630变为逻辑低电平，则由第一类型传输门部分400形成的第一传输门部分662和第四传输门部分664断开，而由第二类型传输门部分500形成的第二传输门部分672和第三传输门部分674接通。当发生这种情况时，从用作数据输入端的D端610预先输入至第一传输门部分662的输出端的数据被输出至Q端620。因此，在CK信号630变为逻辑低电平时，执行读取D端610的数据的操作。
实例图7示出了实例图6中所示的双模边沿触发的D触发器600的仿真波形。使用0.13um的工艺参数(process parameter)来进行该仿真。可以看出，当EC信号处于逻辑高电平时，实例图6的电路作为上升沿模式的触发器来工作，而当EC信号处于逻辑低电平时，实例图6的电路作为下降沿模式的触发器来工作。
实例图8是包括计数器的电路图，该计数器使用了分别工作在上升沿和下降沿的不同触发器。在其他情况下，当使用在上升沿工作的触发器810和在下降沿工作的触发器820时，一共使用了十个输出引脚，这会导致芯片区域的增加和很高的设计复杂度。另外，由于时钟信号被施加到两条线，所以需要考虑时钟缓冲。相比之下，在单个计数器中，如果使用根据本发明实施例的双模边沿触发的触发器，则触发器可以在上升沿和下降沿都工作。因此，仅设置了五个输出引脚，这可以减小芯片区域和降低设计的复杂度。另外，由于时钟信号分配(share)给单根线，所以不用过多地考虑时钟缓冲。
本发明实施例的双模边沿触发的功能还可以应用于不同种类的触发器，诸如扫描-使能触发器(scan-enable flip-flop)，复位触发器(reset flip-flop)，设置触发器(set flip-flop)等。
在本发明所披露的实施例中可以作各种修改和变化，这对本领域技术人员来说是明显和显而易见的。因此，如果这些修改和变化落在所附权利要求和其等同替换的范围内，本发明所披露的实施例旨在覆盖这些明显和显而易见的修改和变化。

Claims (7)

1.一种边沿触发的触发器，包括：
一个或一个以上反相器和一个或一个以上传输门部分，
其中，每个传输门部分包括
上部，所述上部设置有串联连接的第一传输门和第二传输门，所述第一传输门根据时钟信号来控制，而所述第二传输门根据使能时钟信号来控制，以及
下部，所述下部设置有串联连接的第三传输门和第四传输门，所述第三传输门根据所述时钟信号来控制以与所述第一传输门互补，而所述第四传输门根据所述使能时钟信号来控制以与所述第二传输门互补。
2.根据权利要求1所述的边沿触发的触发器，其中，当所述使能时钟信号处于逻辑高电平时，所述边沿触发的触发器相对于所述时钟信号来工作在上升沿模式，而当所述使能时钟信号处于逻辑低电平时，所述边沿触发的触发器相对于所述时钟信号工作在下降沿模式。
3.根据权利要求1所述的边沿触发的触发器，其中，在每个传输门部分中，
当所述使能时钟信号处于逻辑高电平时，所述第二传输门接通，而所述第四传输门断开，以及
当所述使能时钟信号处于逻辑低电平时，所述第二传输门断开，而所述第四传输门接通。
4.根据权利要求3所述的边沿触发的触发器，其中，每个传输门部分包括第一类型传输门部分和第二类型传输门部分中的至少一个，
在所述第一类型传输门部分中，当所述时钟信号处于逻辑高电平时，所述第一和第二传输门都接通，而当所述时钟信号处于逻辑低电平时，所述第三和第四传输门都接通，以及
在所述第二类型传输门部分中，当所述时钟信号处于逻辑低电平时，所述第一和第二传输门都接通，而当所述时钟信号处于逻辑高电平时，所述第三和第四传输门都接通。
5.根据权利要求1所述的边沿触发的触发器，其中，
所述第一传输门包括第一NMOS晶体管和第一PMOS晶体管，所述第二传输门包括第二NMOS晶体管和第二PMOS晶体管，所述第三传输门包括第三NMOS晶体管和第三PMOS晶体管，所述第四传输门包括第四NMOS晶体管和第四PMOS晶体管，所述第一到第四PMOS晶体管中的每一个与所述第一到第四NMOS晶体管中对应的一个NMOS晶体管具有共同的源极和漏极，以及
互补信号被输入至属于同一传输门的NMOS晶体管和PMOS晶体管两者的栅极。
6.根据权利要求1所述的边沿触发的触发器，其中，所述逻辑高电平为电源电压，而所述逻辑低电平为接地电压。
7.根据权利要求1到5中任意一项所述的边沿触发的触发器，其中，所述边沿触发的触发器被设计成在固定电压下施加所述使能时钟信号时工作在所述上升沿模式或所述下降沿模式。
CNA2009101490810A 2008-06-17 2009-06-17 双模边沿触发的触发器 Pending CN101610078A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020080056761A KR20090131010A (ko) 2008-06-17 2008-06-17 듀얼 모드 에지 트리거 플립플롭
KR1020080056761 2008-06-17

Publications (1)

Publication Number Publication Date
CN101610078A true CN101610078A (zh) 2009-12-23

Family

ID=41414181

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2009101490810A Pending CN101610078A (zh) 2008-06-17 2009-06-17 双模边沿触发的触发器

Country Status (4)

Country Link
US (1) US20090309641A1 (zh)
KR (1) KR20090131010A (zh)
CN (1) CN101610078A (zh)
TW (1) TW201001919A (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103247324A (zh) * 2012-02-07 2013-08-14 北京兆易创新科技股份有限公司 一种串行接口快闪存储器及其设计方法
CN103795393A (zh) * 2012-10-26 2014-05-14 飞思卡尔半导体公司 状态保持电源门控单元
CN105247377A (zh) * 2013-05-29 2016-01-13 高通股份有限公司 用于触发器盘区域和功率优化的电路和布局技术
TWI573396B (zh) * 2014-06-30 2017-03-01 東芝股份有限公司 Positive and negative circuit
TWI631825B (zh) * 2013-09-11 2018-08-01 波音公司 具有降低功率消耗之濾波輻射強化正反器
CN111082783A (zh) * 2019-12-25 2020-04-28 重庆大学 一种全差分静态逻辑超高速d触发器
CN111600580A (zh) * 2020-06-19 2020-08-28 成都华微电子科技有限公司 交叠时钟高性能触发器

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009105586A (ja) * 2007-10-23 2009-05-14 Nec Electronics Corp ラッチ回路
US8990648B2 (en) 2012-03-28 2015-03-24 International Business Machines Corporation Optimized synchronous scan flip flop circuit
US9081061B1 (en) * 2014-04-27 2015-07-14 Freescale Semiconductor, Inc. Scan flip-flop
US9473117B2 (en) * 2015-02-13 2016-10-18 Samsung Electronics Co., Ltd. Multi-bit flip-flops and scan chain circuits
US9985611B2 (en) * 2015-10-23 2018-05-29 Intel Corporation Tunnel field-effect transistor (TFET) based high-density and low-power sequential
US9665160B1 (en) 2016-05-17 2017-05-30 Qualcomm Incorporated Unified retention flip-flop architecture and control
CN106023901B (zh) * 2016-08-03 2018-07-17 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
CN109412565B (zh) * 2017-08-18 2022-07-15 深圳指芯智能科技有限公司 一种多路信号选择控制电路
CN118249803A (zh) * 2024-03-22 2024-06-25 杭州芯迈半导体技术有限公司 一种双向信号传输电路及其控制方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5250858A (en) * 1992-02-19 1993-10-05 Vlsi Technology, Inc. Double-edge triggered memory device and system
JP2692589B2 (ja) * 1994-06-28 1997-12-17 日本電気株式会社 駆動回路
JP3587248B2 (ja) * 2000-12-20 2004-11-10 日本電気株式会社 スキャン用フリップフロップ
US6850103B2 (en) * 2002-09-27 2005-02-01 Texas Instruments Incorporated Low leakage single-step latch circuit
JP2009105586A (ja) * 2007-10-23 2009-05-14 Nec Electronics Corp ラッチ回路

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103247324A (zh) * 2012-02-07 2013-08-14 北京兆易创新科技股份有限公司 一种串行接口快闪存储器及其设计方法
CN103247324B (zh) * 2012-02-07 2016-01-06 北京兆易创新科技股份有限公司 一种串行接口快闪存储器及其设计方法
CN103795393A (zh) * 2012-10-26 2014-05-14 飞思卡尔半导体公司 状态保持电源门控单元
CN103795393B (zh) * 2012-10-26 2018-12-11 恩智浦美国有限公司 状态保持电源门控单元
CN105247377A (zh) * 2013-05-29 2016-01-13 高通股份有限公司 用于触发器盘区域和功率优化的电路和布局技术
CN105247377B (zh) * 2013-05-29 2018-02-09 高通股份有限公司 用于触发器盘区域和功率优化的电路和布局技术
TWI631825B (zh) * 2013-09-11 2018-08-01 波音公司 具有降低功率消耗之濾波輻射強化正反器
TWI573396B (zh) * 2014-06-30 2017-03-01 東芝股份有限公司 Positive and negative circuit
CN111082783A (zh) * 2019-12-25 2020-04-28 重庆大学 一种全差分静态逻辑超高速d触发器
CN111600580A (zh) * 2020-06-19 2020-08-28 成都华微电子科技有限公司 交叠时钟高性能触发器

Also Published As

Publication number Publication date
KR20090131010A (ko) 2009-12-28
TW201001919A (en) 2010-01-01
US20090309641A1 (en) 2009-12-17

Similar Documents

Publication Publication Date Title
CN101610078A (zh) 双模边沿触发的触发器
US9641159B1 (en) Flip-flop circuit
EP2898599B1 (en) Clock gating circuit for reducing dynamic power
US8643411B1 (en) System for generating gated clock signals
CN108233894B (zh) 一种基于双模冗余的低功耗双边沿触发器
US8797077B2 (en) Master-slave flip-flop circuit
US20140266365A1 (en) Latency/area/power flip-flops for high-speed cpu applications
US20150236676A1 (en) Reduced dynamic power d flip-flop
US7873896B2 (en) High performance pulsed storage circuit
US6573775B2 (en) Integrated circuit flip-flops that utilize master and slave latched sense amplifiers
KR20140077464A (ko) 누설전류 보상기능을 구비한 티에스피씨 동적 플립플롭
US7411432B1 (en) Integrated circuits and complementary CMOS circuits for frequency dividers
KR100896177B1 (ko) 고속 플립플롭
US8026754B2 (en) Low latency flop circuit
US12078679B2 (en) Flip-flop circuitry
JP3563377B2 (ja) フリップフロップ回路
CN110635784A (zh) 免保持动态d触发器
US6700425B1 (en) Multi-phase clock generators that utilize differential signals to achieve reduced setup and hold times
US9729128B2 (en) Area-delay-power efficient multibit flip-flop
US11429136B2 (en) High speed multi moduli CMOS clock divider
US6320421B1 (en) Logic circuit
Sarkar Design and analysis of Low Power High Speed Pulse Triggered Flip Flop
EP2184852B1 (en) Latch circuit including data input terminal and scan data input terminal, and semiconductor device and control method
JP3565257B2 (ja) フリップフロップ回路
KR20070000177A (ko) 저전력 플립플롭 장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20091223