JP2009105586A - ラッチ回路 - Google Patents

Abstract

【課題】ラッチ回路のクロックエッジ極性を変更する信号とクロック自身との間の論理回路によりデータホールド時間の制約に圧迫を受ける問題がある。
【解決手段】本発明に基づくラッチ回路は、第１信号に応じ第２信号をゲーティングし第３信号を出力する第１データゲーティング回路と、前記第１信号に応じ前記第２信号を、上記第１データゲーティング回路に対し反転に、ゲーティングし第４信号を出力する第２データゲーティング回路と、第５信号に応じ前記第３信号と前記第４信号の何れか一方を保持信号として出力するセレクタ回路と、前記保持信号を記憶する双安定回路を具備することを特徴とする。
【選択図】図１

Description

本発明は、ラッチ回路および半導体装置に関するものである。

図６は、特許文献１に記載のフリップフロップ（１）の実施図である。 符号１０は一般的なＤフリップフロップであり、選択回路（７）を介して単相クロックを入力する構成を採る。

選択回路（７）は、クロック入力端子（３）に入力されたクロックに対し、正転して出力する状態と反転して出力する状態とを選択端子（４）に入力する選択信号に応じ切り替える。

このようにフリップフロップ（１）は、入力されるクロックの立ち上がりで動作するか、または立ち下がりで動作するかを、容易に切り替えることができ、クロックエッジの極性変更に拠るタイミング調整を行うことができる。 なお関連するラッチ回路の記載がある特許文献２や特許文献３がある。

特開平１１−１４５７８８号公報（図１） 特開平０６−２６０９０１号公報 特開平１０−０８３６９３号公報

しかしながら上述した従来技術は、Ｄフリップフロップ（１０）のタイミング制約、より具体的にはデータホールド時間の制約を圧迫する、という問題がある。

クロック入力端子（３）に入力されたクロックは、選択端子（４）に入力する選択信号との間で論理（すなわち選択回路（７））を構成する必要があり、従って選択回路（７）に相当する遅延時間だけＤフリップフロップ（１０）に到達する時間が遅れる。 この結果としてＤフリップフロップ（１０）は、この遅延時間の分だけ、データホールド時間を余分に確保しなければならない。

上述の課題を解決するために本発明のラッチ回路は、その第一の側面に拠れば、第１信号に応じ第２信号をゲーティングし第３信号を出力する第１データゲーティング回路と、前記第１信号に応じ前記第２信号を、上記第１データゲーティング回路に対し反転に、ゲーティングし第４信号を出力する第２データゲーティング回路と、第５信号に応じ前記第３信号と前記第４信号の何れか一方を保持信号として出力するセレクタ回路と、前記保持信号を記憶する双安定回路とを備えたことを特徴とする。

また第二の側面に拠れば、第１信号に応じゲーティングする第１データゲーティング回路と第２信号に応じゲーティングする第２データゲーティング回路とを直列に結合させて成る第１回路を有し、前記第１信号に応じ、上記第１データゲーティング回路に対し反転に、ゲーティングする第３データゲーティング回路と前記第２信号に応じ、上記第２データゲーティング回路に対し反転に、ゲーティングする第４データゲーティング回路とを直列に結合させて成る第２回路を有し、前記第１回路と前記第２回路とを並列に結合させて成る第３回路と、前記第３回路の一方の端子から第３信号を入力し他方の端子から出力する信号を保持信号として記憶する双安定回路とを備えたことを特徴とするラッチ回路である。

さらに第三の側面に拠れば、第１信号に応じスイッチングする第１導電型の第１トランジスタと第２信号に応じスイッチングする前記第１導電型の第２トランジスタとを直列に結合させて成る第１回路を有し、前記第１信号に応じスイッチングする上記第１導電型とは異なる第２導電型の第３トランジスタと前記第２信号に応じスイッチングする前記第２導電型の第４トランジスタとを直列に結合させて成る第２回路を有し、前記第１回路と前記第２回路とを並列に結合させて成る第３回路と、前記第３回路の一方の端子から第３信号を入力し他方の端子から出力する信号を保持信号として記憶する双安定回路と、を備えたことを特徴とするラッチ回路である。

本発明に拠れば、データホールド時間の制約を圧迫することなく、クロックエッジの極性変更に拠るタイミング調整ができるラッチ回路を提供することができる。

以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において同一要素には同一の符号が付されており、また説明の煩雑さを回避するために必要に応じて重複説明は省略する。

図１は、本発明の一実施形態からなるラッチ回路の構成を表すブロック図である。 符号１０１はデータを入力する入力端子、符号１０２はクロックまたは選択信号を入力する入力端子、符号１０３は選択信号またはクロックを入力する端子、符号１０４はデータを出力する出力端子である。

符号２１０と２２０は反転型と正転型のデータゲーティング回路（Ｄａｔａ Ｇａｔｉｎｇ Ｃｉｒｃｕｉｔ）であり、より具体的な回路名で言えば、双方向性があるバイラテラルゲート（Ｂｉｌａｔｅｒａｌ Ｇａｔｅ）回路やパストランジスタ（Ｐａｓｓ−Ｔｒａｎｓｉｓｔｏｒ）回路、単方向性ならばクロックドインバータ（Ｃｌｏｃｋｅｄ Ｉｎｖｅｒｔｅｒ）回路などである。

符号３００は選択回路であり、入力端子（１０３）に入力される信号に応じ端子（ＮＴ１）あるいは端子（ＮＴ２）に現れる信号を出力する。 本実施例の場合は、入力端子（１０３）の信号がＬｏｗ（以下、Ｌと略記する）のときに端子（ＮＴ１）の信号を出力し、入力端子（１０３）の信号がＨｉｇｈ（以下、Ｈと略記する）のときに端子（ＮＴ２）の信号を出力する。

符号４００は双安定回路であり、選択回路（３００）の出力信号を記憶すると共に出力端子（１０４）へ信号を出力する。

表１は、図１に示すラッチ回路の真理値表である。 遷移状態（Ａ）と（Ｂ）は入力端子（１０３）にＬを入力した状態を示し、更に前者の遷移状態（Ａ）は入力端子（１０２）にＬを入力した状態、後者の遷移状態（Ｂ）は入力端子（１０２）にＨを入力した状態を示す。

前者の遷移状態（Ａ）において、反転型データゲーティング回路（２１０）はゲートが開いた状態にあって、入力端子（１０１）に入力される信号を端子（ＮＴ１）へスルー（Ｔｈｒｏｕｇｈ）させ、他方で正転型データゲーティング回路（２２０）はゲートが閉じた状態にあって、入力端子（１０１）に入力される信号に依らず、端子（ＮＴ２）に対しハイインピーダンス（Ｈｉｇｈ Ｉｍｐｅｄａｎｃｅであり以下、Ｚと略記する）を現す。

次に遷移状態（Ａ）において、選択回路（３００）は端子（ＮＴ２）に現れる信号あるいはその状態に依らず、端子（ＮＴ１）に現れる信号を出力すると共に、双安定回路（４００）はその出力信号を記憶し且つ出力端子（１０４）へ出力する。 この状態をラッチ回路のスルー状態と称する。

後者の遷移状態（Ｂ）において、反転型データゲーティング回路（２１０）はゲートが閉じた状態にあって、入力端子（１０１）に入力される信号に依らず、端子（ＮＴ１）に対しＺを現し、他方で正転型データゲーティング回路（２２０）はゲートが開いた状態にあって、入力端子（１０１）に入力される信号を端子（ＮＴ２）へスルーさせる。

なおデータゲーティング回路２１０と２２０は、データゲーティングの動作において、このように互いに反転の関係にある。 さらに言えば、データゲーティング回路２１０と２２０は少なくとも反転動作の関係にあれば必要充分であり、よって符号２１０を正転型データゲーティング回路と成し且つ符号２２０を反転型データゲーティング回路と成しても良い。

次に遷移状態（Ｂ）において、選択回路（３００）は（遷移状態（Ａ）と同様に）、端子（ＮＴ２）に現れる信号あるいはその状態に依らず端子（ＮＴ１）に現れる信号を出力するのであるが、この場合の端子（ＮＴ１）はＺの状態にあるために、双安定回路（４００）は遷移状態（Ｂ）に至る直前の記憶値を維持し且つ出力端子（１０４）へ出力し続ける。 この状態をラッチ回路のラッチ状態と称する。

上述の通り遷移状態（Ａ）と（Ｂ）は、入力端子（１０１）をデータの入力端子、入力端子（１０２）を「反転クロック」の入力端子、出力端子（１０４）をデータの出力端子とする反転型のラッチ回路の真理値表を呈する。

遷移状態（Ｃ）と（Ｄ）は入力端子（１０３）にＨを入力した状態を示し、更に前者の遷移状態（Ｃ）は入力端子（１０２）にＬを入力した状態、後者の遷移状態（Ｄ）は入力端子（１０２）にＨを入力した状態を示す。

前者の遷移状態（Ｃ）において、反転型データゲーティング回路（２１０）はゲートが開いた状態にあって、入力端子（１０１）に入力される信号を端子（ＮＴ１）へスルーさせ、他方で正転型データゲーティング回路（２２０）はゲートが閉じた状態にあって、入力端子（１０１）に入力される信号に依らず、端子（ＮＴ２）に対しＺを現す。

次に遷移状態（Ｃ）において、選択回路（３００）は端子（ＮＴ１）に現れる信号あるいはその状態に依らず端子（ＮＴ２）に現れる信号を出力するのであるが、この場合の端子（ＮＴ２）はＺの状態にあるために、双安定回路（４００）は遷移状態（Ｃ）に至る直前の記憶値を維持し且つ出力端子（１０４）へ出力し続ける、すなわちラッチ状態にある。

後者の遷移状態（Ｄ）において、反転型データゲーティング回路（２１０）はゲートが閉じた状態にあって、入力端子（１０１）に入力される信号に依らず、端子（ＮＴ１）に対しＺを現し、他方で正転型データゲーティング回路（２２０）はゲートが開いた状態にあって、入力端子（１０１）に入力される信号を端子（ＮＴ２）へスルーさせる。

次に遷移状態（Ｄ）において、選択回路（３００）は（遷移状態（Ｃ）と同様に）、端子（ＮＴ１）に現れる信号あるいはその状態に依らず、端子（ＮＴ２）に現れる信号を出力すると共に、双安定回路（４００）はその出力信号を記憶し且つ出力端子（１０４）へ出力する、すなわちスルー状態にある。

上述の通り遷移状態（Ｃ）と（Ｄ）は、入力端子（１０１）をデータの入力端子、入力端子（１０２）を「正転クロック」の入力端子、出力端子（１０４）をデータの出力端子とする正転型のラッチ回路の真理値表を呈する。

このように図１に示すラッチ回路は、入力端子（１０３）に入力する信号に応じ、極性の異なる（反転型と正転型の）ラッチ回路へ容易に変更できる作用を備える。

さらに図１に示すラッチ回路の効果を述べる。 入力端子（１０２）に入力されたクロックは、入力端子（１０３）に入力された（ラッチ回路が反転型と正転型との間で極性を選択する）信号との間で論理を構成する必要がない。 従って、そのクロックが（ラッチ回路の機能として根源的な機能要素である）データゲーティング回路２１０あるいは２２０へ到達する時間に遅れがない為に、ラッチ回路のデータホールド時間の制約を圧迫することもなくなり、言い換えればデータホールド時間を余分に確保する必要もなくなる。

表２も図１に示すラッチ回路の真理値表であり、また表１と同等の真理値表である。 但し表２は、表１に示す遷移状態（Ａ）乃至（Ｄ）を並び替えた表であり、すなわち遷移状態（Ａ）、（Ｃ）、（Ｂ）、（Ｄ）の順に並び替えられている。

そこで先づ遷移状態（Ａ）と（Ｃ）に着目するならば、入力端子（１０１）をデータの入力端子、「入力端子（１０３）を反転クロックの入力端子」、出力端子（１０４）をデータの出力端子とする反転型のラッチ回路の真理値表を呈する。

次に遷移状態（Ｂ）と（Ｄ）に着目するならば、入力端子（１０１）をデータの入力端子、「入力端子（１０３）を正転クロックの入力端子」、出力端子（１０４）をデータの出力端子とする正転型のラッチ回路の真理値表を呈する。

このように図１に示すラッチ回路は、入力端子（１０２）に入力する信号にも応じ、極性の異なる（反転型と正転型の）ラッチ回路へ容易に変更することができる。

図２は、本発明の他の一実施形態からなるラッチ回路の構成を表す回路図である。 ここで、図１に示した要素と同一の要素は同一の符号を附してある。

そこで先づ一つの側面から図２のラッチ回路の構成を説明する。 すなわち図１に示す選択回路（３００）と同一要素である図２に示す選択回路（３００）の構成を説明する。

符号３１０と３２０は反転型と正転型のデータゲーティング回路である。 なお具体的な回路名で言えば、双方向性があるバイラテラルゲート回路やパストランジスタ回路、単方向性ならばクロックドインバータ回路などである。

反転型データゲーティング回路（３１０）は、入力端子（１０３）に入力する信号に応じ、ゲートを開閉し端子（ＮＴ１）に現れる信号あるいはその状態を出力端子（１０４）へ出力する。 同様に、正転型データゲーティング回路（３２０）は、入力端子（１０３）に入力する信号に応じ、ゲートを開閉し端子（ＮＴ２）に現れる信号あるいはその状態を出力端子（１０４）へ出力する。

ここでデータゲーティング回路３１０と３２０は、データゲーティングの動作において、互いに反転の関係にある。 すなわち入力端子（１０３）に入力する信号に応じ、反転型データゲーティング回路（３１０）が開いているときは正転型データゲーティング回路（３２０）が閉じ、逆に反転型データゲーティング回路（３１０）が閉じているときは正転型データゲーティング回路（３２０）が開いている。 さらに言えば、データゲーティング回路３１０と３２０は少なくとも反転動作の関係にあれば必要充分であり、よって符号３１０を正転型データゲーティング回路と成し且つ符号３２０を反転型データゲーティング回路と成しても良い。

この側面に基づくならばデータゲーティング回路（２１０）と（３１０）は、入力端子（１０１）と出力端子（１０４）との間で直列な結合関係にあれば充分であり、よって位置関係を交換しても良い。 同様にデータゲーティング回路（２２０）と（３２０）も、入力端子（１０１）と出力端子（１０４）との間で直列な結合関係にあれば充分であり、よって位置関係を交換しても良い。

次に他の一つの側面から図２のラッチ回路の構成を説明する。 すなわち上述の説明はデータゲーティング回路をブロックレベルに留めていたが、さらに階層を一段階下げてトランジスタレベルにおいて構成を説明する。

反転型データゲーティング回路（２１０）と（３１０）は各々が符号２１１と３１１を附した一個のＰ型トランジスタで構成し、正転型データゲーティング回路（２２０）と（３２０）は各々が符号２２１と３２１を附した一個のＮ型トランジスタで構成する。

なお双安定回路（４００）も階層を一段階下げてブロックレベルにおいて具体化した一つの構成を説明する。 符号４０１と４０２は共にインバータであり、リング状に結合して双安定回路を構成する。 双安定回路（４００）は、インバータ（４０１）の入力端子とインバータ（４０２）の出力端子とを共有し且つ出力端子（１０４）とも共有するバルーン型である。

なお符号１０５を附した端子は、インバータ（４０１）の出力端子とインバータ（４０２）の入力端子とを共有する端子であり、出力端子（１０４）から出力される信号に対し反転した信号を出力する出力端子（１０５）として機能する。

図３は、本発明の他の一実施形態からなるラッチ回路の構成を表す回路図である。 ここで、図１乃至図２に示した要素と同一の要素は同一の符号を附してある。

そこで先づ一つの側面から図３のラッチ回路の構成を説明する。 符号５１０と５２０は反転型と正転型のデータゲーティング回路であり、入力端子（１０１）に入力する信号に応じゲートを開閉する。 また符号６１０と６２０も反転型と正転型のデータゲーティング回路であり、入力端子（１０２）に入力する信号に応じゲートを開閉する。

符号７００は選択回路であり且つ選択回路（３００）と同等である。 但し入力端子（１０３）の信号がＬのときに端子（ＮＴ５）の信号を出力し、入力端子（１０３）の信号がＨのときに端子（ＮＴ６）の信号を出力する。

双安定回路（４００）は選択回路（７００）の出力信号を記憶すると共に出力端子（１０５）へ信号を出力する。

表３は、図３に示すラッチ回路の真理値表である。 なお図１乃至図２に示した要素と同一である図３の要素に対する真理値表は、表１と同一であるから省略する。 また表３に示す遷移状態（Ａ）乃至（Ｄ）は、表１に示す遷移状態（Ａ）乃至（Ｄ）と同一の遷移状態である。

遷移状態（Ａ）において、反転型データゲーティング回路（６１０）はゲートが開いた状態にあって、端子（ＮＴ３）に現れる信号あるいはその状態を端子（ＮＴ５）へスルーさせ、他方で正転型データゲーティング回路（６２０）はゲートが閉じた状態にあって、端子（ＮＴ４）に現れる信号あるいはその状態に依らず、端子（ＮＴ６）に対しＺを現す。

また遷移状態（Ａ）において、選択回路（７００）は端子（ＮＴ６）に現れる信号あるいはその状態に依らず、端子（ＮＴ５）に現れる信号あるいはその状態を出力する。 なお端子（ＮＴ５）に現れる信号あるいはその状態は、端子（ＮＴ３）に等しい。

そこで入力端子（１０１）にＨを入力したとき反転型データゲーティング回路（５１０）はゲートが閉じた状態にあって、端子（ＮＴ３）にＺが現れ、他方で入力端子（１０１）にＬを入力したとき反転型データゲーティング回路（５１０）はゲートが開いた状態にあって、端子（ＮＴ３）にＨが現れる。 ここでＶＤＤは電源電圧であり、論理値Ｈｉｇｈに相当する電圧値でもある。

そして入力端子（１０１）にＨを入力したとき選択回路（７００）の出力はＺを現すが、他方の選択回路（３００）の出力がＨを現すためにインバータ（４０１）を介し端子（１０５）にＬが現れる。 また入力端子（１０１）にＬを入力したとき選択回路（７００）の出力はＨを現し、且つ他方の選択回路（３００）の出力がＬを現すためにインバータ（４０１）を介し端子（１０５）にＨが現れるので、相補的に双安定回路（４００）を一状態に安定させる。

次に遷移状態（Ｂ）において、反転型データゲーティング回路（６１０）はゲートが閉じた状態にあって、端子（ＮＴ３）に現れる信号あるいはその状態に拠らず、端子（ＮＴ５）に対しＺを現し、他方で正転型データゲーティング回路（６２０）はゲートが開いた状態にあって、端子（ＮＴ４）に現れる信号あるいはその状態を端子（ＮＴ６）へスルーさせる。

また遷移状態（Ｂ）において、選択回路（７００）は端子（ＮＴ６）に現れる信号あるいはその状態に依らず、端子（ＮＴ５）に現れる信号あるいはその状態を出力する。 すなわち端子（ＮＴ５）はＺの状態にあるために、双安定回路（４００）は遷移状態（Ｂ）に至る直前の記憶値を維持し且つ出力端子（１０５）へ出力し続け、ラッチ回路のラッチ状態にある。

遷移状態（Ｃ）において、反転型データゲーティング回路（６１０）はゲートが開いた状態にあって、端子（ＮＴ３）に現れる信号あるいはその状態を端子（ＮＴ５）へスルーさせ、他方で正転型データゲーティング回路（６２０）はゲートが閉じた状態にあって、端子（ＮＴ４）に現れる信号あるいはその状態に依らず、端子（ＮＴ６）に対しＺを現す。

また遷移状態（Ｃ）において、選択回路（７００）は端子（ＮＴ５）に現れる信号あるいはその状態に依らず、端子（ＮＴ６）に現れる信号あるいはその状態を出力する。 すなわち端子（ＮＴ６）はＺの状態にあるために、双安定回路（４００）は遷移状態（Ｃ）に至る直前の記憶値を維持し且つ出力端子（１０５）へ出力し続け、ラッチ回路のラッチ状態にある。

遷移状態（Ｄ）において、反転型データゲーティング回路（６１０）はゲートが閉じた状態にあって、端子（ＮＴ３）に現れる信号あるいはその状態に依らず、端子（ＮＴ５）に対しＺを現し、他方で正転型データゲーティング回路（６２０）はゲートが開いた状態にあって、端子（ＮＴ４）に現れる信号あるいはその状態を端子（ＮＴ６）へスルーさせる。

また遷移状態（Ｄ）において、選択回路（７００）は端子（ＮＴ５）に現れる信号あるいはその状態に依らず、端子（ＮＴ６）に現れる信号あるいはその状態を出力する。 なお端子（ＮＴ６）に現れる信号あるいはその状態は、端子（ＮＴ４）に等しい。

そこで入力端子（１０１）にＬを入力したとき反転型データゲーティング回路（５１０）はゲートが開いた状態にあって、端子（ＮＴ３）にＨが現れ、他方で入力端子（１０１）にＨを入力したとき反転型データゲーティング回路（５１０）はゲートが閉じた状態にあって、端子（ＮＴ３）にＺが現れる。 ここでＧＮＤは接地であり、論理値Ｌｏｗに相当する電圧値でもある。

そして入力端子（１０１）にＨを入力したとき選択回路（７００）の出力はＬを現し、且つ他方の選択回路（３００）の出力がＨを現すためにインバータ（４０１）を介し端子（１０５）にＬが現れるので、相補的に双安定回路（４００）を一状態に安定させる。 また入力端子（１０１）にＬを入力したとき選択回路（７００）の出力はＺを現すが、他方の選択回路（３００）の出力がＬを現すためにインバータ（４０１）を介し端子（１０５）にＨが現れる。

次に他の一つの側面から図３のラッチ回路の構成を説明する。 すなわち上述の説明はデータゲーティング回路をブロックレベルに留めていたが、さらに階層を一段階下げてトランジスタレベルにおいて構成を説明する。

反転型データゲーティング回路（５１０）、（６１０）、および（７１０）は各々が符号５１１、６１１、および７１１を附した一個のＰ型トランジスタで構成し、正転型データゲーティング回路（５２０）、（６２０）、および（７２０）は各々が符号５２１、６２１、および７２１を附した一個のＮ型トランジスタで構成する。 なおインバータ（４０１）や（４０２）はＣＭＯＳ型インバータが一般的である。

そこで表３の真理値表を用い図３に示すラッチ回路のトランジスタレベルの特有な動作を説明する。

遷移状態（Ａ）において入力端子（１０１）にＨが入力されたとき、Ｐ型トランジスタ（２１１）は入力端子（１０１）側がソースに、端子（ＮＴ１）側がドレインになり、Ｐ型トランジスタ（３１１）は端子（ＮＴ１）側がソースに、出力端子（１０４）側がドレインになる。 従って入力端子（１０１）に入力した論理値Ｈｉｇｈの電圧値が電源電圧ＶＤＤであるならば、出力端子（１０４）に現れる論理値Ｈｉｇｈの電圧値も電源電圧ＶＤＤになり、且つ出力端子（１０５）に現れる論理値Ｌｏｗの電圧値は接地ＧＮＤとなる。

他方で遷移状態（Ａ）において入力端子（１０１）にＬが入力されたとき、Ｐ型トランジスタ（２１１）は入力端子（１０１）側がドレインに、端子（ＮＴ１）側がソースになり、Ｐ型トランジスタ（３１１）は端子（ＮＴ１）側がドレインに、出力端子（１０４）側がソースになる。 従って入力端子（１０１）に入力した論理値Ｌｏｗの電圧値が接地ＧＮＤであるならば、出力端子（１０４）に現れる論理値Ｌｏｗの電圧値は接地ＧＮＤまで下がらずにＰ型トランジスタ閾値の絶対値の分だけ高い電位に留まり、弱いＬ（Ｗｅａｋ Ｌｏｗ）になる。

また遷移状態（Ａ）において入力端子（１０１）にＬが入力されたとき、Ｐ型トランジスタ（５１１）は電源電圧ＶＤＤ側がソースに、端子（ＮＴ３）側がドレインになり、Ｐ型トランジスタ（６１１）は端子（ＮＴ３）側がソースに、端子（ＮＴ５）側がドレインになり、Ｐ型トランジスタ（７１１）は端子（ＮＴ５）側がソースに、出力端子（１０５）側がドレインになる。 従って入力端子（１０１）に入力した論理値Ｈｉｇｈの電圧値が電源電圧ＶＤＤであるならば、出力端子（１０５）に現れる論理値Ｈｉｇｈの電圧値も電源電圧ＶＤＤになり、強いＨ（Ｓｔｒｏｎｇ Ｈｉｇｈ）にる。

よって遷移状態（Ａ）において出力端子（１０４）は、選択回路（３００）以前の回路に拠れば弱いＬが出力されるが、しかし選択回路（７００）以前の回路による出力端子（１０５）に現れる強いＨが、インバータ（４０２）を介し出力端子（１０４）を強いＬ（Ｓｔｒｏｎｇ Ｌｏｗ）、すなわち接地ＧＮＤまで引き下げる。

遷移状態（Ｄ）において入力端子（１０１）にＨが入力されたとき、Ｎ型トランジスタ（２２１）は入力端子（１０１）側がドレインに、端子（ＮＴ２）側がソースになり、Ｎ型トランジスタ（３２１）は端子（ＮＴ２）側がドレインに、出力端子（１０４）側がソースになる。 従って入力端子（１０１）に入力した論理値Ｈｉｇｈの電圧値が電源電圧ＶＤＤであるならば、出力端子（１０４）に現れる論理値Ｈｉｇｈの電圧値は電源電圧ＶＤＤまで上がらずにＮ型トランジスタ閾値の絶対値の分だけ低い電位に留まり、弱いＨ（Ｗｅａｋ Ｈｉｇｈ）になる。

また遷移状態（Ｄ）において入力端子（１０１）にＨが入力されたとき、Ｎ型トランジスタ（５２１）は電源電圧ＶＤＤ側がソースに、端子（ＮＴ４）側がドレインになり、Ｎ型トランジスタ（６２１）は端子（ＮＴ４）側がソースに、端子（ＮＴ６）側がドレインになり、Ｎ型トランジスタ（７２１）は端子（ＮＴ６）側がソースに、出力端子（１０５）側がドレインになる。 従って入力端子（１０１）に入力した論理値Ｈｉｇｈの電圧値が電源電圧ＶＤＤであるならば、出力端子（１０５）に現れる論理値Ｌｏｗの電圧値も接地ＧＮＤになり、強いＬ（Ｓｔｒｏｎｇ Ｌｏｗ）となる。

よって遷移状態（Ｄ）において出力端子（１０４）は、選択回路（３００）以前の回路に拠れば弱いＨが出力されるが、しかし選択回路（７００）以前の回路による出力端子（１０５）に現れる強いＬが、インバータ（４０２）を介し出力端子（１０４）を強いＨ（Ｓｔｒｏｎｇ Ｈｉｇｈ）、すなわち電源電圧ＶＤＤまで引き上げる。

他方で遷移状態（Ｄ）において入力端子（１０１）にＬが入力されたとき、Ｎ型トランジスタ（２２１）は入力端子（１０１）側がソースに、端子（ＮＴ２）側がドレインになり、Ｎ型トランジスタ（３２１）は端子（ＮＴ２）側がソースに、出力端子（１０４）側がドレインになる。 従って入力端子（１０１）に入力した論理値Ｌｏｗの電圧値が接地ＧＮＤであるならば、出力端子（１０４）に現れる論理値Ｌｏｗの電圧値も接地ＧＮＤになり、且つ出力端子（１０５）に現れる論理値Ｈｉｇｈの電圧値は電源電圧ＶＤＤとなる。

以上に説明したように選択回路（３００）以前の回路に対し、選択回路（７００）以前の回路は相補的に機能し、出力端子（１０４）に現れる論理値を強くする作用を有する。

図４は、本発明の他の一実施形態からなるラッチ回路の構成を表す回路図である。 ここで、図１乃至図２に示した要素と同一の要素は同一の符号を附してある。

そこで先づ一つの側面から図４のラッチ回路の構成を説明する。 符号８１０と８２０は正転型と反転型のデータゲーティング回路であり、入力端子（１０２）に入力する信号に応じゲートを開閉する。 また符号９１０と９２０も正転型と反転型のデータゲーティング回路であり、入力端子（１０３）に入力する信号をインバータ（１１０）で反転した信号に応じゲートを開閉する。

符号９００は選択回路であり且つ選択回路（３００）と同等である。 但し入力端子（１０３）の信号がＬのときに端子（ＮＴ７）の信号を出力し、入力端子（１０３）の信号がＨのときに端子（ＮＴ８）の信号を出力する。

双安定回路（４００）は選択回路（７００）の出力信号を記憶すると共に出力端子（１０５）へ信号を出力する。 但し図４の双安定回路（４００）は、図２や図３のそれと異なり、インバータ（４０１）の出力をインバータ（４０３）に入力し且つその出力を符号４１０で示すデータゲーティング回路を介し出力端子（１０４）へ結合させる。

表４は、図４に示すラッチ回路の真理値表である。 なお図１乃至図２に示した要素と同一である図４の要素に対する真理値表は、表１と同一であるから省略する。 また表４に示す遷移状態（Ａ）乃至（Ｄ）は、表１に示す遷移状態（Ａ）乃至（Ｄ）と同一の遷移状態である。 そこでデータゲーティング回路（４１０）を中心に表４を用い、その動作を説明する。

遷移状態（Ａ）において、反転型データゲーティング回路（８２０）はゲートが開いた状態にあって、インバータ（４０３）の出力信号を端子（ＮＴ８）へスルーさせ、他方で正転型データゲーティング回路（８１０）はゲートが閉じた状態にあって、端子（ＮＴ７）に対しＺを現す。

また遷移状態（Ａ）において、選択回路（９００）は端子（ＮＴ８）に現れる信号あるいはその状態に依らず、端子（ＮＴ７）に現れる状態、すなわちＺを出力する。

従って選択回路（９００）は出力端子（１０４）に対し何ら作用せず、出力端子（１０４）は選択回路（３００）が出力信号にのみ依存する。 すなわち遷移状態（Ａ）、つまりスルー状態においてデータゲーティング回路（４１０）は、出力端子（１０４）を介し選択回路（９００）が選択回路（３００）に対しバスファイト（Ｂｕｓ Ｆｉｇｈｔ）を起こすことを回避する機能を果す。

次に遷移状態（Ｂ）において、反転型データゲーティング回路（８２０）はゲートが閉じた状態にあって、端子（ＮＴ８）に対しＺを現し、他方で正転型データゲーティング回路（８１０）はゲートが開いた状態にあって、インバータ（４０３）の出力信号を端子（ＮＴ７）へスルーさせる。

また遷移状態（Ｂ）において、選択回路（９００）は端子（ＮＴ８）に現れる信号あるいはその状態に依らず、端子（ＮＴ７）に現れる信号を出力する。

従って遷移状態（Ｂ）、つまりラッチ状態においてデータゲーティング回路（４１０）は、インバータ（４０３）の出力信号を出力端子（１０４）にフィードバックするだけの役目を果たし、結果として双安定回路（４００）は機能的にインバータ（４０１）とインバータ（４０３）をリング状に結合した、正に双安定回路として機能する。

遷移状態（Ｃ）において、反転型データゲーティング回路（８２０）はゲートが開いた状態にあって、インバータ（４０３）の出力信号を端子（ＮＴ８）へスルーさせ、他方で正転型データゲーティング回路（８１０）はゲートが閉じた状態にあって、端子（ＮＴ７）に対しＺを現す。

また遷移状態（Ｃ）において、選択回路（９００）は端子（ＮＴ７）に現れる信号あるいはその状態に依らず、端子（ＮＴ８）に現れる信号を出力する。

従って遷移状態（Ｃ）、つまりラッチ状態においてデータゲーティング回路（４１０）は、遷移状態（Ｂ）と同一の機能を果す。

次に遷移状態（Ｄ）において、反転型データゲーティング回路（８２０）はゲートが閉じた状態にあって、端子（ＮＴ８）に対しＺを現し、他方で正転型データゲーティング回路（８１０）はゲートが開いた状態にあって、インバータ（４０３）の出力信号を端子（ＮＴ７）へスルーさせる。

また遷移状態（Ｄ）において、選択回路（９００）は端子（ＮＴ７）に現れる信号あるいはその状態に依らず、端子（ＮＴ８）に現れる状態、すなわちＺを出力する。

従って遷移状態（Ｄ）、つまりスルー状態においてデータゲーティング回路（４１０）は、遷移状態（Ａ）と同一の機能を果す。

次に他の一つの側面から図４のラッチ回路の構成を説明する。 すなわち上述の説明はデータゲーティング回路をブロックレベルに留めていたが、さらに階層を一段階下げてトランジスタレベルにおいて構成を説明する。

反転型データゲーティング回路（８２０）と（９２０）は各々が符号８２１と９２１を附した一個のＰ型トランジスタで構成し、正転型データゲーティング回路（８１０）と（９１０）は各々が符号８１１と９１１を附した一個のＮ型トランジスタで構成する。 なおインバータ（４０３）や（１１０）はＣＭＯＳ型インバータが一般的である。

図４に示すラッチ回路、特に双安定回路（４００）は、ラッチ状態からスルー状態へ遷移する過渡期において、選択回路（３００）の出力が出力端子（１０４）を介し選択回路（９００）の出力とバスファイトを起こすことを回避する特徴を有する。 なお図４に示すデータゲーティング回路（４１０）を含む双安定回路（４００）は、図３に示す双安定回路（４００）と置換した新たなラッチ回路の構成を採っても良い。

図５は、本発明の他の一実施形態からなるラッチ回路の構成を表す回路図である。 ここで、図１乃至図２に示した要素と同一の要素は同一の符号を附してある。 そこで図２に示すラッチ回路と対比しつつ図５のラッチ回路の構成を説明する。

符号１０６を附した端子に入力する信号およびその信号を入力とするインバータ１２０の出力信号に応じた、Ｎ型トランジスタ（３４１Ａ）と（３４１Ｂ）並びにＰ型トランジスタ（３３１Ｂ）と（３４１Ｂ）の動作を説明することにより、図５に示すラッチ回路の挙動を把握する。

先づ入力端子（１０４）にＨを入力したとき、Ｎ型トランジスタ（３４１Ａ）とＰ型トランジスタ（３３１Ａ）はスイッチオン状態になり、Ｎ型トランジスタ（３４１Ｂ）とＰ型トランジスタ（３３１Ｂ）はスイッチオフ状態になる。 この時点で符号末尾にＢを持つ構成要素は、出力端子（１０４）に何ら作用を及ぼさず、他方で符号末尾にＡを持つ構成要素だけが、出力端子（１０４）に作用を及ぼす。 そこで符号末尾にＡを持つ構成要素だけに着目すれば、図２に示すラッチ回路と同等の機能である。

次に入力端子（１０４）にＬを入力したとき、Ｎ型トランジスタ（３４１Ａ）とＰ型トランジスタ（３３１Ａ）はスイッチオフ状態になり、Ｎ型トランジスタ（３４１Ｂ）とＰ型トランジスタ（３３１Ｂ）はスイッチオン状態になる。 この時点で符号末尾にＡを持つ構成要素は、出力端子（１０４）に何ら作用を及ぼさず、他方で符号末尾にＢを持つ構成要素だけが、出力端子（１０４）に作用を及ぼす。 そこで符号末尾にＢを持つ構成要素だけに着目すれば、図２に示すラッチ回路と同等の機能である。

このように図５に示すラッチ回路は、入力端子（１０１Ａ）をデータの入力端子、入力端子（１０２）をクロックの入力端子、出力端子（１０４）をデータの出力端子とするラッチ回路と、入力端子（１０１Ｂ）をデータの入力端子、入力端子（１０２）をクロックの入力端子、出力端子（１０４）をデータの出力端子とするラッチ回路とを、入力端子（１０６）に入力する信号に応じ選択的に切り替えることが出来るラッチ回路である。

以上に説明したように本発明に基づくラッチ回路は、データホールド時間の制約を圧迫することを回避しつつクロックエッジの極性を容易に変更することを可能とし、半導体集積論理回路に適用した場合のタイミング調整を容易に実施が可能となる。

なお本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。 たとえば本発明に基づくラッチ回路を二個使用し、各々をマスターラッチおよびスレーブラッチとして直列に結合することによりフリップフロップを実現しても良い。

本発明の実施の形態１に係るラッチ回路のブロック図である。 本発明の実施の形態２に係るラッチ回路の回路図である。 本発明の実施の形態３に係るラッチ回路の回路図である。 本発明の実施の形態４に係るラッチ回路の回路図である。 本発明の実施の形態５に係るラッチ回路の回路図である。 従来のフリップフロップのブロック図である。

符号の説明

１ フリップフロップ
２ 入力端子
３ クロック入力端子
４ 選択端子
５ 出力端子
６ 選択回路（７）の出力端子
７ 選択回路
８、１１ インバータ
９ インバータ（８）の出力端子
１０ Ｄフリップフロップ
１２、１３ ＡＮＤ回路
１４ ＯＲ回路
１０１、１０２、１０３ 入力端子
１０４、１０５ 出力端子
ＮＴ１、ＮＴ２ 端子
２１０、３１０ 反転型データゲーティング回路
２２０、３２０ 正転型データゲーティング回路
２１１、３１１ Ｐ型トランジスタ
２２１、３２１ Ｎ型トランジスタ
３００ 選択回路
４００ 双安定回路
４０１、４０２ インバータ
ＶＤＤ 電源電圧
ＧＮＤ 接地
ＮＴ３、ＮＴ４、ＮＴ５、ＮＴ６ 端子
５１０、６１０、７１０ 反転型データゲーティング回路
５２０、６２０、７２０ 正転型データゲーティング回路
５１１、６１１、７１１ Ｐ型トランジスタ
５２１、６２１、７２１ Ｎ型トランジスタ
７００ 選択回路
ＮＴ７、ＮＴ８ 端子
８１０、９１０ 正転型データゲーティング回路
８２０、９２０ 反転型データゲーティング回路
８１１、９１１ Ｎ型トランジスタ
８２１、９２１ Ｐ型トランジスタ
９００ 選択回路
４０３ インバータ
４１０ データゲーティング回路
１０６ 入力端子
１０１Ａ 入力端子
ＮＴ１Ａ、ＮＴ２Ａ 端子
２１１Ａ、３１１Ａ Ｐ型トランジスタ
２２１Ａ、３２１Ａ Ｎ型トランジスタ
３００Ａ 選択回路
１０１Ｂ 入力端子
ＮＴ１Ｂ、ＮＴ２Ｂ 端子
２１１Ｂ、３１１Ｂ Ｐ型トランジスタ
２２１Ｂ、３２１Ｂ Ｎ型トランジスタ
３００Ｂ 選択回路
１２０ インバータ

Claims (5)

1. 第１信号に応じ第２信号をゲーティングし第３信号を出力する第１データゲーティング回路と、
   前記第１信号に応じ前記第２信号を、上記第１データゲーティング回路に対し反転に、ゲーティングし第４信号を出力する第２データゲーティング回路と、
   第５信号に応じ前記第３信号と前記第４信号の何れか一方を保持信号として出力するセレクタ回路と、
   前記保持信号を記憶する双安定回路と、
   を備えたことを特徴とするラッチ回路。
2. 第１信号に応じゲーティングする第１データゲーティング回路と
   第２信号に応じゲーティングする第２データゲーティング回路と
   を直列に結合させて成る第１回路を有し、
   前記第１信号に応じ、上記第１データゲーティング回路に対し反転に、ゲーティングする第３ゲーティング回路と
   前記第２信号に応じ、上記第２データゲーティング回路に対し反転に、ゲーティングする第４ゲーティング回路と
   を直列に結合させて成る第２回路を有し、
   前記第１回路と前記第２回路とを並列に結合させて成る第３回路と、
   前記第３回路の一方の端子から第３信号を入力し他方の端子から出力する信号を保持信号として記憶する双安定回路と、
   を備えたことを特徴とするラッチ回路。
3. 第１信号に応じスイッチングする第１導電型の第１トランジスタと
   第２信号に応じスイッチングする前記第１導電型の第２トランジスタと
   を直列に結合させて成る第１回路を有し、
   前記第１信号に応じスイッチングする上記第１導電型とは異なる第２導電型の第３トランジスタと
   前記第２信号に応じスイッチングする前記第２導電型の第４トランジスタと
   を直列に結合させて成る第２回路を有し、
   前記第１回路と前記第２回路とを並列に結合させて成る第３回路と、
   前記第３回路の一方の端子から第３信号を入力し他方の端子から出力する信号を保持信号として記憶する双安定回路と、
   を備えたことを特徴とするラッチ回路。
4. 前記双安定回路は、
   第１インバータと第２インバータとを有し、
   前記第１インバータが出力する信号を前記第２インバータへ入力し、
   前記第２インバータが出力する信号を前記第１インバータへ入力することを特徴とする請求項１乃至３のいずれか１項に記載のラッチ回路。
5. 前記保持信号と前記第２インバータが出力する信号とをワイアード・オア結合することを特徴とする請求項４記載のラッチ回路。

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