JPWO2004040765A1 - レベル変換回路 - Google Patents
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Abstract
第１の電源を制御する場合の貫通電流と遅延の増加を低減したレベル変換回路を提供することにある。
第１の電源が供給される第１の論理回路の信号レベルを第２の電源が供給される第２の論理回路の信号レベルに変換するというレベル変換回路において、レベル変換コア回路のＧＮＤ電源端子とＧＮＤ電源の間に第１の電源の制御に応じて制御信号を生成する第３の論理回路により制御されるスイッチ回路を配置し、前記レベル変換コア回路の出力に前記第３の論理回路により制御されるプルアップ／プルダウン回路を設けるという構成にしたことを特徴とする。
第１の電源が供給される第１の論理回路の信号レベルを第２の電源が供給される第２の論理回路の信号レベルに変換するというレベル変換回路において、レベル変換コア回路のＧＮＤ電源端子とＧＮＤ電源の間に第１の電源の制御に応じて制御信号を生成する第３の論理回路により制御されるスイッチ回路を配置し、前記レベル変換コア回路の出力に前記第３の論理回路により制御されるプルアップ／プルダウン回路を設けるという構成にしたことを特徴とする。
Description
本発明はレベル変換回路に関し、特に、第１の電源を制御する際にリーク電流特性を改良したレベル変換回路に関する。
従来技術
レベル変換回路は、２以上の電源を有するシステムＬＳＩ内で利用され、たとえば、図１に示すように、特許文献１等で提案されたレベル変換回路が知られている。近年、レベル変換回路は、システムＬＳＩのリーク電流削減のため、不使用ブロックへの電源供給のオフに対応することが要求されている。
この要求に応えるために、例えば、特許文献２に開示されているような、レベル変換の出力側にプルダウン回路を設け、ｐ−ＭＯＳクロスカップルラッチを固定し、リーク電流を防止することが提案されている。
この文献に開示された手法は、この文献の図１（Ｆｉｇ．１）に示すように、一方のレベル変換の出力側にドレイン端子を、もう一方にゲート端子を、ＧＮＤにソース端子をそれぞれ接続したｎ−ＭＯＳを用いている。
特開昭６３−１５２２２０号公報 米国特許第５，６６９，６８４号明細書
従来技術
レベル変換回路は、２以上の電源を有するシステムＬＳＩ内で利用され、たとえば、図１に示すように、特許文献１等で提案されたレベル変換回路が知られている。近年、レベル変換回路は、システムＬＳＩのリーク電流削減のため、不使用ブロックへの電源供給のオフに対応することが要求されている。
この要求に応えるために、例えば、特許文献２に開示されているような、レベル変換の出力側にプルダウン回路を設け、ｐ−ＭＯＳクロスカップルラッチを固定し、リーク電流を防止することが提案されている。
この文献に開示された手法は、この文献の図１（Ｆｉｇ．１）に示すように、一方のレベル変換の出力側にドレイン端子を、もう一方にゲート端子を、ＧＮＤにソース端子をそれぞれ接続したｎ−ＭＯＳを用いている。
しかしながら、前記した米国特許に開示された技術では、第１の電源がオフして、レベル変換入力信号が不定となった場合に、レベル変換回路のｐ−ＭＯＳクロスカップルラッチのオン側にプルダウン用のｎＭＯＳが接続されｎ−ＭＯＳのゲート端子がｎ−ＭＯＳの閾値を超える可能性がある。
この場合、第２の電源とＧＮＤ電源間に導通パスができるため、貫通電流が流れるという問題がある。
また、第１の電源がオンして、入力信号が保持状態に反転している場合には、電源レベルが所定のレベルに上がり、レベル変換出力が切り換わるまで、貫通電流が流れるという問題がある。
さらに、追加したｎ−ＭＯＳはレベル変換回路のｐ−ＭＯＳクロスカップルラッチの状態保持機能を補強する役割を果たす。このため、レベル変換遅延が増加し、特に、第１の電源と第２の電源の電位差が大きくなった場合には、レベル変換動作マージンが無くなり、レベル変換動作ができなくなる。すなわち、入力信号が変化しても所望する出力が変化できなくなるという問題点もある。
本発明の目的は第１の電源を制御しても貫通電流の発生を抑制可能でレベル変換動作時の遅延増加も抑制可能な機能を有したレベル変換回路を提供することにある。
この場合、第２の電源とＧＮＤ電源間に導通パスができるため、貫通電流が流れるという問題がある。
また、第１の電源がオンして、入力信号が保持状態に反転している場合には、電源レベルが所定のレベルに上がり、レベル変換出力が切り換わるまで、貫通電流が流れるという問題がある。
さらに、追加したｎ−ＭＯＳはレベル変換回路のｐ−ＭＯＳクロスカップルラッチの状態保持機能を補強する役割を果たす。このため、レベル変換遅延が増加し、特に、第１の電源と第２の電源の電位差が大きくなった場合には、レベル変換動作マージンが無くなり、レベル変換動作ができなくなる。すなわち、入力信号が変化しても所望する出力が変化できなくなるという問題点もある。
本発明の目的は第１の電源を制御しても貫通電流の発生を抑制可能でレベル変換動作時の遅延増加も抑制可能な機能を有したレベル変換回路を提供することにある。
請求項１に記載のレベル変換回路の発明は、第１の電源が供給される第１の論理回路の信号レベルを、第２の電源が供給される第２の論理回路の信号レベルに変換するレベル変換回路において、レベル変換コア回路のＧＮＤ電源端子（接地電源端子）と、ＧＮＤ電源（接地電源）との間に第１の電源の制御に応じて制御信号を生成する第３の論理回路により制御されるスイッチ回路を配置し、前記レベル変換コア回路の出力に前記第３の論理回路により制御されるプルアップおよび／またはプルダウン回路を設けることを特徴とする。
請求項２記載のレベル変換回路の発明は、第１の電源が供給される第１の論理回路の信号レベルを、第２の電源が供給される第２の論理回路の信号レベルに変換するレベル変換回路において、レベル変換コア回路の電源端子と第２の電源との間に第１の電源の制御に応じて制御信号を生成する第３の論理回路により制御されるスイッチ回路を配置し、前記レベル変換コア回路の出力に前記第３の論理回路により制御されるプルアップおよび／またはプルダウン回路を設けることを特徴とする。
請求項３記載のレベル変換回路の発明は、請求項１または２において、前記レベル変換コア回路は、２以上のｐ−ＭＯＳからなるｐ−ＭＯＳクロスカップルラッチと、２以上のｎ−ＭＯＳからなる差動ｎ−ＭＯＳとからなり、前記ｐ−ＭＯＳは、前記第２の電源端子にソース端子が、ゲート端子に各ドレイン端子であるレベル変換出力が接続され、前記ｎ−ＭＯＳは、クロスカップルラッチと前記ＧＮＤ電源端子とに各ソース端子が、前記レベル変換出力に前記各ドレイン端子が、レベル変換入力に各ゲート端子が、各々接続されたことを特徴とする。
請求項４記載のレベル変換回路の発明は、請求項１または２において、前記レベル変換コア回路は、前記第２の電源に各ソース端子が、各レベル変換出力に各ゲート端子が接続された２以上のｐ−ＭＯＳからなるｐ−ＭＯＳクロスカップルラッチと、前記ｐ−ＭＯＳの各ドレイン端子に前記他のｐ−ＭＯＳのソース端子が、各レベル変換入力に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続された２以上のｐ−ＭＯＳスイッチと、ＧＮＤ電源端子に各ソース端子が、前記レベル変換出力にそれぞれのドレイン端子が、レベル変換入力にそれぞれのゲート端子が接続された２以上のｎ−ＭＯＳからなる差動ｎ−ＭＯＳスイッチと、からなっていることを特徴とする。
請求項５記載のレベル変換回路の発明は、請求項１または２において、前記プルアップおよび／またはプルダウン回路はプルダウン回路であり、当該プルダウン回路は、ＧＮＤ電源にソースが、制御信号の反転信号にゲート端子が、前記レベル変換出力の少なくとも一方にドレイン端子が接続された１つまたは２以上のｎ−ＭＯＳを有することを特徴とする。
請求項６記載のレベル変換回路の発明は、第１の電源が供給される第１の論理回路の信号レベルを第２の電源が供給される第２の論理回路の信号レベルに変換するレベル変換回路において、レベル変換コア回路のレベル変換出力に前記第２の電源が供給されるプルアップおよび／またはプルダウン回路と、前記第２の電源が供給されレベル変換入力信号と前記レベル変換出力信号を入力とする制御回路と、レベル変換コア回路の電源端子と第２の電源の間に配置され第１の電源の制御に応じて制御信号を生成する第３の論理回路により制御されるスイッチ回路とを有し、前記制御回路を前記第３の論理回路からの制御信号により制御することを特徴とする。
請求項７記載のレベル変換回路の発明は、請求項６において、前記第３の論理回路は、前記制御回路を前記第３の論理回路からの制御信号により制御し、前記制御回路は、前記プルアップおよび／またはプルダウン回路と、前記レベル変換コア回路とを制御する制御信号を出力することを特徴とする。
請求項８記載のレベル変換回路の発明は、請求項５において、さらに前記制御回路は、前記プルアップおよび／またはプルダウン回路を制御する制御信号を出力して前記プルアップおよび／またはプルダウン回路を制御することを特徴とする。
請求項９記載のレベル変換回路の発明は、請求項１、３または６において、前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、制御信号にゲート端子が、前記各レベル変換コア出力にドレイン端子が各々接続された２以上のｐ−ＭＯＳを用いることを特徴とする。
請求項１０記載のレベル変換回路の発明は、請求項１、３または８において、前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、制御信号にゲート端子が、前記レベル変換出力の一方にドレイン端子が接続されたｐ−ＭＯＳと、ＧＮＤ電源にソースが、制御信号の反転信号にゲート端子が、前記レベル変換出力他方にドレイン端子が、各々接続されたｎ−ＭＯＳとを用いることを特徴とする。
請求項１１記載のレベル変換回路の発明は、第１の電源が供給される第１の論理回路の信号レベルを第２の電源が供給される第２の論理回路の信号レベルに変換するレベル変換回路において、レベル変換コア回路のレベル変換出力にプルダウン回路と、前記第２の電源が供給されレベル変換入力信号と前記レベル変換出力信号を入力とし前記プルダウン回路と前記レベル変換コア回路への制御信号を出力する制御回路とを有し、前記制御回路と前記プルダウン回路とを前記第３の論理回路からの制御信号により制御することを特徴とする。
請求項１２記載のレベル変換回路の発明は、請求項１１において、前記ＮＡＮＤ回路は、ＣＭＯＳ回路構成であり、前記レベル変換入力信号が接続されるｐ−ＭＯＳトランジスタは、少なくともチャネル幅／チャネル長の比が小さいかまたは閾値が高いトランジスタからなっていることを特徴とする。
請求項１３記載のレベル変換回路の発明は、請求項１１において、前記ＮＡＮＤ回路は、ＣＭＯＳ回路構成であり、前記第３の論理回路の制御信号出力が接続されるｎ−ＭＯＳのソース端子がＧＮＤ電源に接続されることを特徴とする。
請求項１４記載のレベル変換回路の発明は、請求項５において、前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記各レベル変換出力に他のｐ−ＭＯＳの各ドレイン端子が接続される２以上のｐ−ＭＯＳと、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなり、前記第２の電源にソース端子が、前記第３の論理回路からの制御信号に各ゲート端子が、前記各レベル変換出力に他のｐ−ＭＯＳのドレイン端子が接続される２以上のｐ−ＭＯＳを付加していることを特徴とする。
請求項１５記載のレベル変換回路の発明は、請求項５において、前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記各レベル変換出力に他のｐ−ＭＯＳの各ドレイン端子が接続される２以上のｐ−ＭＯＳと、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなり、前記第２の電源にソース端子が、前記第３の論理回路からの制御信号にゲート端子が、前記レベル変換出力の一方にドレイン端子が接続されるｐ−ＭＯＳを付加していることを特徴とする。
請求項１６記載のレベル変換回路の発明は、請求７において、前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記各レベル変換出力に各ドレイン端子が接続される２以上のｐ−ＭＯＳと、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなり、前記第２の電源にソース端子が、前記第３の論理回路からの制御信号にゲート端子が、前記レベル変換出力の一方にドレイン端子が接続されるｐ−ＭＯＳと、前記ＧＮＤ電源にソース端子が、前記第３の論理回路からの制御信号またはその反転信号にゲート端子が、前記レベル変換出力の他方にドレイン端子が接続されるｎ−ＭＯＳとが付加されていることを特徴とする。
請求項１７記載のレベル変換回路の発明は、請求項５において、前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記各レベル変換出力に他のｐ−ＭＯＳのドレイン端子が接続される２以上のｐ−ＭＯＳと、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなり、前記ＧＮＤ電源にソース端子が、前記第３の論理回路からの制御信号またはその反転信号にゲート端子が、前記レベル変換出力の一方にドレイン端子が接続されるｎ−ＭＯＳとが付加されていることを特徴とする。
請求項１８記載のレベル変換回路の発明は、請求項５において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力を入力とするＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＮＡＮＤ回路からなり、前記ＮＡＮＤ回路の出力信号を制御信号として出力していることを特徴とする。
請求項１９記載のレベル変換回路の発明は、請求項１８において、さらに前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記各レベル変換出力に他のｐ−ＭＯＳのドレイン端子が接続される２以上のｐ−ＭＯＳからなり、前記第２の電源にソース端子が、前記第３の論理回路からの制御信号に各ゲート端子が、前記各レベル変換出力に他のｐ−ＭＯＳのドレイン端子が接続される２以上のｐ−ＭＯＳを付加されることを特徴とする。
請求項２０記載のレベル変換回路の発明は、請求項１８において、さらに前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号にそれぞれのゲート端子が、前記レベル変換出力それぞれにそれぞれのドレイン端子が接続される２以上のｐ−ＭＯＳからなり、前記第２の電源にソース端子が、前記第３の論理回路からの制御信号にゲート端子が、前記レベル変換出力の一方にドレイン端子が接続されるｐ−ＭＯＳが付加されることを特徴とする。
請求項２１記載のレベル変換回路の発明は、請求項１８において、前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号にそれぞれのゲート端子が、前記レベル変換出力それぞれにそれぞれのドレイン端子が接続される２以上のｐ−ＭＯＳからなり、前記第２の電源にソース端子が、前記第３の論理回路からの制御信号にゲート端子が、前記レベル変換出力の一方にドレイン端子が接続されるｐ−ＭＯＳと、前記ＧＮＤ電源にソース端子が、前記第３の論理回路からの制御信号またはその反転にゲート端子が、前記レベル変換出力のもう一方にドレイン端子が接続されるｎ−ＭＯＳとが付加されることを特徴とする。
請求項２２記載のレベル変換回路の発明は、請求項１８において、前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号にそれぞれのゲート端子が、前記レベル変換出力それぞれにそれぞれのドレイン端子が接続される２以上のｐ−ＭＯＳからなり、前記ＧＮＤ電源にソース端子が、前記第３の論理回路からの制御信号またはその反転信号にゲート端子が、前記レベル変換出力の一方にドレイン端子が接続されるｎ−ＭＯＳとが付加されることを特徴とする。
請求項２３記載のレベル変換回路の発明は、請求項５において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力を入力とするＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＮＡＮＤ回路と、前記第２の電源が供給されそれぞれの前記ＮＡＮＤ回路出力を入力とする２以上のインバータからなり、前記インバータの各出力信号を制御信号として出力していることを特徴とする。
請求項２４記載のレベル変換回路の発明は、請求項１８において、前記プルアップおよび／またはプルダウン回路は、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなり、前記第２の電源にソース端子が、前記第３の論理回路からの制御信号に各ゲート端子が、前記各レベル変換出力に他のｐ−ＭＯＳのドレイン端子が接続される２以上のｐ−ＭＯＳが付加されていることを特徴とする。
請求項２５記載のレベル変換回路の発明は、請求項２３において、前記プルアップおよび／またはプルダウン回路は、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなり、前記第２の電源にソース端子が、前記第３の論理回路からの制御信号にゲート端子が、前記レベル変換出力の一方にドレイン端子が接続されるｐ−ＭＯＳが付加されていることを特徴とする。
請求項２６記載のレベル変換回路の発明は、請求項２３において、前記プルアップおよび／またはプルダウン回路は、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなり、前記第２の電源にソース端子が、前記第３の論理回路からの制御信号にゲート端子が、前記レベル変換出力の一方にドレイン端子が接続されるｐ−ＭＯＳと、前記ＧＮＤ電源にソース端子が、前記第３の論理回路からの制御信号またはその反転信号にゲート端子が、前記レベル変換出力の他方にドレイン端子が接続されるｎ−ＭＯＳとが付加されていることを特徴とする。
請求項２７記載のレベル変換回路の発明は、請求項２３において、前記プルアップおよび／またはプルダウン回路は、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなり、前記ＧＮＤ電源にソース端子が、前記第３の論理回路からの制御信号またはその反転信号にゲート端子が、前記レベル変換出力の他方にドレイン端子が接続されるｎ−ＭＯＳが付加されていることを特徴とする。
請求項２８記載のレベル変換回路の発明は、請求項１４乃至１７において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＮＯＲ回路と、前記第２の電源が供給されそれぞれの前記ＮＯＲ回路出力を入力とするインバータ２以上からなり、前記ＮＯＲ回路２以上と前記インバータ２以上のそれぞれの出力信号を制御信号として出力されることを特徴とする。
請求項２９のレベル変換回路の発明は、請求項２８において、前記ＮＯＲ回路は、ＣＭＯＳ回路構成であり、前記レベル変換入力信号が接続されるｐ−ＭＯＳはチャネル幅／チャネル長の比が小さいか、または、閾値の極性は負で絶対値の大きいトランジスタからなっていることを特徴とする。
請求項３０のレベル変換回路の発明は、請求項２８において、前記ＮＯＲ回路は、ＣＭＯＳ回路構成であり、前記第３の論理回路からの制御信号またはその反転信号が電源側のｐ−ＭＯＳに接続されることを特徴とする。
請求項３１のレベル変換回路の発明は、請求項１９〜２２において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され、前記各ＮＯＲ回路出力を入力とする２以上のインバータからなり、前記インバータの各出力信号を制御信号として出力していることを特徴とする。
請求項３２のレベル変換回路の発明は、請求項２４〜２７において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力またはその反転信号を入力とする第１のＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とする第２のＮＯＲ回路からなり、前記第１及び第２のＮＯＲ回路の各出力信号を制御信号として出力していることを特徴とする。
請求項３３のレベル変換回路の発明は、請求項６において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＮＡＮＤ回路と、前記第２の電源が供給され各前記ＮＡＮＤ回路出力を入力とする２以上のインバータからなり、前記ＡＮＤ−ＮＯＲとＮＡＮＤ回路と前記インバータの出力信号を制御信号として出力していることを特徴とする。
請求項３４のレベル変換回路の発明は、請求項６または８において、前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記各レベル変換出力に他のｐ−ＭＯＳのドレイン端子が接続される２以上のｐ−ＭＯＳと、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなることを特徴とする。
請求項３５のレベル変換回路の発明は、請求項６において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＮＡＮＤ回路からなり、前記ＡＮＤ−ＮＯＲとＮＡＮＤ回路の各出力信号を制御信号として出力していることを特徴とする。
請求項３６のレベル変換回路の発明は、請求項３５において、前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記各レベル変換出力に他のｐ−ＭＯＳのドレイン端子が接続される２以上のｐ−ＭＯＳからなることを特徴とする。
請求項３７のレベル変換回路の発明は、請求項６において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＮＡＮＤ回路と、前記第２の電源が供給され前記各ＮＡＮＤ回路出力を入力とする２以上のインバータからなり、前記インバータの各出力信号を制御信号として出力していることを特徴とする。
請求項３８のレベル変換回路の発明は、請求項３７において、前記プルアップおよび／またはプルダウン回路は、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなることを特徴とする。
請求項３９のレベル変換回路の発明は、請求項３４において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記各ＮＯＲ回路出力を入力とする２以上のインバータからなり、前記ＯＲ−ＮＡＮＤ回路と前記ＮＯＲ回路と前記インバータの各出力信号を制御信号として出力することを特徴とする。
請求項４０のレベル変換回路の発明は、請求項３９において、前記ＯＲ−ＮＡＮＤ回路は、ＣＭＯＳ回路構成であり、前記レベル変換入力信号が接続されるｐ−ＭＯＳはチャネル幅／チャネル長の比が小さいかまたは、閾値の極性は負で絶対値が高いかの少なくとも１つの条件を有することを特徴とする。
請求項４１のレベル変換回路の発明は、請求項３９において、前記ＯＲ−ＮＡＮＤ回路は、ＣＭＯＳ回路構成であり、前記第３の論理回路からの制御信号がＧＮＤ電源側のｎ−ＭＯＳに接続されることを特徴とする。
請求項４２のレベル変換回路の発明は、請求項３６において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記各ＮＯＲ回路出力を入力とする２以上のインバータからなり、前記インバータの各出力信号を制御信号として出力していることを特徴とする。
請求項４３のレベル変換回路の発明は、請求項３８において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＮＯＲ回路と、前記ＯＲ−ＮＡＮＤ回路とＮＯＲ回路の各出力信号を制御信号として出力していることを特徴とする。
請求項４４のレベル変換回路の発明は、請求項３６において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路とからなり、前記ＡＮＤ−ＮＯＲの各出力信号を制御信号として出力していることを特徴とする。
請求項４５のレベル変換回路の発明は、請求項３６において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力を入力とするＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記各ＯＲ−ＮＡＮＤ回路出力を入力とする２以上のインバータからなり、前記インバータの各出力信号を制御信号として出力していることを特徴とする。
請求項４６のレベル変換回路の発明は、請求項３８において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記各ＡＮＤ−ＮＯＲ回路出力を入力とする２以上のインバータからなり、前記インバータの各出力信号を制御信号として出力していることを特徴とする。
請求項４７のレベル変換回路の発明は、請求項３８において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力を入力とするＯＲ−ＮＡＮＤ回路と、前記ＯＲ−ＮＡＮＤ回路の各出力信号を制御信号として出力していることを特徴とする。
請求項４８のレベル変換回路の発明は、請求項４７において、前記レベル変換コア回路は、前記第２の電源に各ソース端子が、前記各レベル変換出力に他のｐ−ＭＯＳのゲート端子が接続された２以上の前記ｐ−ＭＯＳからなるｐ−ＭＯＳクロスカップルラッチと、前記ｐ−ＭＯＳのドレイン端子の各々のソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続された２以上のｐ−ＭＯＳスイッチと、ＧＮＤ電源に各ソース端子が、前記各レベル変換出力にドレイン端子が、レベル変換入力に各々のゲート端子が接続された２以上のｎ−ＭＯＳからなる差動ｎ−ＭＯＳスイッチとなっていることを特徴とする。
請求項４９のレベル変換回路の発明は、請求項１４〜１７、１９〜２２または２４〜２７において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力を入力とする第１のＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とする第２のＮＡＮＤ回路と、前記第２の電源が供給され前記各ＮＡＮＤ回路出力を入力とする２以上のインバータからなり、前記第１及び第２のＮＡＮＤ回路と前記２以上のインバータの各出力信号をプルアップおよび／またはプルダウン制御信号として出力し、前記インバータの各出力信号を前記レベル変換コア回路の制御信号として出力していることを特徴とする。
請求項５０のレベル変換回路の発明は、請求項１４〜１７、１９〜２２または２４〜２７において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記各ＮＯＲ回路出力を入力とする２以上のインバータからなり、前記ＮＯＲ回路と前記インバータの各出力信号をプルアップおよび／またはプルダウン制御信号として出力し、前記ＮＯＲ回路の各出力信号を前記レベル変換コア回路制御信号として出力していることを特徴とする。
請求項５１のレベル変換回路の発明は、請求項１、３、６〜９において、前記スイッチ回路は、ＧＮＤ電源にソース端子が、制御信号にゲート端子が、前記レベル変換コア回路のＧＮＤ電源端子にドレイン端子が、各々接続されたｎ−ＭＯＳを有することを特徴とする。
請求項５２のレベル変換回路の発明は、請求項３４において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＮＡＮＤ回路と、前記第２の電源が供給されそれぞれの前記ＮＡＮＤ回路出力を入力とする２以上のインバータからなり、前記ＡＮＤ−ＮＯＲ回路とＮＡＮＤ回路と前記２以上のインバータの各出力信号をプルアップおよび／またはプルダウン制御信号として出力し、前記インバータの各出力信号を前記レベル変換コア回路の制御信号として出力していることを特徴とする。
請求項５３のレベル変換回路の発明は、請求項３９において、前記ＯＲ−ＮＡＮＤ回路とＮＯＲ回路と前記インバータの各出力信号をプルアップおよび／またはプルダウン制御信号として出力し、前記ＯＲ−ＮＡＮＤ回路とＮＯＲ回路の各出力信号を前記レベル変換コア回路制御信号として出力していることを特徴とする。
請求項５４のレベル変換回路の発明は、請求項８において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とする第１のＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力またはその反転信号を入力とする第２のＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記第１および第２の各ＡＮＤ−ＮＯＲ回路の出力を入力とする２以上のインバータからなり、前記第１及び第２のＡＮＤ−ＮＯＲ回路の各出力信号をプルアップおよび／またはプルダウン制御信号として出力し、前記インバータの各出力信号を前記レベル変換コア回路の制御信号として出力しており、前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記各レベル変換出力に他のｐ−ＭＯＳのドレイン端子が接続される２以上のｐ−ＭＯＳからなることを特徴とする。
請求項５５のレベル変換回路の発明は、請求項８において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とする第１のＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力を入力とする第２のＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記第１及び第２の各ＯＲ−ＮＡＮＤ回路出力を入力とする２以上のインバータからなり、前記２以上のインバータの各出力信号をプルアップおよび／またはプルダウン制御信号として出力し、前記ＯＲ−ＮＡＮＤ回路の各出力信号を前記レベル変換コア回路制御信号として出力しており、前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記各レベル変換出力に他のｐ−ＭＯＳのドレイン端子が接続される２以上のｐ−ＭＯＳからなることを特徴とする。
請求項５６のレベル変換回路の発明は、請求項４〜７、または９〜１１において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記各ＡＮＤ−ＮＯＲ回路出力を入力とするインバータ２以上からなり、前記インバータの各出力信号をプルアップおよび／またはプルダウン制御信号として出力し、前記インバータの各出力信号を前記レベル変換コア回路の制御信号として出力しており、前記プルアップおよび／またはプルダウン回路は、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなることを特徴とする。
請求項５７のレベル変換回路の発明は、前記制御回路は、請求項４〜７または９〜１１において、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とする第１のＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力を入力とする第２のＯＲ−ＮＡＮＤ回路からなり、前記第１及び第２のＯＲ−ＮＡＮＤ回路の各出力信号をプルアップおよび／またはプルダウン制御信号として出力し、前記ＯＲ−ＮＡＮＤ回路の各出力信号を前記レベル変換コア回路制御信号として出力しており、前記プルアップおよび／またはプルダウン回路は、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなることを特徴とする。
請求項５８のレベル変換回路の発明は、請求項４〜７または９〜１１において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記各ＡＮＤ−ＮＯＲ回路出力を入力とするインバータ２以上からなり、前記インバータの各出力信号を前記レベル変換コア回路の制御信号として出力していることを特徴とする。
請求項５９のレベル変換回路の発明は、請求項４〜７または９〜１１において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力を入力とするＯＲ−ＮＡＮＤ回路からなり、前記ＯＲ−ＮＡＮＤ回路の各出力信号を前記レベル変換コア回路制御信号として出力していることを特徴とするのいずれか１項に記載のレベル変換回路。
請求項６０のレベル変換回路の発明は、前記レベル変換コア回路は、請求項１、３、１０、５９または６０において、２以上の第１のｐ−ＭＯＳからなるｐ−ＭＯＳクロスカップルラッチと、２以上のｎ−ＭＯＳからなる差動ｎ−ＭＯＳと、第２の２以上のｐ−ＭＯＳと、からなり、前記ｐ−ＭＯＳクロスカップルラッチは、前記第２の電源にソース端子が、ゲート端子に各ドレイン端子であるレベル変換出力が、それぞれ接続され、前記差動ｎ−ＭＯＳは、前記ＧＮＤ電源に各ソース端子が、前記レベル変換出力に各ドレイン端子が、レベル変換入力に各ゲート端子が、各々接続され、前記第２のｐ−ＭＯＳは、前記第２の電源に各ドレイン端子が、前記レベル変換入力に各ゲート端子が、前記レベル変換出力に各ソース端子が、各々接続されたことを特徴とする。
請求項６１のレベル変換回路の発明は、第１の電源が供給される第１の論理回路の信号レベルを第２の電源が供給される第２の論理回路の信号レベルに変換するレベル変換回路において、レベル変換コア回路のレベル変換出力にプルダウン回路と、前記第２の電源が供給されレベル変換入力信号と前記レベル変換出力信号を入力としプルダウン回路とレベル変換コア回路への制御信号を出力する制御回路とを有し、前記制御回路も前記第３の論理回路からの制御信号を接続したことを特徴とする。
請求項６２のレベル変換回路の発明は、前記制御回路は、請求項６１において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とする第１のＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力を入力とする第２のＯＲ−ＮＡＮＤ回路からなり、前記第１及び第２のＯＲ−ＮＡＮＤ回路の各出力信号をプルアップおよび／またはプルダウン制御信号として出力し、前記ＯＲ−ＮＡＮＤ回路の各出力信号を前記レベル変換コア回路制御信号として出力しており、前記プルダウン回路は、前記プルアップおよび／またはプルダウン回路は、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなることを特徴とする。
請求項６３のレベル変換回路の発明は、請求項６１において、前記制御回路は、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とする第１のＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力を入力とする第２のＯＲ−ＮＡＮＤ回路からなり、前記第１及び第２のＯＲ−ＮＡＮＤ回路の各出力信号をプルアップおよび／またはプルダウン制御信号として出力し、前記ＯＲ−ＮＡＮＤ回路の各出力信号を前記レベル変換コア回路制御信号として出力しており、前記プルダウン回路は、前記プルアップおよび／またはプルダウン回路は、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなることを特徴とする。
請求項６４のレベル変換回路の発明は、請求項２、７〜９または６１において、前記スイッチ回路は、第２の電源にソース端子が、制御信号またはその反転信号にゲート端子が、前記レベル変換コア回路の電源端子にドレイン端子が接続されたｐ−ＭＯＳを用いたことを特徴とする。
請求項６５のレベル変換回路の発明は、請求項３、５、６または６１において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力またはその反転信号を入力とする２以上のＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＮＯＲ回路とからなり、前記ＮＯＲ回路の各出力信号を前記レベル変換コア回路制御信号として出力していることを特徴とする。
請求項６６のレベル変換回路の発明は、請求項３、１１、１２または６１において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力を入力とする２以上のＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＮＡＮＤ回路と、前記第２の電源が供給され前記各ＮＡＮＤ回路出力を入力とするインバータ２以上からなり、前記インバータの各出力信号を前記レベル変換コア回路の制御信号として出力していることを特徴とする。
請求項２記載のレベル変換回路の発明は、第１の電源が供給される第１の論理回路の信号レベルを、第２の電源が供給される第２の論理回路の信号レベルに変換するレベル変換回路において、レベル変換コア回路の電源端子と第２の電源との間に第１の電源の制御に応じて制御信号を生成する第３の論理回路により制御されるスイッチ回路を配置し、前記レベル変換コア回路の出力に前記第３の論理回路により制御されるプルアップおよび／またはプルダウン回路を設けることを特徴とする。
請求項３記載のレベル変換回路の発明は、請求項１または２において、前記レベル変換コア回路は、２以上のｐ−ＭＯＳからなるｐ−ＭＯＳクロスカップルラッチと、２以上のｎ−ＭＯＳからなる差動ｎ−ＭＯＳとからなり、前記ｐ−ＭＯＳは、前記第２の電源端子にソース端子が、ゲート端子に各ドレイン端子であるレベル変換出力が接続され、前記ｎ−ＭＯＳは、クロスカップルラッチと前記ＧＮＤ電源端子とに各ソース端子が、前記レベル変換出力に前記各ドレイン端子が、レベル変換入力に各ゲート端子が、各々接続されたことを特徴とする。
請求項４記載のレベル変換回路の発明は、請求項１または２において、前記レベル変換コア回路は、前記第２の電源に各ソース端子が、各レベル変換出力に各ゲート端子が接続された２以上のｐ−ＭＯＳからなるｐ−ＭＯＳクロスカップルラッチと、前記ｐ−ＭＯＳの各ドレイン端子に前記他のｐ−ＭＯＳのソース端子が、各レベル変換入力に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続された２以上のｐ−ＭＯＳスイッチと、ＧＮＤ電源端子に各ソース端子が、前記レベル変換出力にそれぞれのドレイン端子が、レベル変換入力にそれぞれのゲート端子が接続された２以上のｎ−ＭＯＳからなる差動ｎ−ＭＯＳスイッチと、からなっていることを特徴とする。
請求項５記載のレベル変換回路の発明は、請求項１または２において、前記プルアップおよび／またはプルダウン回路はプルダウン回路であり、当該プルダウン回路は、ＧＮＤ電源にソースが、制御信号の反転信号にゲート端子が、前記レベル変換出力の少なくとも一方にドレイン端子が接続された１つまたは２以上のｎ−ＭＯＳを有することを特徴とする。
請求項６記載のレベル変換回路の発明は、第１の電源が供給される第１の論理回路の信号レベルを第２の電源が供給される第２の論理回路の信号レベルに変換するレベル変換回路において、レベル変換コア回路のレベル変換出力に前記第２の電源が供給されるプルアップおよび／またはプルダウン回路と、前記第２の電源が供給されレベル変換入力信号と前記レベル変換出力信号を入力とする制御回路と、レベル変換コア回路の電源端子と第２の電源の間に配置され第１の電源の制御に応じて制御信号を生成する第３の論理回路により制御されるスイッチ回路とを有し、前記制御回路を前記第３の論理回路からの制御信号により制御することを特徴とする。
請求項７記載のレベル変換回路の発明は、請求項６において、前記第３の論理回路は、前記制御回路を前記第３の論理回路からの制御信号により制御し、前記制御回路は、前記プルアップおよび／またはプルダウン回路と、前記レベル変換コア回路とを制御する制御信号を出力することを特徴とする。
請求項８記載のレベル変換回路の発明は、請求項５において、さらに前記制御回路は、前記プルアップおよび／またはプルダウン回路を制御する制御信号を出力して前記プルアップおよび／またはプルダウン回路を制御することを特徴とする。
請求項９記載のレベル変換回路の発明は、請求項１、３または６において、前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、制御信号にゲート端子が、前記各レベル変換コア出力にドレイン端子が各々接続された２以上のｐ−ＭＯＳを用いることを特徴とする。
請求項１０記載のレベル変換回路の発明は、請求項１、３または８において、前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、制御信号にゲート端子が、前記レベル変換出力の一方にドレイン端子が接続されたｐ−ＭＯＳと、ＧＮＤ電源にソースが、制御信号の反転信号にゲート端子が、前記レベル変換出力他方にドレイン端子が、各々接続されたｎ−ＭＯＳとを用いることを特徴とする。
請求項１１記載のレベル変換回路の発明は、第１の電源が供給される第１の論理回路の信号レベルを第２の電源が供給される第２の論理回路の信号レベルに変換するレベル変換回路において、レベル変換コア回路のレベル変換出力にプルダウン回路と、前記第２の電源が供給されレベル変換入力信号と前記レベル変換出力信号を入力とし前記プルダウン回路と前記レベル変換コア回路への制御信号を出力する制御回路とを有し、前記制御回路と前記プルダウン回路とを前記第３の論理回路からの制御信号により制御することを特徴とする。
請求項１２記載のレベル変換回路の発明は、請求項１１において、前記ＮＡＮＤ回路は、ＣＭＯＳ回路構成であり、前記レベル変換入力信号が接続されるｐ−ＭＯＳトランジスタは、少なくともチャネル幅／チャネル長の比が小さいかまたは閾値が高いトランジスタからなっていることを特徴とする。
請求項１３記載のレベル変換回路の発明は、請求項１１において、前記ＮＡＮＤ回路は、ＣＭＯＳ回路構成であり、前記第３の論理回路の制御信号出力が接続されるｎ−ＭＯＳのソース端子がＧＮＤ電源に接続されることを特徴とする。
請求項１４記載のレベル変換回路の発明は、請求項５において、前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記各レベル変換出力に他のｐ−ＭＯＳの各ドレイン端子が接続される２以上のｐ−ＭＯＳと、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなり、前記第２の電源にソース端子が、前記第３の論理回路からの制御信号に各ゲート端子が、前記各レベル変換出力に他のｐ−ＭＯＳのドレイン端子が接続される２以上のｐ−ＭＯＳを付加していることを特徴とする。
請求項１５記載のレベル変換回路の発明は、請求項５において、前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記各レベル変換出力に他のｐ−ＭＯＳの各ドレイン端子が接続される２以上のｐ−ＭＯＳと、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなり、前記第２の電源にソース端子が、前記第３の論理回路からの制御信号にゲート端子が、前記レベル変換出力の一方にドレイン端子が接続されるｐ−ＭＯＳを付加していることを特徴とする。
請求項１６記載のレベル変換回路の発明は、請求７において、前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記各レベル変換出力に各ドレイン端子が接続される２以上のｐ−ＭＯＳと、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなり、前記第２の電源にソース端子が、前記第３の論理回路からの制御信号にゲート端子が、前記レベル変換出力の一方にドレイン端子が接続されるｐ−ＭＯＳと、前記ＧＮＤ電源にソース端子が、前記第３の論理回路からの制御信号またはその反転信号にゲート端子が、前記レベル変換出力の他方にドレイン端子が接続されるｎ−ＭＯＳとが付加されていることを特徴とする。
請求項１７記載のレベル変換回路の発明は、請求項５において、前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記各レベル変換出力に他のｐ−ＭＯＳのドレイン端子が接続される２以上のｐ−ＭＯＳと、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなり、前記ＧＮＤ電源にソース端子が、前記第３の論理回路からの制御信号またはその反転信号にゲート端子が、前記レベル変換出力の一方にドレイン端子が接続されるｎ−ＭＯＳとが付加されていることを特徴とする。
請求項１８記載のレベル変換回路の発明は、請求項５において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力を入力とするＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＮＡＮＤ回路からなり、前記ＮＡＮＤ回路の出力信号を制御信号として出力していることを特徴とする。
請求項１９記載のレベル変換回路の発明は、請求項１８において、さらに前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記各レベル変換出力に他のｐ−ＭＯＳのドレイン端子が接続される２以上のｐ−ＭＯＳからなり、前記第２の電源にソース端子が、前記第３の論理回路からの制御信号に各ゲート端子が、前記各レベル変換出力に他のｐ−ＭＯＳのドレイン端子が接続される２以上のｐ−ＭＯＳを付加されることを特徴とする。
請求項２０記載のレベル変換回路の発明は、請求項１８において、さらに前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号にそれぞれのゲート端子が、前記レベル変換出力それぞれにそれぞれのドレイン端子が接続される２以上のｐ−ＭＯＳからなり、前記第２の電源にソース端子が、前記第３の論理回路からの制御信号にゲート端子が、前記レベル変換出力の一方にドレイン端子が接続されるｐ−ＭＯＳが付加されることを特徴とする。
請求項２１記載のレベル変換回路の発明は、請求項１８において、前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号にそれぞれのゲート端子が、前記レベル変換出力それぞれにそれぞれのドレイン端子が接続される２以上のｐ−ＭＯＳからなり、前記第２の電源にソース端子が、前記第３の論理回路からの制御信号にゲート端子が、前記レベル変換出力の一方にドレイン端子が接続されるｐ−ＭＯＳと、前記ＧＮＤ電源にソース端子が、前記第３の論理回路からの制御信号またはその反転にゲート端子が、前記レベル変換出力のもう一方にドレイン端子が接続されるｎ−ＭＯＳとが付加されることを特徴とする。
請求項２２記載のレベル変換回路の発明は、請求項１８において、前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号にそれぞれのゲート端子が、前記レベル変換出力それぞれにそれぞれのドレイン端子が接続される２以上のｐ−ＭＯＳからなり、前記ＧＮＤ電源にソース端子が、前記第３の論理回路からの制御信号またはその反転信号にゲート端子が、前記レベル変換出力の一方にドレイン端子が接続されるｎ−ＭＯＳとが付加されることを特徴とする。
請求項２３記載のレベル変換回路の発明は、請求項５において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力を入力とするＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＮＡＮＤ回路と、前記第２の電源が供給されそれぞれの前記ＮＡＮＤ回路出力を入力とする２以上のインバータからなり、前記インバータの各出力信号を制御信号として出力していることを特徴とする。
請求項２４記載のレベル変換回路の発明は、請求項１８において、前記プルアップおよび／またはプルダウン回路は、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなり、前記第２の電源にソース端子が、前記第３の論理回路からの制御信号に各ゲート端子が、前記各レベル変換出力に他のｐ−ＭＯＳのドレイン端子が接続される２以上のｐ−ＭＯＳが付加されていることを特徴とする。
請求項２５記載のレベル変換回路の発明は、請求項２３において、前記プルアップおよび／またはプルダウン回路は、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなり、前記第２の電源にソース端子が、前記第３の論理回路からの制御信号にゲート端子が、前記レベル変換出力の一方にドレイン端子が接続されるｐ−ＭＯＳが付加されていることを特徴とする。
請求項２６記載のレベル変換回路の発明は、請求項２３において、前記プルアップおよび／またはプルダウン回路は、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなり、前記第２の電源にソース端子が、前記第３の論理回路からの制御信号にゲート端子が、前記レベル変換出力の一方にドレイン端子が接続されるｐ−ＭＯＳと、前記ＧＮＤ電源にソース端子が、前記第３の論理回路からの制御信号またはその反転信号にゲート端子が、前記レベル変換出力の他方にドレイン端子が接続されるｎ−ＭＯＳとが付加されていることを特徴とする。
請求項２７記載のレベル変換回路の発明は、請求項２３において、前記プルアップおよび／またはプルダウン回路は、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなり、前記ＧＮＤ電源にソース端子が、前記第３の論理回路からの制御信号またはその反転信号にゲート端子が、前記レベル変換出力の他方にドレイン端子が接続されるｎ−ＭＯＳが付加されていることを特徴とする。
請求項２８記載のレベル変換回路の発明は、請求項１４乃至１７において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＮＯＲ回路と、前記第２の電源が供給されそれぞれの前記ＮＯＲ回路出力を入力とするインバータ２以上からなり、前記ＮＯＲ回路２以上と前記インバータ２以上のそれぞれの出力信号を制御信号として出力されることを特徴とする。
請求項２９のレベル変換回路の発明は、請求項２８において、前記ＮＯＲ回路は、ＣＭＯＳ回路構成であり、前記レベル変換入力信号が接続されるｐ−ＭＯＳはチャネル幅／チャネル長の比が小さいか、または、閾値の極性は負で絶対値の大きいトランジスタからなっていることを特徴とする。
請求項３０のレベル変換回路の発明は、請求項２８において、前記ＮＯＲ回路は、ＣＭＯＳ回路構成であり、前記第３の論理回路からの制御信号またはその反転信号が電源側のｐ−ＭＯＳに接続されることを特徴とする。
請求項３１のレベル変換回路の発明は、請求項１９〜２２において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され、前記各ＮＯＲ回路出力を入力とする２以上のインバータからなり、前記インバータの各出力信号を制御信号として出力していることを特徴とする。
請求項３２のレベル変換回路の発明は、請求項２４〜２７において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力またはその反転信号を入力とする第１のＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とする第２のＮＯＲ回路からなり、前記第１及び第２のＮＯＲ回路の各出力信号を制御信号として出力していることを特徴とする。
請求項３３のレベル変換回路の発明は、請求項６において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＮＡＮＤ回路と、前記第２の電源が供給され各前記ＮＡＮＤ回路出力を入力とする２以上のインバータからなり、前記ＡＮＤ−ＮＯＲとＮＡＮＤ回路と前記インバータの出力信号を制御信号として出力していることを特徴とする。
請求項３４のレベル変換回路の発明は、請求項６または８において、前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記各レベル変換出力に他のｐ−ＭＯＳのドレイン端子が接続される２以上のｐ−ＭＯＳと、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなることを特徴とする。
請求項３５のレベル変換回路の発明は、請求項６において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＮＡＮＤ回路からなり、前記ＡＮＤ−ＮＯＲとＮＡＮＤ回路の各出力信号を制御信号として出力していることを特徴とする。
請求項３６のレベル変換回路の発明は、請求項３５において、前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記各レベル変換出力に他のｐ−ＭＯＳのドレイン端子が接続される２以上のｐ−ＭＯＳからなることを特徴とする。
請求項３７のレベル変換回路の発明は、請求項６において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＮＡＮＤ回路と、前記第２の電源が供給され前記各ＮＡＮＤ回路出力を入力とする２以上のインバータからなり、前記インバータの各出力信号を制御信号として出力していることを特徴とする。
請求項３８のレベル変換回路の発明は、請求項３７において、前記プルアップおよび／またはプルダウン回路は、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなることを特徴とする。
請求項３９のレベル変換回路の発明は、請求項３４において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記各ＮＯＲ回路出力を入力とする２以上のインバータからなり、前記ＯＲ−ＮＡＮＤ回路と前記ＮＯＲ回路と前記インバータの各出力信号を制御信号として出力することを特徴とする。
請求項４０のレベル変換回路の発明は、請求項３９において、前記ＯＲ−ＮＡＮＤ回路は、ＣＭＯＳ回路構成であり、前記レベル変換入力信号が接続されるｐ−ＭＯＳはチャネル幅／チャネル長の比が小さいかまたは、閾値の極性は負で絶対値が高いかの少なくとも１つの条件を有することを特徴とする。
請求項４１のレベル変換回路の発明は、請求項３９において、前記ＯＲ−ＮＡＮＤ回路は、ＣＭＯＳ回路構成であり、前記第３の論理回路からの制御信号がＧＮＤ電源側のｎ−ＭＯＳに接続されることを特徴とする。
請求項４２のレベル変換回路の発明は、請求項３６において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記各ＮＯＲ回路出力を入力とする２以上のインバータからなり、前記インバータの各出力信号を制御信号として出力していることを特徴とする。
請求項４３のレベル変換回路の発明は、請求項３８において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＮＯＲ回路と、前記ＯＲ−ＮＡＮＤ回路とＮＯＲ回路の各出力信号を制御信号として出力していることを特徴とする。
請求項４４のレベル変換回路の発明は、請求項３６において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路とからなり、前記ＡＮＤ−ＮＯＲの各出力信号を制御信号として出力していることを特徴とする。
請求項４５のレベル変換回路の発明は、請求項３６において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力を入力とするＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記各ＯＲ−ＮＡＮＤ回路出力を入力とする２以上のインバータからなり、前記インバータの各出力信号を制御信号として出力していることを特徴とする。
請求項４６のレベル変換回路の発明は、請求項３８において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記各ＡＮＤ−ＮＯＲ回路出力を入力とする２以上のインバータからなり、前記インバータの各出力信号を制御信号として出力していることを特徴とする。
請求項４７のレベル変換回路の発明は、請求項３８において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力を入力とするＯＲ−ＮＡＮＤ回路と、前記ＯＲ−ＮＡＮＤ回路の各出力信号を制御信号として出力していることを特徴とする。
請求項４８のレベル変換回路の発明は、請求項４７において、前記レベル変換コア回路は、前記第２の電源に各ソース端子が、前記各レベル変換出力に他のｐ−ＭＯＳのゲート端子が接続された２以上の前記ｐ−ＭＯＳからなるｐ−ＭＯＳクロスカップルラッチと、前記ｐ−ＭＯＳのドレイン端子の各々のソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続された２以上のｐ−ＭＯＳスイッチと、ＧＮＤ電源に各ソース端子が、前記各レベル変換出力にドレイン端子が、レベル変換入力に各々のゲート端子が接続された２以上のｎ−ＭＯＳからなる差動ｎ−ＭＯＳスイッチとなっていることを特徴とする。
請求項４９のレベル変換回路の発明は、請求項１４〜１７、１９〜２２または２４〜２７において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力を入力とする第１のＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とする第２のＮＡＮＤ回路と、前記第２の電源が供給され前記各ＮＡＮＤ回路出力を入力とする２以上のインバータからなり、前記第１及び第２のＮＡＮＤ回路と前記２以上のインバータの各出力信号をプルアップおよび／またはプルダウン制御信号として出力し、前記インバータの各出力信号を前記レベル変換コア回路の制御信号として出力していることを特徴とする。
請求項５０のレベル変換回路の発明は、請求項１４〜１７、１９〜２２または２４〜２７において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記各ＮＯＲ回路出力を入力とする２以上のインバータからなり、前記ＮＯＲ回路と前記インバータの各出力信号をプルアップおよび／またはプルダウン制御信号として出力し、前記ＮＯＲ回路の各出力信号を前記レベル変換コア回路制御信号として出力していることを特徴とする。
請求項５１のレベル変換回路の発明は、請求項１、３、６〜９において、前記スイッチ回路は、ＧＮＤ電源にソース端子が、制御信号にゲート端子が、前記レベル変換コア回路のＧＮＤ電源端子にドレイン端子が、各々接続されたｎ−ＭＯＳを有することを特徴とする。
請求項５２のレベル変換回路の発明は、請求項３４において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＮＡＮＤ回路と、前記第２の電源が供給されそれぞれの前記ＮＡＮＤ回路出力を入力とする２以上のインバータからなり、前記ＡＮＤ−ＮＯＲ回路とＮＡＮＤ回路と前記２以上のインバータの各出力信号をプルアップおよび／またはプルダウン制御信号として出力し、前記インバータの各出力信号を前記レベル変換コア回路の制御信号として出力していることを特徴とする。
請求項５３のレベル変換回路の発明は、請求項３９において、前記ＯＲ−ＮＡＮＤ回路とＮＯＲ回路と前記インバータの各出力信号をプルアップおよび／またはプルダウン制御信号として出力し、前記ＯＲ−ＮＡＮＤ回路とＮＯＲ回路の各出力信号を前記レベル変換コア回路制御信号として出力していることを特徴とする。
請求項５４のレベル変換回路の発明は、請求項８において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とする第１のＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力またはその反転信号を入力とする第２のＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記第１および第２の各ＡＮＤ−ＮＯＲ回路の出力を入力とする２以上のインバータからなり、前記第１及び第２のＡＮＤ−ＮＯＲ回路の各出力信号をプルアップおよび／またはプルダウン制御信号として出力し、前記インバータの各出力信号を前記レベル変換コア回路の制御信号として出力しており、前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記各レベル変換出力に他のｐ−ＭＯＳのドレイン端子が接続される２以上のｐ−ＭＯＳからなることを特徴とする。
請求項５５のレベル変換回路の発明は、請求項８において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とする第１のＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力を入力とする第２のＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記第１及び第２の各ＯＲ−ＮＡＮＤ回路出力を入力とする２以上のインバータからなり、前記２以上のインバータの各出力信号をプルアップおよび／またはプルダウン制御信号として出力し、前記ＯＲ−ＮＡＮＤ回路の各出力信号を前記レベル変換コア回路制御信号として出力しており、前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記各レベル変換出力に他のｐ−ＭＯＳのドレイン端子が接続される２以上のｐ−ＭＯＳからなることを特徴とする。
請求項５６のレベル変換回路の発明は、請求項４〜７、または９〜１１において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記各ＡＮＤ−ＮＯＲ回路出力を入力とするインバータ２以上からなり、前記インバータの各出力信号をプルアップおよび／またはプルダウン制御信号として出力し、前記インバータの各出力信号を前記レベル変換コア回路の制御信号として出力しており、前記プルアップおよび／またはプルダウン回路は、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなることを特徴とする。
請求項５７のレベル変換回路の発明は、前記制御回路は、請求項４〜７または９〜１１において、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とする第１のＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力を入力とする第２のＯＲ−ＮＡＮＤ回路からなり、前記第１及び第２のＯＲ−ＮＡＮＤ回路の各出力信号をプルアップおよび／またはプルダウン制御信号として出力し、前記ＯＲ−ＮＡＮＤ回路の各出力信号を前記レベル変換コア回路制御信号として出力しており、前記プルアップおよび／またはプルダウン回路は、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなることを特徴とする。
請求項５８のレベル変換回路の発明は、請求項４〜７または９〜１１において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記各ＡＮＤ−ＮＯＲ回路出力を入力とするインバータ２以上からなり、前記インバータの各出力信号を前記レベル変換コア回路の制御信号として出力していることを特徴とする。
請求項５９のレベル変換回路の発明は、請求項４〜７または９〜１１において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力を入力とするＯＲ−ＮＡＮＤ回路からなり、前記ＯＲ−ＮＡＮＤ回路の各出力信号を前記レベル変換コア回路制御信号として出力していることを特徴とするのいずれか１項に記載のレベル変換回路。
請求項６０のレベル変換回路の発明は、前記レベル変換コア回路は、請求項１、３、１０、５９または６０において、２以上の第１のｐ−ＭＯＳからなるｐ−ＭＯＳクロスカップルラッチと、２以上のｎ−ＭＯＳからなる差動ｎ−ＭＯＳと、第２の２以上のｐ−ＭＯＳと、からなり、前記ｐ−ＭＯＳクロスカップルラッチは、前記第２の電源にソース端子が、ゲート端子に各ドレイン端子であるレベル変換出力が、それぞれ接続され、前記差動ｎ−ＭＯＳは、前記ＧＮＤ電源に各ソース端子が、前記レベル変換出力に各ドレイン端子が、レベル変換入力に各ゲート端子が、各々接続され、前記第２のｐ−ＭＯＳは、前記第２の電源に各ドレイン端子が、前記レベル変換入力に各ゲート端子が、前記レベル変換出力に各ソース端子が、各々接続されたことを特徴とする。
請求項６１のレベル変換回路の発明は、第１の電源が供給される第１の論理回路の信号レベルを第２の電源が供給される第２の論理回路の信号レベルに変換するレベル変換回路において、レベル変換コア回路のレベル変換出力にプルダウン回路と、前記第２の電源が供給されレベル変換入力信号と前記レベル変換出力信号を入力としプルダウン回路とレベル変換コア回路への制御信号を出力する制御回路とを有し、前記制御回路も前記第３の論理回路からの制御信号を接続したことを特徴とする。
請求項６２のレベル変換回路の発明は、前記制御回路は、請求項６１において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とする第１のＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力を入力とする第２のＯＲ−ＮＡＮＤ回路からなり、前記第１及び第２のＯＲ−ＮＡＮＤ回路の各出力信号をプルアップおよび／またはプルダウン制御信号として出力し、前記ＯＲ−ＮＡＮＤ回路の各出力信号を前記レベル変換コア回路制御信号として出力しており、前記プルダウン回路は、前記プルアップおよび／またはプルダウン回路は、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなることを特徴とする。
請求項６３のレベル変換回路の発明は、請求項６１において、前記制御回路は、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とする第１のＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力を入力とする第２のＯＲ−ＮＡＮＤ回路からなり、前記第１及び第２のＯＲ−ＮＡＮＤ回路の各出力信号をプルアップおよび／またはプルダウン制御信号として出力し、前記ＯＲ−ＮＡＮＤ回路の各出力信号を前記レベル変換コア回路制御信号として出力しており、前記プルダウン回路は、前記プルアップおよび／またはプルダウン回路は、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなることを特徴とする。
請求項６４のレベル変換回路の発明は、請求項２、７〜９または６１において、前記スイッチ回路は、第２の電源にソース端子が、制御信号またはその反転信号にゲート端子が、前記レベル変換コア回路の電源端子にドレイン端子が接続されたｐ−ＭＯＳを用いたことを特徴とする。
請求項６５のレベル変換回路の発明は、請求項３、５、６または６１において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力またはその反転信号を入力とする２以上のＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＮＯＲ回路とからなり、前記ＮＯＲ回路の各出力信号を前記レベル変換コア回路制御信号として出力していることを特徴とする。
請求項６６のレベル変換回路の発明は、請求項３、１１、１２または６１において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力を入力とする２以上のＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＮＡＮＤ回路と、前記第２の電源が供給され前記各ＮＡＮＤ回路出力を入力とするインバータ２以上からなり、前記インバータの各出力信号を前記レベル変換コア回路の制御信号として出力していることを特徴とする。
図１は、従来のレベル変換回路の例を示す回路図である。
図２は、従来のレベル変換回路の例を示す回路図である。
図３は、従来のレベル変換回路の例を示す回路図である。
図４は、本発明のレベル変換回路の第１の実施の形態における構成例を示す図である。
図５は、第１の実施形態などに使用されるレベル変換コア回路の例を示す回路図である。
図６は、第１の実施形態などに使用されるレベル変換コア回路の他の例を示す回路図である。
図７は、第１の実施形態などに使用されるスイッチ回路の例を示す回路図である。
図８は、第１の実施形態などに使用されるプルアップ／プルダウン回路の例を示す回路図である。
図９は、本発明のレベル変換コア回路部分の動作例を示すタイミングチャートである。
図１０は、本発明のレベル変換回路の第１の実施形態の動作例を示すタイミングチャートである。
図１１は、第１の実施形態などで使用されるプルアップ／プルダウン回路の別の例を示す回路図である。
図１２は、第１の実施形態などで使用されるプルアップ／プルダウン回路のさらに別の例を示す回路図である。
図１３は、第１の実施形態などで使用されるプルアップ／プルダウン回路のさらに別の例を示す回路図である。
図１４は、第１の実施形態などで使用されるレベル変換コア回路の別の例を示す回路図である。
図１５は、第１の実施形態などで使用されるレベル変換コア回路の図１２の別の例を示す回路図である。
図１６は、第１の実施形態などで使用されるレベル変換コア回路の別の例を示す回路図である。
図１７は、第１の実施形態などで使用されるレベル変換コア回路の図１３の別の例を示す回路図である。
図１８は、第１の実施形態などで使用されるレベル変換コア回路のさらに別の例を示す回路図である。
図１９は、第１の実施形態などで使用されるレベル変換コア回路の図１５のさらに別の例を示す回路図である。
図２０は、本発明のレベル変換回路の第２の実施の形態における構成例を示す図である。
図２１は、第２の実施形態などに使用されるレベル変換コア回路の例を示す回路図である。
図２２は、第２の実施形態などに使用されるプルダウン回路の例を示す回路図である。
図２３は、第２の実施形態などに使用されるプルダウン回路の別の例を示す回路図である。
図２４は、本発明のレベル変換回路の第３の実施の形態における構成例を示す図である。
図２５は、第３の実施形態などに使用される制御回路の例を示す回路図である。
図２６は、第３の実施形態などに使用されるプルアップ／プルダウン回路の例を示す回路図である。
図２７は、第３の実施形態などに使用される制御回路を構成するＮＡＮＤ回路の例を示す回路図である。
図２８は、本発明のレベル変換回路の第３の実施形態の動作例を示すタイミングチャートである。
図２９は、第３の実施形態などに使用されるプルアップ／プルダウン回路の別の例を示す回路図である。
図３０は、第３の実施形態などに使用されるプルアップ／プルダウン回路のさらに別の例を示す回路図である。
図３１は、第３の実施形態などに使用されるプルアップ／プルダウン回路のさらに別の例を示す回路図である。
図３２は、第３の実施形態などに使用される制御回路の別の例を示す回路図である。
図３３は、第３の実施形態などに使用されるプルアップ／プルダウン回路の例を示す回路図である。
図３４は、第３の実施形態などに使用されるプルアップ／プルダウン回路の別の例を示す回路図である。
図３５は、第３の実施形態などに使用されるプルアップ／プルダウン回路のさらに別の例を示す回路図である。
図３６は、第３の実施形態などに使用されるプルアップ／プルダウン回路のさらに別の例を示す回路図である。
図３７は、第５の実施形態などに使用されるレベル変換コア回路の例を示す回路図である。
図３８は、第３の実施形態などに使用される制御回路の別の例を示す回路図である。
図３９は、第３の実施形態などに使用されるプルアップ／プルダウン回路のさらに別の例を示す回路図である。
図４０は、第３の実施形態などに使用されるプルアップ／プルダウン回路のさらに別の例を示す回路図である。
図４１は、第３の実施形態などに使用されるプルアップ／プルダウン回路のさらに別の例を示す回路図である。
図４２は、第３の実施形態などに使用されるプルアップ／プルダウン回路のさらに別の例を示す回路図である。
図４３は、第３の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図４４は、第３の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図４５は、第３の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図４６は、第３の実施形態などに使用される制御回路を構成するＮＯＲ回路の別の例を示す回路図である。
図４７は、本発明のレベル変換回路の第４の実施の形態における構成例を示す図である。
図４８は、第４の実施形態などに使用される制御回路の例を示す回路図である。
図４９は、第４の実施形態などに使用されるプルアップ／プルダウン回路の例を示す回路図である。
図５０は、第４の実施形態などに使用される制御回路を構成するＡＮＤ−ＮＯＲ回路の例を示す回路図である。
図５１は、第４実施形態のレベル変換回路の動作例を示すタイミングチャートである。
図５２は、第４の実施形態などに使用される制御回路の別の例を示す回路図である。
図５３は、第４の実施形態などに使用されるプルアップ／プルダウン回路の例を示す回路図である。
図５４は、第４の実施形態などに使用される制御回路の別の例を示す回路図である。
図５５は、第４の実施形態などに使用されるプルアップ／プルダウン回路の別の例を示す回路図である。
図５６は、第４の実施形態などに使用される制御回路の別の例を示す回路図である。
図５７は、第４の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図５８は、第４の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図５９は、第４の実施形態などに使用される制御回路を構成するＯＲ−ＮＡＮＤ回路の例を示す回路図である。
図６０は、第４の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図６１は、第４の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図６２は、第４の実施形態などに使用される制御回路の別の例を示す回路図である。
図６３は、第４の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図６４は、本発明のレベル変換回路の第５の実施の形態の構成例を示す図である。
図６５は、第５の実施形態などに使用されるレベル変換コア回路の例を示す回路図である。
図６６は、第５の実施形態などに使用される制御回路の例を示す回路図である。
図６７は、第５の実施形態などに使用される制御回路の別の例を示す回路図である。
図６８は、第５の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図６９は、第５の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図７０は、第５の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図７１は、第５の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図７２は、第５の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図７３は、第５の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図７４は、本発明のレベル変換回路の第６の実施の形態の構成例を示す図である。
図７５は、第６の実施形態などに使用される制御回路の例を示す回路図である。
図７６は、第６の実施形態などに使用される制御回路の別の例を示す回路図である。
図７７は、第６の実施形態などに使用される制御回路の別の例を示す回路図である。
図７８は、第６の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図７９は、第６の実施形態に使用される制御回路のさらに別の例を示す回路図である。
図８０は、第６の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図８１は、第６の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図８２は、第６の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図８３は、本発明のレベル変換回路の第７の実施の形態の構成例を示す図である。
図８４は、本発明のレベル変換回路の第７の実施の形態の他の構成例を示す図である。
図８５は、第７の実施の形態のレベル変換回路の動作例を示すタイミングチャートである。
なお、符号１は、レベル変換コア回路である。符号２は、制御回路である。符号３は、プルアップ／プルダウン回路である。符号３−１は、プルアップ回路である。符号３−２は、プルダウン回路である。符号１０は、スイッチ回路である。符号１１は、第１の論理回路である。符号１２は、第２の論理回路である。符号１３は、第３の論理回路である。
図２は、従来のレベル変換回路の例を示す回路図である。
図３は、従来のレベル変換回路の例を示す回路図である。
図４は、本発明のレベル変換回路の第１の実施の形態における構成例を示す図である。
図５は、第１の実施形態などに使用されるレベル変換コア回路の例を示す回路図である。
図６は、第１の実施形態などに使用されるレベル変換コア回路の他の例を示す回路図である。
図７は、第１の実施形態などに使用されるスイッチ回路の例を示す回路図である。
図８は、第１の実施形態などに使用されるプルアップ／プルダウン回路の例を示す回路図である。
図９は、本発明のレベル変換コア回路部分の動作例を示すタイミングチャートである。
図１０は、本発明のレベル変換回路の第１の実施形態の動作例を示すタイミングチャートである。
図１１は、第１の実施形態などで使用されるプルアップ／プルダウン回路の別の例を示す回路図である。
図１２は、第１の実施形態などで使用されるプルアップ／プルダウン回路のさらに別の例を示す回路図である。
図１３は、第１の実施形態などで使用されるプルアップ／プルダウン回路のさらに別の例を示す回路図である。
図１４は、第１の実施形態などで使用されるレベル変換コア回路の別の例を示す回路図である。
図１５は、第１の実施形態などで使用されるレベル変換コア回路の図１２の別の例を示す回路図である。
図１６は、第１の実施形態などで使用されるレベル変換コア回路の別の例を示す回路図である。
図１７は、第１の実施形態などで使用されるレベル変換コア回路の図１３の別の例を示す回路図である。
図１８は、第１の実施形態などで使用されるレベル変換コア回路のさらに別の例を示す回路図である。
図１９は、第１の実施形態などで使用されるレベル変換コア回路の図１５のさらに別の例を示す回路図である。
図２０は、本発明のレベル変換回路の第２の実施の形態における構成例を示す図である。
図２１は、第２の実施形態などに使用されるレベル変換コア回路の例を示す回路図である。
図２２は、第２の実施形態などに使用されるプルダウン回路の例を示す回路図である。
図２３は、第２の実施形態などに使用されるプルダウン回路の別の例を示す回路図である。
図２４は、本発明のレベル変換回路の第３の実施の形態における構成例を示す図である。
図２５は、第３の実施形態などに使用される制御回路の例を示す回路図である。
図２６は、第３の実施形態などに使用されるプルアップ／プルダウン回路の例を示す回路図である。
図２７は、第３の実施形態などに使用される制御回路を構成するＮＡＮＤ回路の例を示す回路図である。
図２８は、本発明のレベル変換回路の第３の実施形態の動作例を示すタイミングチャートである。
図２９は、第３の実施形態などに使用されるプルアップ／プルダウン回路の別の例を示す回路図である。
図３０は、第３の実施形態などに使用されるプルアップ／プルダウン回路のさらに別の例を示す回路図である。
図３１は、第３の実施形態などに使用されるプルアップ／プルダウン回路のさらに別の例を示す回路図である。
図３２は、第３の実施形態などに使用される制御回路の別の例を示す回路図である。
図３３は、第３の実施形態などに使用されるプルアップ／プルダウン回路の例を示す回路図である。
図３４は、第３の実施形態などに使用されるプルアップ／プルダウン回路の別の例を示す回路図である。
図３５は、第３の実施形態などに使用されるプルアップ／プルダウン回路のさらに別の例を示す回路図である。
図３６は、第３の実施形態などに使用されるプルアップ／プルダウン回路のさらに別の例を示す回路図である。
図３７は、第５の実施形態などに使用されるレベル変換コア回路の例を示す回路図である。
図３８は、第３の実施形態などに使用される制御回路の別の例を示す回路図である。
図３９は、第３の実施形態などに使用されるプルアップ／プルダウン回路のさらに別の例を示す回路図である。
図４０は、第３の実施形態などに使用されるプルアップ／プルダウン回路のさらに別の例を示す回路図である。
図４１は、第３の実施形態などに使用されるプルアップ／プルダウン回路のさらに別の例を示す回路図である。
図４２は、第３の実施形態などに使用されるプルアップ／プルダウン回路のさらに別の例を示す回路図である。
図４３は、第３の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図４４は、第３の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図４５は、第３の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図４６は、第３の実施形態などに使用される制御回路を構成するＮＯＲ回路の別の例を示す回路図である。
図４７は、本発明のレベル変換回路の第４の実施の形態における構成例を示す図である。
図４８は、第４の実施形態などに使用される制御回路の例を示す回路図である。
図４９は、第４の実施形態などに使用されるプルアップ／プルダウン回路の例を示す回路図である。
図５０は、第４の実施形態などに使用される制御回路を構成するＡＮＤ−ＮＯＲ回路の例を示す回路図である。
図５１は、第４実施形態のレベル変換回路の動作例を示すタイミングチャートである。
図５２は、第４の実施形態などに使用される制御回路の別の例を示す回路図である。
図５３は、第４の実施形態などに使用されるプルアップ／プルダウン回路の例を示す回路図である。
図５４は、第４の実施形態などに使用される制御回路の別の例を示す回路図である。
図５５は、第４の実施形態などに使用されるプルアップ／プルダウン回路の別の例を示す回路図である。
図５６は、第４の実施形態などに使用される制御回路の別の例を示す回路図である。
図５７は、第４の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図５８は、第４の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図５９は、第４の実施形態などに使用される制御回路を構成するＯＲ−ＮＡＮＤ回路の例を示す回路図である。
図６０は、第４の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図６１は、第４の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図６２は、第４の実施形態などに使用される制御回路の別の例を示す回路図である。
図６３は、第４の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図６４は、本発明のレベル変換回路の第５の実施の形態の構成例を示す図である。
図６５は、第５の実施形態などに使用されるレベル変換コア回路の例を示す回路図である。
図６６は、第５の実施形態などに使用される制御回路の例を示す回路図である。
図６７は、第５の実施形態などに使用される制御回路の別の例を示す回路図である。
図６８は、第５の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図６９は、第５の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図７０は、第５の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図７１は、第５の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図７２は、第５の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図７３は、第５の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図７４は、本発明のレベル変換回路の第６の実施の形態の構成例を示す図である。
図７５は、第６の実施形態などに使用される制御回路の例を示す回路図である。
図７６は、第６の実施形態などに使用される制御回路の別の例を示す回路図である。
図７７は、第６の実施形態などに使用される制御回路の別の例を示す回路図である。
図７８は、第６の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図７９は、第６の実施形態に使用される制御回路のさらに別の例を示す回路図である。
図８０は、第６の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図８１は、第６の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図８２は、第６の実施形態などに使用される制御回路のさらに別の例を示す回路図である。
図８３は、本発明のレベル変換回路の第７の実施の形態の構成例を示す図である。
図８４は、本発明のレベル変換回路の第７の実施の形態の他の構成例を示す図である。
図８５は、第７の実施の形態のレベル変換回路の動作例を示すタイミングチャートである。
なお、符号１は、レベル変換コア回路である。符号２は、制御回路である。符号３は、プルアップ／プルダウン回路である。符号３−１は、プルアップ回路である。符号３−２は、プルダウン回路である。符号１０は、スイッチ回路である。符号１１は、第１の論理回路である。符号１２は、第２の論理回路である。符号１３は、第３の論理回路である。
添付した図面を参照しながら、本発明を実施の形態により、詳細に説明する。
本発明のレベル変換回路は、レベル変換コア回路のＧＮＤ電源端子とＧＮＤ電源の間に制御信号により制御されるスイッチ回路を配置し、レベル変換出力に制御信号により制御されるプルアップおよび／またはプルダウン回路を接続したことを特徴としている。
前記スイッチ回路および前記プルアップおよび／またはプルダウン回路は、それぞれ、第１の電源を制御する際に制御信号により排他的にオフ（オン）し、第１の電源をオフする際は、貫通電流の防止とレベル変換出力信号の固定という動作（作用）を実行する。従って、確実な貫通電流抑制と、レベル変換動作時の遅延増加抑制という効果が得られる。
＜第１実施形態＞
図４に、本発明のレベル変換回路の一実施形態を示す。
本レベル変換回路は、第１の電源（ＶＤＤＬ）が供給される第１の論理回路１１の信号レベルを、第２の電源（ＶＤＤＨ）が供給される第２の論理回路１２の信号レベルに変換するものであり、このレベル変換回路は、レベル変換コア回路１を有する。
この第１の論理回路１１からの第１の電源レベルの信号（データ）（ＩＮＬ，ＩＮＬＢ）はレベル変換コア回路１に供給され、第２の電源レベルへの変換を行う（図にレベル変換出力をＯＵＴＨ，ＯＵＴＨＢで示す）。
そして、本発明に係るレベル変換回路の第１の実施形態では、レベル変換コア回路１のＧＮＤ電源端子とＧＮＤ電源との間に第３の論理回路１３からの制御信号（Ｅ０）により制御されるスイッチ回路１０と、レベル変換出力に接続され第３の論理回路１３からの制御信号（Ｅ１）により制御されるプルアップおよび／またはプルダウン回路３とが設けられている。このスイッチ回路１０とプルアップおよび／またはプルダウン回路３とは、第１の電源（ＶＤＤＬ）を制御する際に、第３の論理回路１３によって制御され、第１の電源（ＶＤＤＬ）をオフする時には、あらかじめスイッチ回路１０をオフし、またプルアップおよび／またはプルダウン回路３をオンして、レベル変換入力不定時の貫通電流の防止と、レベル変換出力信号の確定とを行う。また、第１の電源（ＶＤＤＬ）をオンする時には、オンされた後に、第１の電源とともにレベル変換入力が安定してから、プルアップおよび／またはプルダウン回路３をオフにし、かつスイッチ回路１０をオンにして、レベル変換動作を行う。こうして得られたレベル変換出力信号（ＯＵＴＨ，ＯＵＴＨＢ）は第２の論理回路１２に供給される。
図５に、図４のレベル変換回路に使用されるレベル変換コア回路１の構成例を示す。すなわち、本実施形態に使用されるレベル変換コア回路１は、第２の電源（ＶＤＤＨ）端子にソース端子を接続し、レベル変換出力（ＯＵＴＨＢ，ＯＵＴＨ）のそれぞれに接続されたドレイン端子をゲート端子にクロスカップル接続した２以上（図では２）のｐ−ＭＯＳ（ｐ−ＭＯＳトランジスタのこと。以下、単にｐ−ＭＯＳと記載する。ｎ−ＭＯＳトランジスタも同様にｎ−ＭＯＳと表記する。）１１０１と、レベル変換出力（ＯＵＴＨＢ、ＯＵＴＨ）のそれぞれをドレイン端子に接続しＩＮＬをゲート端子に接続しＧＮＤ電源端子１１１１をソース端子に接続したｎ−ＭＯＳ１１０２とからなる。このｎ−ＭＯＳ１１０２のソース側のＧＮＤ電源側１１１１を共通にした回路図を図５に示す。また、前記ｎ−ＭＯＳ１１０２のソース側のＧＮＤ電源側１１１１を独立に配線した回路図を図６に示す。
図４のレベル変換回路に使用される図７に示すスイッチ回路１０は、図６では、前記ｎ−ＭＯＳのソース側のＧＮＤ側への配線が独立したそれぞれに、図７に示すスイッチ回路１０のＧＮＤ電源端子側が独立して（並列に）接続されて構成されている。すなわち、図５では、スイッチ回路は１個設けられるが、図６に示すレベル変換コア回路１では、２個（２以上）のスイッチ回路が、レベル変換コア回路１の各ｎ−ＭＯＳ毎に並列に接続され、スイッチ回路１０を構成するｎ−ＭＯＳ１０１−１のソース側が、ＧＮＤ（接地）に接続される。この際に、スイッチ回路のｎ−ＭＯＳ１０１−１のＧＮＤへの接続１１１２は、別個に接続するか、あるいは、共通化した（１つに結線した）後に接続することができる。
本発明のレベル変換回路の１実施形態に使用されるプルアップ回路３−１は、図８に示すように、以下のように構成されている。すなわち、第２の電源端子（ＶＤＤＨ）をそれぞれのソース端子に接続し、第３の論理回路１３からの制御信号Ｅ１をそれぞれのゲート端子にレベル変換出力（ＯＵＴＨ：ｏｕｔ−ｈｉｇｈ ｓｉｇｎａｌ，ＯＵＴＨＢ：ｏｕｔ−ｈｉｇｈ ｂａｒ ｓｉｇｎａｌ）のそれぞれを、それぞれのドレイン端子に接続した２以上（２個）のｐ−ＭＯＳ１３０１からなる。このプルアップ回路を用いた本発明の第１実施形態に係るレベル変換回路は、このような構成を採用することによって、前述したのと同様な処理を実行する。
図４の各論理回路、特に第３の論理回路１３は、第１の電源（ＶＤＤＬ）の制御に応じて制御信号Ｅ０，Ｅ１を出力する機能を有するが、これらの詳細な構成は本発明とは直接関係しないので、説明を省略する。なお、この制御信号Ｅ０，Ｅ１を出力する第３の論理回路１３等の論理回路の構成は、公知のものを使用することができる。
以下、第１実施形態の動作例を説明する。まず、レベル変換コア回路１の動作について、図９に示すタイミングチャートを用いて説明する。差動の電源レベルでのレベル変換動作であるので、レベル変換入力ＩＮＬ（ＩＮ ｌｏｗ ｓｉｇｎａｌ）とＩＮＬＢ（ＩＮ ｌｏｗ ｂａｒ ｓｉｇｎａｌ）は、第１の電源レベルで差動入力され、Ｈｉｇｈレベルの入力するｎ−ＭＯＳに接続される側の出力（ＯＵＴＨまたはＯＵＴＨＢ）がＬｏｗに引き落とされ、反対側の出力（ＯＵＴＨＢまたはＯＵＴＨ）が第２の電源レベルのＨｉｇｈレベルに引き上げられる。
一方、スイッチ回路１０とプルアップ／プルダウン回路３とを含むレベル変換回路の動作は、図１０に示すタイミングチャートに従って実行される。即ち、第１の電源ＶＤＤＬがオン状態の時、第３の論理回路１３からの制御信号Ｅ０，Ｅ１はＨｉｇｈに遷移しており、スイッチ回路１０がＯＮの状態であり、プルアップ／プルダウン回路３がＯＦＦの状態であると、図９と同様のレベル変換動作を行う。
第１の電源ＶＤＤＬ１２をオフに遷移する際、まず、制御信号Ｅ０，Ｅ１をＬｏｗに切り換え、スイッチ回路１０をＯＦＦにし、プルアップ／プルダウン回路３をＯＮ状態で、レベル変換回路の貫通電流を防止する一方、レベル変換出力（ＯＵＴＨ，ＯＵＴＨＢ）をそれぞれＨｉｇｈに固定する。
これにより、ＶＤＤＬをオフにした際にレベル変換入力（ＩＮＬ，ＩＮＬＢ）が不定となっても、貫通電流と出力のばたつき（オン−オフの不定な切り替わり）を防止可能となる。次に第１の電源ＶＤＤＬをオンする際、まずＶＤＤＬをオンして安定した後、制御信号Ｅ０，Ｅ１をＨｉｇｈに切り換え、プルアップ／プルダウン回路をＯＦＦ、スイッチ回路をＯＮで、レベル変換入力に従い、レベル変換出力の一方（ＯＵＴＨ）が立ち下がった後、図９と同様にしてレベル変換動作を行う。
このように、第１の電源ＶＤＤＬを制御する際に、スイッチ回路１０をＯＦＦにし、プルアップ／プルダウン回路３をＯＮに遷移しているので、レベル変換入力の不定に伴う貫通電流と出力のばたつきが防止可能となる。
従って、多電源を有するＬＳＩであっても、不使用ブロックの電源をオフすることによるリーク電流削減を、前記したようにオーバーヘッドを抑制しつつ実現可能とすることができる。
本実施形態に使用されるプルアップ／プルダウン回路３は、レベル変換出力ＯＵＴＨだけが第２の論理回路１１に接続される場合（たとえば、図１１、図１３に示すように、ＯＵＴＨまたはＯＵＴＨＢのみの出力を入力する場合）、図１１に示すように、ｐ−ＭＯＳ１０１を１個のみを使用した回路に変更してもよい。さらにレベル変換出力の相補性が必要とされる場合（ＯＵＴＨとＯＵＴＨＢの２つの信号の入力が必要であり、かつこれら２つの信号が論理的に反転している場合）には、図１２に示すように、プルアップｐ−ＭＯＳ１０１３０１が１個とプルダウンｎ−ＭＯＳ１０１３０２が１個と、ｎ−ＭＯＳ１０１３０２のゲートの前段に設けられる制御信号論理反転用インバータ１０１３０３とに変更することもできる。
さらに、レベル変換出力のＯＵＴＨにＨｉｇｈ、又は、ＯＵＴＨＢにＬｏｗが必要な場合には、図１３に示すように、１つのｎ−ＭＯＳ１０１３０２と、制御信号反転用インバータ１０１３０３とを有するプルダウン回路に変更することもできる。このプルダウン回路を本発明のレベル変換回路のプルアップおよび／またはプルダウン回路として採用した時、第３の論理回路側で反転制御信号を出力する場合には、図１３のプルダウン回路のインバータ１０１３０３は不要となる。
本実施形態で使用されるレベル変換コア回路１として、図５または図６に示すレベル変換コア回路１に代えて、図１４〜１９のいずれか１つの回路１に変更することができる。なお図１５、図１７または図１９に示す回路を使用する場合には、ＧＮＤ側への２つに分かれたｎ−ＭＯＳからの出力は、図７に示すスイッチ回路１０が並列に接続される。その際に、スイッチ回路１０の出力側であるＧＮＤへの接続１１１２は、ＧＮＤへの接続を別々に行ってもよく、また、共通化して１つの共通配線としてＧＮＤに接続することもできる。
また、本実施形態において、第３の論理回路の制御信号Ｅ０を用いてスイッチ回路を制御しているが、この制御信号Ｅ０を用いずに、Ｅ１を用いることができ、さらに、これらの反転信号（Ｅ０Ｂ、Ｅ１Ｂ）を用いることもできる。なお他の実施形態において、制御信号Ｅ０以外のＥ１あるいはＥ２制御信号、これらの反転信号（Ｅ０Ｂ、Ｅ１Ｂ、Ｅ２Ｂ）を、適宜用いることもできる。
また本実施形態において、第３の論理回路１３からの制御信号のＥ０を用いてスイッチ回路を制御しているが、この制御信号Ｅ０に代えてＥ１を用いて、制御してもよい。この制御信号の変更も、以下に述べる実施形態でも同様に使用することもでき、また、以下の実施形態において、このＥ０の代わりにＥ２を用いて制御してもよい。
＜第２実施形態＞
本発明に係るレベル変換回路の第２の実施の形態として、図２０に示すように、その基本的構成は、第１実施形態と同様である。すなわち第１実施形態と同様に、レベル変換コア回路１と、プルアップおよび／またはプルダウン回路３とスイッチ回路１０とを有している。そして本実施形態では、スイッチ回路１０を、第２の電源（ＶＤＤＨ）とレベル変換コア回路１の電源端子との間に設けるとともに、プルアップ／プルダウン回路３をプルダウン回路３−２（たとえば図２２または図２３）のみに変更することができる。第２実施形態のこのようなレベル変換回路の全体の構成例を図２０に示す。このように本実施形態では、スイッチ回路が、レベル変換回路とＧＮＤとの間に設けられる第１実施形態の構成と異なり、スイッチ回路が、ＶＤＤＨとレベル変換コア回路との間に設けられ、レベル変換コア回路が、第１の論理回路から出力されたＩＮＬ、ＩＮＬＢを入力し、第２の論理回路へＯＵＴＨまたはＯＵＴＨＢを出力する構成となっている。
図２１は、図２０に示す第２実施形態に係るレベル変換回路に使用されるスイッチ回路１０の構成例を示す。このスイッチ回路１０は、レベル変換コア回路１の電源端子をドレイン端子に、第３の論理回路１３からの制御信号Ｅ０のインバータ出力をゲート端子に、第２の電源ＶＤＤＨをソース端子（図２１のＳ参照）に接続したｐ−ＭＯＳ１１００１を有する。
また図２２に示すように、図２０に示すレベル変換回路に使用されるプルダウン回路３−２は以下のように構成されている。すなわち、ＧＮＤ電源をそれぞれのソース端子に接続し、第３の論理回路１３からの制御信号Ｅ１のインバータ出力を、それぞれのゲート端子に接続し、レベル変換出力（ＯＵＴＨ，ＯＵＴＨＢ）のそれぞれをそれぞれのドレイン端子に接続した２個（２以上）のｎ−ＭＯＳ３０１からなる。
このような構成により、前述した第１の実施形態と同様の処理が実行される。
本実施形態で使用されるプルダウン回路３−２は、レベル変換出力ＯＵＴＨだけが第２の論理回路に接続される場合には、図２３に示すプルダウン回路のように、ｎ−ＭＯＳ１０３−２０１（１個のみ）とインバータとを用いた回路に変更してもよい。本実施形態で示したように、第２の論理回路への制御信号を１つ（ＯＵＴＨまたはＯＵＴＨＢのどちらか１つ）とする構成を採用することができる。また場合によっては、両方（ＯＵＴＨおよびＯＵＴＨＢ）を出力する構成を採用することもできる。なお本実施形態でも第３の論理回路からの制御信号Ｅ０を用いてスイッチ回路を制御しているが、この制御信号Ｅ０に代えてＥ１を用いて、制御してもよい。これは、以下に述べる実施形態でも同様である。またこのように、第１実施形態から第２実施形態へのスイッチ回路１０と、レベル変換コア回路１との配置構成の変更（スイッチ回路１０を、第２の電源（ＶＤＤＨ）と、レベル変換コア回路１との間に設ける変更）は、以下に説明する第３から第７実施形態でも採用することができる。なお前記Ｅ０、Ｅ１の極性を逆に選択した場合にはインバータは不要となる。
＜第３実施形態＞
本発明に係るレベル変換回路の第３の実施の形態として、第１の電源と第２の電源の電位差が大きい場合のレベル変換動作マージンをより改善することのできるレベル変換回路について、説明する。本実施形態では、第２の電源が供給される制御回路２と第２の電源（ＶＤＤＨ）が供給されるプルアップ／プルダウン回路３との制御について工夫している。その構成例を図２４に示す。本図において、第２の電源が供給されるレベル変換入力と、レベル変換出力と第３の論理回路１３からの制御信号Ｅ２を入力しプルアップ／プルダウン回路３への制御信号（Ｃ０，Ｃ１，Ｃ２，Ｃ３）を出力する制御回路２と、第２の電源が供給され制御回路２からの制御信号（Ｃ０，Ｃ１，Ｃ２，Ｃ３）と第３の論理回路１３からの制御信号Ｅ１とを入力し出力をレベル変換出力に接続するプルアップ／プルダウン回路３とを有する。
図２５に示すように、図２４に示すレベル変換回路に使用される制御回路２は以下のように構成されている。すなわち、第２の電源（ＶＤＤＨ）が供給され、ＩＮＬとＯＵＴＨＢとＥ２を入力としＣ０を出力とする第１のＮＡＮＤ回路１０３２０１と、第２の電源が供給されＩＮＬＢとＯＵＴＨとＥ２を入力としＣ１を出力とする第２のＮＡＮＤ回路１０３２０２と、Ｃ０を入力としＣ３を出力とするインバータ１０３２２３と、Ｃ１を入力としＣ２を出力とするインバータ１０３２２４とからなる。
電源制御を行う第１の電源により状態が変化するレベル変換入力（ＩＮＬ，ＩＮＬＢ）が不定の際に問題となる論理ゲートの貫通電流を、制御入力Ｅ２を入力とするＮＡＮＤ回路１０３２０１、１０３２０２とを設けることによって解決している。
図２６に示すように、図２４に示すレベル変換回路に使用されるプルアップ／プルダウン回路３（５制御信号（Ｃ０〜Ｃ３とＥ１）入力、２信号（ＯＵＴＨおよび／またはＯＵＴＨＢ）出力を行うことができるプルアップ／プルダウン回路３）の一例は以下のように構成されている。すなわち、第２の電源（ＶＤＤＨ）をソース端子に、Ｃ０をゲート端子に、ＯＵＴＨをドレイン端子に接続したｐ−ＭＯＳ１０３３０１と、第２の電源（ＶＤＤＨ）をソース端子に、Ｃ１をゲート端子に、ＯＵＴＨＢをドレイン端子に接続したｐ−ＭＯＳ１０３３０２と、第２の電源（ＶＤＤＨ）をそれぞれのソース端子に、Ｅ１をそれぞれのゲート端子に、ＯＵＴＨとＯＵＴＨＢをドレイン端子に接続した２以上（２個）のｐ−ＭＯＳ１０３３０３と、ＧＮＤ電源をソース端子に、Ｃ２をゲート端子に、ＯＵＴＨをドレイン端子に接続したｎ−ＭＯＳ１０３３０４と、ＧＮＤ電源をソース端子に、Ｃ３をゲート端子に、ＯＵＴＨＢをドレイン端子に接続したｎ−ＭＯＳ１０３３０５とからなる。
本実施形態の動作を説明する。図２５の制御回路２で示すＥ２をロー（Ｌｏｗ）にすれば、図２６のＣ０〜Ｃ３を入力とするＭＯＳトランジスタ（１０３３０１〜２および１０３３０４〜５）は全てオフ（ＯＦＦ）となり、この時同様にＬｏｗとなるＥ１が接続されたプルアップ／プルダウン回路２の２つ（２以上：複数）のｐ−ＭＯＳ１０３３０３はオン（ＯＮ）となり、ＯＵＴＨとＯＵＴＨＢをともにプルアップしてハイ（Ｈｉｇｈ）に遷移する。
そして図１０に示すように、第１の電源ＶＤＤＬがオン状態の時に、第３の論理回路１３からの制御信号Ｅ０，Ｅ１はＨｉｇｈに遷移しており、スイッチ回路１０がＯＮの状態であり、プルアップ／プルダウン回路３がＯＦＦの状態であるときに、レベル変換入力信号ＩＮＬとＩＮＬＢが第１電源レベルでレベル変換コア回路１に差動入力されると、レベル変換コア回路２内のハイ（Ｈｉｇｈ）が入力するｎ−ＭＯＳに接続される側の出力（ＯＵＴＨまたはＯＵＴＨＢ）がロー（Ｌｏｗ）に引き落とされ、もう片方の出力が、第２の電源レベルのＨｉｇｈに引き上げられる動作となる。このときのレベル変換コア回路の動作は、図９に示すレベル変換コア回路の動作と同様である。
第１の電源ＶＤＤＬをオフに遷移する際、まず、制御信号Ｅ０，Ｅ１をＬｏｗに切り換え、スイッチ回路１０をＯＦＦにし、プルアップ／プルダウン回路３をＯＮ状態にして、レベル変換回路の貫通電流を防止する一方、レベル変換出力（ＯＵＴＨ，ＯＵＴＨＢ）をそれぞれＨｉｇｈに固定する。
これにより、ＶＤＤＬをオフにした際にレベル変換入力（ＩＮＬ，ＩＮＬＢ）が不定となっても、貫通電流と出力のばたつき（オン−オフの不定な切り替わり）を防止可能となる。次に第１の電源ＶＤＤＬをオンに遷移する際、まずＶＤＤＬをオンに遷移して安定させた後、制御信号Ｅ０，Ｅ１をＨｉｇｈに切り換え、プルアップ／プルダウン回路をオフ（ＯＦＦ）にし、スイッチ回路をオン（ＯＮ）にして、レベル変換入力に従い、レベル変換出力の一方（ＯＵＴＨ）が立ち下がった後、前記した図９と同様のレベル変換動作を行う。
このように、第１の電源ＶＤＤＬを制御する際に、スイッチ回路１０をＯＦＦにし、プルアップ／プルダウン回路３をＯＮに遷移しているので、レベル変換入力の不定に伴う貫通電流と出力のばたつきが防止可能となる。
従って、多電源を有するＬＳＩであっても、不使用ブロックの電源をオフすることによるリーク電流削減を、前記したようにオーバーヘッドを抑制しつつ実現可能とすることができる。
このような本発明のレベル変換回路に使用される制御回路２を構成する図２５に示すＮＡＮＤ回路１０３２０１、１０３２０２の構成例を図２７に示す。本図において、制御信号Ｅ２は出力端子から最も遠いｎ−ＭＯＳ１０３００１−６（または１０３００２−６）に接続している。これは、Ｅ２信号は、遅延制約が緩いため、このような接続が可能である。逆にレベル変換入力（ＩＮＬ，ＩＮＬＢ）は遅延制約がきつく出力端子に近いｎ−ＭＯＳ１０３００１−４（または１０３００２−４）に接続している。これは出力端子から遠いｎ−ＭＯＳに接続する場合に比べてゲート遅延を少なくすることが可能なためである。但し、レベル変換入力は第１の電源レベルであり、第２の電源との電位差が大きくなった場合、あるいはｎ−ＭＯＳ閾値が大きい場合、特に基板効果によるｎ−ＭＯＳ閾値の上昇の影響が大きくなると、出力端子に近いｎ−ＭＯＳに接続した方が、遅延が大きくなる場合がある。この場合には、基板効果の影響の小さい出力端子から遠いｎ−ＭＯＳに接続して、遅延の増加を防止することができる。図２７の入力順にとらわれる必要はない。また、レベル変換入力が接続されるｐ−ＭＯＳは、レベル変換入力のＨｉｇｈレベルが第２の電源までいかないため、ｐ−ＭＯＳ閾値によってはＯＦＦせず、ｎ−ＭＯＳは十分ＯＮせず、ＮＡＮＤ動作が困難になる可能性がある場合には、ｐ−ＭＯＳのチャネル幅／チャネル長の比（Ｗ／Ｌ）を小さくし、あるいは閾値を減少（極性が負で絶対値を増加）させたり、対応するｎ−ＭＯＳのＷ／Ｌを大きくしたり閾値を極性が正で絶対値を減少させることによりＮＡＮＤ動作を保証することができる。また、論理動作が可能であっても、ｐ−ＭＯＳのＷ／Ｌを小さくしたり、閾値を減少（例えば、閾値をＶＤＤＬ−ＶＤＤＨ以下の値、すなわち極性は負で絶対値は増加）することによって、ＮＡＮＤリークを抑制することが可能である。
このレベル変換回路の動作のタイミングチャートを、図２８に示す。第１の電源（ＶＤＤＬ）がオンの状態で第３の論理回路１３からの制御信号（Ｅ０，Ｅ１，Ｅ２）がＨｉｇｈの場合には、レベル変換の入力（ＩＮＬ，ＩＮＬＢ）の変化により、レベル変換の出力（ＯＵＴＨＢ，ＯＵＴＨ）が得られる。特に、制御回路２によりプルアップ／プルダウン回路３が制御されることにより、状態が変化する方向に補助される。
第１の電源（ＶＤＤＬ）をオフにした場合には、あらかじめＥ０をＬｏｗにしてスイッチ回路１０をオフにするとともに、Ｅ１をＬｏｗにしてレベル変換出力（ＯＵＴＨかＯＵＴＨＢのいずれか）をＨｉｇｈに固定してから、第１の電源（ＶＤＤＬ）をオフにする。
第１の電源（ＶＤＤＬ）をオンにする場合には、まず、第１の電源をオンにして電源が安定した後に、制御信号を制御する。
本実施形態で使用されるプルアップおよび／またはプルダウン回路３は、レベル変換回路と第２の論理回路１１の接続（入力）がＯＵＴＨのみの場合、図２９に示すプルアップ／プルダウン回路３に変更しても良い。ＯＵＴＨＢにだけ接続（入力）する場合には、制御信号Ｅ１がゲート端子に接続されるｐ−ＭＯＳのドレイン端子をＯＵＴＨでなく、ＯＵＴＨＢに接続する。
また本実施形態で使用されるプルアップおよび／またはプルダウン回路３において、ＯＵＴＨをＨｉｇｈ、ＯＵＴＨＢをＬｏｗに固定する必要がある場合には、図３０または図３１に示すプルアップおよび／またはプルダウン回路３に変更しても良い。但しこの場合には、レベル変換入力ＩＮＬ、ＩＮＬＢの一方が第１の電源ＶＤＤＬ制御時にＬｏｗであることが保証され貫通電流の発生を防止する場合に限られる。
本実施形態では、制御回路２とプルアップおよび／またはプルダウン回路３とを、レベル変換動作時にプルアップ回路（３−１）のみを有するように、それぞれ、図３２と図３３−図３６に変更しても良い（３制御信号（Ｃ０とＣ１、Ｃ２とＣ３などのＣ０〜Ｃ３の中から選択される２制御信号とＥ１信号）入力、２信号（ＯＵＴＨおよび／またはＯＵＴＨＢ）出力を行うことができるプルアップおよび／またはプルダウン回路３）。図３３−図３６への変更時の制約は図２６および図２９〜図３１の場合と同様である。前記した図６、１５、１７、１９または図３７に示すレベル変換コア回路１を用い、そのｎ−ＭＯＳと、スイッチ回路１０のｎ−ＭＯＳを、それぞれ独立に並列接続した場合には、この限りではない。
本実施形態で使用される制御回路２とプルアップおよび／またはプルダウン回路３とを、レベル変換動作時にプルダウン（３−２）機能のみを動作するようにした場合、それぞれ図３８と図３９〜図４２に変更することもできる。
図３９〜図４２への変更時の制約は、前記した図２６、図２９〜図３１の場合と同様である。
また本実施形態で使用される制御回路を、図４３〜図４５に変更しても良い。図４３〜図４５への変更後の機能、動作は、それぞれ図２５、図３２、図３８と同様であり、説明を省略する。
この図４３〜図４５において、図４３〜図４５に示すＮＯＲ回路の例を図４６に示す。この図４６において、制御信号Ｅ２Ｂ（Ｅ２の反転信号）は、出力端子から最も遠いｐ−ＭＯＳ１０２６０１に接続している。これはＥ２Ｂの遅延制約がもっとも緩いためである。またレベル変換入力（ＩＮＬ，ＩＮＬＢ）を、出力端子に近いｐ−ＭＯＳに接続することによって、出力端子から遠いｐ−ＭＯＳに接続する場合に比べてゲート遅延を少なくすることができる。但し、図４６の入力順にとらわれる必要はない。また、レベル変換入力が接続されるｐ−ＭＯＳは、レベル変換入力のＨｉｇｈレベルが第２の電源電圧レベルまで到達できないため、ｐ−ＭＯＳの閾値によってはＯＦＦせず、またｎ−ＭＯＳは十分にＯＮせず、これによりＮＯＲ動作が困難になる場合がある。この場合には、前記同様に、ｐ−ＭＯＳのチャネル幅／チャネル長の比（Ｗ／Ｌ）を小さくしたり、当該閾値を減少（ＶＤＤＬ−ＶＤＤＨ以下、極性は負で絶対値は増加）させたり、対応するｎ−ＭＯＳのＷ／Ｌを大きくしたり閾値を減少させることによりＮＯＲ動作を保証させるようにする。また、論理動作が可能であっても、ｐ−ＭＯＳのＷ／Ｌを小さくしたり、閾値を減少（閾値をＶＤＤＬ−ＶＤＤＨ以下とする。すなわち、極性を負とし、絶対値を増加させる（前記同様））ことによって、ＮＯＲリークを抑制可能である。
なお本実施形態の説明では、第３の論理回路から出力される制御信号Ｅ０〜Ｅ２により、プルアップおよび／またはプルダウン回路において、Ｅ１が使用され、制御回路ではＥ２が使用され、スイッチ回路１０ではＥ０が使用されて制御されていた場合について説明している。しかしながら、上記したＥ０〜Ｅ２のプルアップおよび／またはプルダウン回路と、制御回路と、スイッチ回路１０への制御信号の入力を、それぞれ別の制御信号に適宜代えることもできる。また、前記ＯＵＴＨ信号またはＯＵＴＨＢ信号の少なくとも１つを用いたり、さらに、前述した第１の実施形態１から第２実施形態への例のように、レベル変換コア回部１とスイッチ回路との配置を交換して、レベル変換装置を構成することもできる。
＜第４実施形態＞
本発明の第４の実施の形態は、制御回路２を工夫することによって、第３の論理回路１３からの制御信号Ｅ１を省略し、かつ、プルアップおよび／またはプルダウン回路３を簡略化し、その他の基本的構成は上記したいずれかの実施形態と同様のものを採用するようにした。その構成を図４７に示す。
図４７に示すレベル変換回路に使用される制御回路２を、図４８に示す。この図４８に示すように、本実施形態に使用される制御回路２は、以下のように構成される。すなわち、図２５に比べると、Ｃ０を出力するＮＡＮＤ回路をＡＮＤ−ＮＯＲ回路に変更し、Ｅ２の反転信号（Ｅ２Ｂ）を、このＡＮＤ−ＮＯＲ回路のＮＯＲ部分に入力する。これによりＥ２がＬｏｗになるとＣ０がＨｉｇｈに遷移し、Ｃ３がＬｏｗに遷移することとなる。この信号の役割の変化以外には、前記した第３実施形態等と同様にして動作する。
図４７に示すレベル変換回路に使用されるプルアップ／プルダウン回路３を図４９に示す。以下にこの構成を説明する。すなわち、図３０と比較すると、Ｅ１がゲート端子に入力されるｐ−ＭＯＳ１０３３２２と、インバータ１０３３２６と、その出力をゲート端子に接続するｎ−ＭＯＳ１０３３２５とを削減することができる。但し、図３０と同様に、レベル変換入力ＩＮＬ，ＩＮＬＢの一方が第１の電源ＶＤＤＬ制御時にＬｏｗであることが保証され、貫通電流の発生を防止する場合に限られる。
図４８のＡＮＤ−ＮＯＲ回路は、たとえばに示すように、以下のように構成されている。すなわち、制御信号Ｅ２の反転信号Ｅ２Ｂをゲート端子に接続するｐ−ＭＯＳ１０２を電源側に配置する。これはＥ２Ｂの遅延制約が緩いためである。その他は図２７のＮＡＮＤ回路と同様である。図５０において、２個のｎ−ＭＯＳへの入力がそれぞれ、ＩＮＬ ｏｒ ＩＮＬＢと、ＯＵＴＨ ｏｒ ＯＵＴＨＢとなっているが、これは、入力信号がＩＮＬとＯＵＴＨ、ＩＮＬとＯＵＴＨＢ、ＩＮＬＢとＯＵＴＨ、ＩＮＬＢとＯＵＴＨＢのいずれかの組み合わせの入力信号であることを示している。ＩＮＬ ｏｒ ＩＮＬＢと、ＯＵＴＨ ｏｒ ＯＵＴＨＢなどの表記した場合には、本明細書では、このような入力信号の組み合わせを意味している。
図４７に示すレベル変換回路の動作例を図５１のタイミングチャートに示す。
本実施形態に使用される制御回路２とプルアップ／プルダウン回路３とでは、レベル変換時にプルアップ（３−１）機能のみを発揮させるように、第１の電源オフ時にレベル変換出力のＯＵＴＨのみをＨｉｇｈレベルに固定する場合に、それぞれ図５２と図５３に示す回路に変更しても良い。本実施形態で使用される制御回路２とプルアップ／プルダウン回路１（図５３参照）は、レベル変換時にプルダウン機能のみを使用し、第１の電源オフ時にレベル変換出力のＯＵＴＨをＨｉｇｈ、ＯＵＴＨＢをＬｏｗに固定した場合には、それぞれ図５４、図５５に示す回路構成に変更しても良い。また本実施形態で使用される制御回路２は、図５６〜５８のいずれか１つに変更しても良い。このように変更されたレベル変換回路は、それぞれ、図４８、図５２、図５４の項で説明したのと同様に動作し、変更前の回路と同様の機能を発揮する。
図５６〜５８に使用されているＯＲ−ＮＡＮＤ回路は、図５９に示すように、以下のように構成されている。すなわち、制御信号Ｅ２をゲート端子に接続するｎ−ＭＯＳをＧＮＤ電源側に配置する。これはＥ２の制約が緩いためである。他は、図４６のＮＯＲ回路と同様である。
本実施形態で使用される制御回路２を、レベル変換時にプルアップ（３−１）機能またはプルダウン（３−２）機能のみを動作可能なように第１の電源オフ時にレベル変換出力のＯＵＴＨとＯＵＴＨＢとをともにＨｉｇｈに固定する場合、あるいはプルダウン（３−２）でＬｏｗに固定する場合には、図６０または図６１に変更しても良い。但し、スイッチ回路位置を電源側に配置した場合に、電源ＧＮＤ間貫通電流が無い場合に限られる。
＜第５実施形態＞
本発明の第５の実施の形態は、第１の電源と第２の電源の電位差が大きい場合のレベル変換動作マージンを改善可能とするレベル変換回路において、第２の電源を供給される制御回路２と第２の電源を供給されるプルアップ／プルダウン回路３を有する構成における制御について工夫した。本実施形態では特にレベル変換コア回路１の制御について工夫している。その構成を図６４に示す。本図において、図２４に対して制御回路２はレベル変換コア回路１を制御する制御信号Ｃ４、Ｃ５を用意している。
図６４のレベル変換回路に使用されるレベル変換コア回路は、図６５に示すように以下のように構成されている。すなわち、レベル変換コア回路１０の構成例を示す図１８または図１９を本実施形態で採用した場合、出力にドレイン端子が接続される２個のｐ−ＭＯＳスイッチのゲート端子を、制御回路２からの制御信号Ｃ４、Ｃ５により、制御するように変更している。
またレベル変換回路の他の実施形態を示す図６６に示す。図６６において使用されている制御回路２は、図６４に示すように、以下のように構成されている。すなわち、図２５に示す回路に対して、Ｃ３とＣ２に加えてＣ４とＣ５を出力している。本実施形態で使用できるプルアップ／プルダウン回路３の構成は、図２６を、たとえば採用することができ、さらに、この図２６に示すプルアップ／プルダウン回路に代えて、図２９〜図３１のいずれかに示すプルアップ／プルダウン回路を採用できる。その動作は、前記した場合と同様である。
本実施形態で使用されている制御回路２を図６６に示す制御回路２に代えて、図６７に示す回路に変更しても良い。また、レベル変換時にプルアップ機能のみを発揮するようにする場合には、図６６に示す制御回路に代えて、図６８または図６９に示すような回路構成に変更することができる。さらに、レベル変換時にプルダウン３−２機能のみを発揮させるような場合には、図６６に示す制御回路に代えて、図７０または図７１に示すような回路構成に変更することができる。また、レベル変換時のプルアップ機能もプルダウン３−２機能も用いない場合には、図６６に示す制御回路に代えて、図７２または図７３に示す回路構成に変更することができる。そしてこれらの制御回路を採用した場合にプルアップ機能のみを発揮するように、図３３〜３４あるいは図３５〜３６（プルダウン機能も有する）を採用することができる。なおこれらのプルアップおよび／またはプルダウン回路は、制御信号Ｃ０、Ｃ１信号を入力しているが、これをＣ２、Ｃ３に代えた場合には、図３９〜４２のいずれかのプルアップおよび／またはプルダウン回路を採用することができる。その他、これらの制御回路２とプルアップおよび／またはプルダウン回路３の動作は、前記した実施形態と同様であり、またこれら意外の制御回路とプルアップおよび／またはプルダウン回路の組み合わせのレベル変換回路も構成（変更）可能であり、これらも本発明に含まれる。要するに本実施形態では、制御信号Ｃ４、Ｃ５信号を出力する以外は、その他出力する制御信号については、制限なく、自在に選択することができ、このようなその他の制御信号として、たとえば図６７に示すような図６６と同様にＣ０〜Ｃ５信号（その他の制御信号としてＣ０〜Ｃ３信号）を選択した場合、図６６のＮＡＮＤ回路に代えてＮＯＲ回路を採用した場合の制御回路の例を挙げることができる。また、図６８に、その他の制御信号として、Ｃ０、Ｃ１信号を選択し、ＮＡＮＤ回路を選択した制御回路の例を示す。図６８と同様に、その他の制御信号として、Ｃ０、Ｃ１信号を選択し、ＮＯＲ回路を選択した制御回路の例を図６９に示す。以下、その他の制御信号として、Ｃ２、Ｃ３信号を選択し、ＮＡＮＤ回路を選択した制御回路の例を図７０に、その他の制御信号として、Ｃ２、Ｃ３信号を選択し、ＮＯＲ回路を選択した制御回路の例を図７１に示す。さらに、その他の制御信号を出力せずにＣ４およびＣ５信号のみを制御信号として出力するＮＡＮＤ回路構成の制御回路の例を図７２に示し、ＮＯＲ構成の制御回路を図７３に示す。
このような第５実施形態の動作例を示せば、ＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈの場合、第１の論理回路から出力されたＩＮＬ信号がＨｉｇｈ（ＩＮＬＢがＬｏｗ）となると制御回路２はこのＩＮＬ信号が入力されてＣ０信号等を出力する。この出力されたＣ０はＬｏｗを出力してＯＵＴＨに接続されたプルアップおよび／またはプルダウン回路３内のｐ−ＭＯＳがオンしてＯＵＴＨをプルアップするとともに制御回路２によりＣ３はＨｉｇｈを出力し、その結果、プルアップおよび／またはプルダウン回路３内のＯＵＴＨＢに接続されるｎ−ＭＯＳがオンしてＯＵＴＨＢをプルダウンし、制御回路２によりＣ４はＨｉｇｈを出力してＯＵＴＨＢに接続されるプルアップおよび／またはプルダウン回路３内のｐ−ＭＯＳスイッチをオフしてＯＵＴＨＢのプルアップを抑制し、同時にレベル変換コア回路１の動作によりＯＵＴＨＢがＬｏｗに引き下げられると、制御回路２によりＣ０はＨｉｇｈを出力してプルアップおよび／またはプルダウン回路３内のｐ−ＭＯＳはオフとなり、プルアップを終えるとともに、制御回路２によりＣ３はＬｏｗを出力してプルアップおよび／またはプルダウン回路３内のｎ−ＭＯＳはオフとなりプルダウンを終え、制御回路２によりＣ４はＬｏｗを出力してプルアップおよび／またはプルダウン回路３内のｐＭＯＳスイッチはオンとなる。そして、ＩＮＬがＨｉｇｈ、ＩＮＬＢがＬｏｗ、ＯＵＴＨがＨｉｇｈ、ＯＵＴＨＢがＬｏｗになる。
次に、外部の第１の論理回路４によりＩＮＬＢがＨｉｇｈ（ＩＮＬがＬｏｗ）となると、この信号が入力されて制御回路２により、Ｃ１はＬｏｗを出力してＯＵＴＨＢに接続されるプルアップおよび／またはプルダウン回路３内のｐ−ＭＯＳがオンに遷移してＯＵＴＨＢをプルアップするとともに、制御回路２によりＣ２はＨｉｇｈを出力してＯＵＴＨに接続されるプルアップおよび／またはプルダウン回路３内のｎ−ＭＯＳがオンに遷移してＯＵＴＨをプルダウンし、制御回路２によりＣ５はＨｉｇｈを出力してＯＵＴＨに接続されるプルアップおよび／またはプルダウン回路３内のｐ−ＭＯＳスイッチをオフに遷移してＯＵＴＨのプルアップを抑制し、同時にレベル変換コア回路１の動作によりＯＵＴＨがＬｏｗに引き下げられると、制御回路２によりＣ１はＨｉｇｈを出力してプルアップおよび／またはプルダウン回路３内のｐ−ＭＯＳはオフとなりプルアップを終えるとともに、制御回路２によりＣ２はＬｏｗを出力してプルアップおよび／またはプルダウン回路３内のｎ−ＭＯＳはオフとなりプルダウンを終え、制御回路によりＣ５はＬｏｗを出力してプルアップおよび／またはプルダウン回路３内のｐ−ＭＯＳスイッチはオンとなる。そして、ＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈとなる。なおここでプルアップおよび／またはプルダウン回路３内のｎ−ＭＯＳ（トランジスタ）、ｐ−ＭＯＳ（トランジスタ）は、上記したような図７で示される構成を採用した場合について説明した。しかしながら、ｎ−ＭＯＳをｐ−ＭＯＳに入れ替えおよび／またはｐ−ＭＯＳをＮ−ｍｏｓに入れ替えた構成を採用した場合には、ＯＵＴＨ信号とＯＵＴＨＢ信号の接続を換え、前記動作の説明でも、そのように入れ替えて解釈することによって動作されることとなる。
＜第６実施形態＞
本発明の第６の実施の形態は、図６４に、図４７の工夫を適用する。その具体的に表した構成を図７４に示す。本図において、図７５に示すような制御回路２を以下のように工夫した。すなわち、本実施形態では、プルアップ／プルダウン回路３を制御するＥ１を不要とするとともに、プルアップ／プルダウン回路３を簡略化している。
図７５に示すように、図７４に係るレベル変換回路に使用されている制御回路２は、以下のように構成されている。すなわち、図４８に対して、Ｃ３とＣ２に加えて、Ｃ４とＣ５とを出力している。この図７４に使用されるプルアップ／プルダウン回路３は、図４７に示す第４実施形態のレベル変換回路に使用されるものと同様のものを使用可能である。
本実施形態で使用される図７５に示す制御回路２を、図７６に示す制御回路２と変更しても良い。また、レベル変換時にプルアップ（３−１）機能のみを発揮しうるようにする場合には、図７７または図７８に変更することができ、さらに、レベル変換時にプルダウン（３−２）機能のみを発揮しうるようにする場合には、図７９または図８０に変更することができ、また、レベル変換時のプルアップ機能もプルダウン機能も用いない場合には、図８１または図８２に示す制御回路２に変更することができる。
本実施形態の動作は、前記した実施形態の動作と動作と同様である。
＜第７実施形態＞
図８３乃至８４に示すように、本発明の第７の実施の形態は、図６４、図７４と比較して、制御回路２を工夫している。その構成を図７９および図８０に示す。これらの図において、プルアップ／プルダウン回路３がプルダウン（３−２）機能のみを発揮しうるようにする場合には、スイッチ回路を不要としている。制御回路の例は、図７９または図８０と同様のものを使用可能であり、図８５に示すように、図８５のレベル変換回路動作を示すタイミング例は以下のように表される。
すなわち、Ｅ２がＬｏｗの時、Ｃ４、Ｃ５はＨｉｇｈレベルであり、ゲート端子に接続するレベル変換コア回路１のｐ−ＭＯＳはこれらをＯＦＦするように電源側に配置されるスイッチとして機能する。これによって、その結果、レベル変換入力に依存せず、電源ＧＮＤ貫通電流パスを防止できる。
また、以上の実施形態において、第１の電源をオフする際に、第３の論理回路１３の制御信号出力（Ｅ０，Ｅ１，Ｅ２）をＬｏｗにすることを前提としているが、それぞれを適宜、反転信号を用いることで制御回路やプルアップ／プルダウン回路３の簡略化も可能である。上記した実施形態の説明における使用した図において、ｐ−ＭＯＳ（トランジスタ）は、そのゲート部分に丸（○）を表示した。なお、本発明が上記各実施形態に限定されず、本発明の技術思想の範囲内にあれば、各実施形態は適宜変更され得ることができ、これらの変形実施形態も本願発明に含まれる。また、同一タイミングであれば、Ｅ０、Ｅ１、Ｅ２は１つに取りまとめ可能である。また図１０、図２８等のタイミングチャートにおいて、×で示した部分は、不定の状態を表す。
本発明のレベル変換回路は、レベル変換コア回路のＧＮＤ電源端子とＧＮＤ電源の間に制御信号により制御されるスイッチ回路を配置し、レベル変換出力に制御信号により制御されるプルアップおよび／またはプルダウン回路を接続したことを特徴としている。
前記スイッチ回路および前記プルアップおよび／またはプルダウン回路は、それぞれ、第１の電源を制御する際に制御信号により排他的にオフ（オン）し、第１の電源をオフする際は、貫通電流の防止とレベル変換出力信号の固定という動作（作用）を実行する。従って、確実な貫通電流抑制と、レベル変換動作時の遅延増加抑制という効果が得られる。
＜第１実施形態＞
図４に、本発明のレベル変換回路の一実施形態を示す。
本レベル変換回路は、第１の電源（ＶＤＤＬ）が供給される第１の論理回路１１の信号レベルを、第２の電源（ＶＤＤＨ）が供給される第２の論理回路１２の信号レベルに変換するものであり、このレベル変換回路は、レベル変換コア回路１を有する。
この第１の論理回路１１からの第１の電源レベルの信号（データ）（ＩＮＬ，ＩＮＬＢ）はレベル変換コア回路１に供給され、第２の電源レベルへの変換を行う（図にレベル変換出力をＯＵＴＨ，ＯＵＴＨＢで示す）。
そして、本発明に係るレベル変換回路の第１の実施形態では、レベル変換コア回路１のＧＮＤ電源端子とＧＮＤ電源との間に第３の論理回路１３からの制御信号（Ｅ０）により制御されるスイッチ回路１０と、レベル変換出力に接続され第３の論理回路１３からの制御信号（Ｅ１）により制御されるプルアップおよび／またはプルダウン回路３とが設けられている。このスイッチ回路１０とプルアップおよび／またはプルダウン回路３とは、第１の電源（ＶＤＤＬ）を制御する際に、第３の論理回路１３によって制御され、第１の電源（ＶＤＤＬ）をオフする時には、あらかじめスイッチ回路１０をオフし、またプルアップおよび／またはプルダウン回路３をオンして、レベル変換入力不定時の貫通電流の防止と、レベル変換出力信号の確定とを行う。また、第１の電源（ＶＤＤＬ）をオンする時には、オンされた後に、第１の電源とともにレベル変換入力が安定してから、プルアップおよび／またはプルダウン回路３をオフにし、かつスイッチ回路１０をオンにして、レベル変換動作を行う。こうして得られたレベル変換出力信号（ＯＵＴＨ，ＯＵＴＨＢ）は第２の論理回路１２に供給される。
図５に、図４のレベル変換回路に使用されるレベル変換コア回路１の構成例を示す。すなわち、本実施形態に使用されるレベル変換コア回路１は、第２の電源（ＶＤＤＨ）端子にソース端子を接続し、レベル変換出力（ＯＵＴＨＢ，ＯＵＴＨ）のそれぞれに接続されたドレイン端子をゲート端子にクロスカップル接続した２以上（図では２）のｐ−ＭＯＳ（ｐ−ＭＯＳトランジスタのこと。以下、単にｐ−ＭＯＳと記載する。ｎ−ＭＯＳトランジスタも同様にｎ−ＭＯＳと表記する。）１１０１と、レベル変換出力（ＯＵＴＨＢ、ＯＵＴＨ）のそれぞれをドレイン端子に接続しＩＮＬをゲート端子に接続しＧＮＤ電源端子１１１１をソース端子に接続したｎ−ＭＯＳ１１０２とからなる。このｎ−ＭＯＳ１１０２のソース側のＧＮＤ電源側１１１１を共通にした回路図を図５に示す。また、前記ｎ−ＭＯＳ１１０２のソース側のＧＮＤ電源側１１１１を独立に配線した回路図を図６に示す。
図４のレベル変換回路に使用される図７に示すスイッチ回路１０は、図６では、前記ｎ−ＭＯＳのソース側のＧＮＤ側への配線が独立したそれぞれに、図７に示すスイッチ回路１０のＧＮＤ電源端子側が独立して（並列に）接続されて構成されている。すなわち、図５では、スイッチ回路は１個設けられるが、図６に示すレベル変換コア回路１では、２個（２以上）のスイッチ回路が、レベル変換コア回路１の各ｎ−ＭＯＳ毎に並列に接続され、スイッチ回路１０を構成するｎ−ＭＯＳ１０１−１のソース側が、ＧＮＤ（接地）に接続される。この際に、スイッチ回路のｎ−ＭＯＳ１０１−１のＧＮＤへの接続１１１２は、別個に接続するか、あるいは、共通化した（１つに結線した）後に接続することができる。
本発明のレベル変換回路の１実施形態に使用されるプルアップ回路３−１は、図８に示すように、以下のように構成されている。すなわち、第２の電源端子（ＶＤＤＨ）をそれぞれのソース端子に接続し、第３の論理回路１３からの制御信号Ｅ１をそれぞれのゲート端子にレベル変換出力（ＯＵＴＨ：ｏｕｔ−ｈｉｇｈ ｓｉｇｎａｌ，ＯＵＴＨＢ：ｏｕｔ−ｈｉｇｈ ｂａｒ ｓｉｇｎａｌ）のそれぞれを、それぞれのドレイン端子に接続した２以上（２個）のｐ−ＭＯＳ１３０１からなる。このプルアップ回路を用いた本発明の第１実施形態に係るレベル変換回路は、このような構成を採用することによって、前述したのと同様な処理を実行する。
図４の各論理回路、特に第３の論理回路１３は、第１の電源（ＶＤＤＬ）の制御に応じて制御信号Ｅ０，Ｅ１を出力する機能を有するが、これらの詳細な構成は本発明とは直接関係しないので、説明を省略する。なお、この制御信号Ｅ０，Ｅ１を出力する第３の論理回路１３等の論理回路の構成は、公知のものを使用することができる。
以下、第１実施形態の動作例を説明する。まず、レベル変換コア回路１の動作について、図９に示すタイミングチャートを用いて説明する。差動の電源レベルでのレベル変換動作であるので、レベル変換入力ＩＮＬ（ＩＮ ｌｏｗ ｓｉｇｎａｌ）とＩＮＬＢ（ＩＮ ｌｏｗ ｂａｒ ｓｉｇｎａｌ）は、第１の電源レベルで差動入力され、Ｈｉｇｈレベルの入力するｎ−ＭＯＳに接続される側の出力（ＯＵＴＨまたはＯＵＴＨＢ）がＬｏｗに引き落とされ、反対側の出力（ＯＵＴＨＢまたはＯＵＴＨ）が第２の電源レベルのＨｉｇｈレベルに引き上げられる。
一方、スイッチ回路１０とプルアップ／プルダウン回路３とを含むレベル変換回路の動作は、図１０に示すタイミングチャートに従って実行される。即ち、第１の電源ＶＤＤＬがオン状態の時、第３の論理回路１３からの制御信号Ｅ０，Ｅ１はＨｉｇｈに遷移しており、スイッチ回路１０がＯＮの状態であり、プルアップ／プルダウン回路３がＯＦＦの状態であると、図９と同様のレベル変換動作を行う。
第１の電源ＶＤＤＬ１２をオフに遷移する際、まず、制御信号Ｅ０，Ｅ１をＬｏｗに切り換え、スイッチ回路１０をＯＦＦにし、プルアップ／プルダウン回路３をＯＮ状態で、レベル変換回路の貫通電流を防止する一方、レベル変換出力（ＯＵＴＨ，ＯＵＴＨＢ）をそれぞれＨｉｇｈに固定する。
これにより、ＶＤＤＬをオフにした際にレベル変換入力（ＩＮＬ，ＩＮＬＢ）が不定となっても、貫通電流と出力のばたつき（オン−オフの不定な切り替わり）を防止可能となる。次に第１の電源ＶＤＤＬをオンする際、まずＶＤＤＬをオンして安定した後、制御信号Ｅ０，Ｅ１をＨｉｇｈに切り換え、プルアップ／プルダウン回路をＯＦＦ、スイッチ回路をＯＮで、レベル変換入力に従い、レベル変換出力の一方（ＯＵＴＨ）が立ち下がった後、図９と同様にしてレベル変換動作を行う。
このように、第１の電源ＶＤＤＬを制御する際に、スイッチ回路１０をＯＦＦにし、プルアップ／プルダウン回路３をＯＮに遷移しているので、レベル変換入力の不定に伴う貫通電流と出力のばたつきが防止可能となる。
従って、多電源を有するＬＳＩであっても、不使用ブロックの電源をオフすることによるリーク電流削減を、前記したようにオーバーヘッドを抑制しつつ実現可能とすることができる。
本実施形態に使用されるプルアップ／プルダウン回路３は、レベル変換出力ＯＵＴＨだけが第２の論理回路１１に接続される場合（たとえば、図１１、図１３に示すように、ＯＵＴＨまたはＯＵＴＨＢのみの出力を入力する場合）、図１１に示すように、ｐ−ＭＯＳ１０１を１個のみを使用した回路に変更してもよい。さらにレベル変換出力の相補性が必要とされる場合（ＯＵＴＨとＯＵＴＨＢの２つの信号の入力が必要であり、かつこれら２つの信号が論理的に反転している場合）には、図１２に示すように、プルアップｐ−ＭＯＳ１０１３０１が１個とプルダウンｎ−ＭＯＳ１０１３０２が１個と、ｎ−ＭＯＳ１０１３０２のゲートの前段に設けられる制御信号論理反転用インバータ１０１３０３とに変更することもできる。
さらに、レベル変換出力のＯＵＴＨにＨｉｇｈ、又は、ＯＵＴＨＢにＬｏｗが必要な場合には、図１３に示すように、１つのｎ−ＭＯＳ１０１３０２と、制御信号反転用インバータ１０１３０３とを有するプルダウン回路に変更することもできる。このプルダウン回路を本発明のレベル変換回路のプルアップおよび／またはプルダウン回路として採用した時、第３の論理回路側で反転制御信号を出力する場合には、図１３のプルダウン回路のインバータ１０１３０３は不要となる。
本実施形態で使用されるレベル変換コア回路１として、図５または図６に示すレベル変換コア回路１に代えて、図１４〜１９のいずれか１つの回路１に変更することができる。なお図１５、図１７または図１９に示す回路を使用する場合には、ＧＮＤ側への２つに分かれたｎ−ＭＯＳからの出力は、図７に示すスイッチ回路１０が並列に接続される。その際に、スイッチ回路１０の出力側であるＧＮＤへの接続１１１２は、ＧＮＤへの接続を別々に行ってもよく、また、共通化して１つの共通配線としてＧＮＤに接続することもできる。
また、本実施形態において、第３の論理回路の制御信号Ｅ０を用いてスイッチ回路を制御しているが、この制御信号Ｅ０を用いずに、Ｅ１を用いることができ、さらに、これらの反転信号（Ｅ０Ｂ、Ｅ１Ｂ）を用いることもできる。なお他の実施形態において、制御信号Ｅ０以外のＥ１あるいはＥ２制御信号、これらの反転信号（Ｅ０Ｂ、Ｅ１Ｂ、Ｅ２Ｂ）を、適宜用いることもできる。
また本実施形態において、第３の論理回路１３からの制御信号のＥ０を用いてスイッチ回路を制御しているが、この制御信号Ｅ０に代えてＥ１を用いて、制御してもよい。この制御信号の変更も、以下に述べる実施形態でも同様に使用することもでき、また、以下の実施形態において、このＥ０の代わりにＥ２を用いて制御してもよい。
＜第２実施形態＞
本発明に係るレベル変換回路の第２の実施の形態として、図２０に示すように、その基本的構成は、第１実施形態と同様である。すなわち第１実施形態と同様に、レベル変換コア回路１と、プルアップおよび／またはプルダウン回路３とスイッチ回路１０とを有している。そして本実施形態では、スイッチ回路１０を、第２の電源（ＶＤＤＨ）とレベル変換コア回路１の電源端子との間に設けるとともに、プルアップ／プルダウン回路３をプルダウン回路３−２（たとえば図２２または図２３）のみに変更することができる。第２実施形態のこのようなレベル変換回路の全体の構成例を図２０に示す。このように本実施形態では、スイッチ回路が、レベル変換回路とＧＮＤとの間に設けられる第１実施形態の構成と異なり、スイッチ回路が、ＶＤＤＨとレベル変換コア回路との間に設けられ、レベル変換コア回路が、第１の論理回路から出力されたＩＮＬ、ＩＮＬＢを入力し、第２の論理回路へＯＵＴＨまたはＯＵＴＨＢを出力する構成となっている。
図２１は、図２０に示す第２実施形態に係るレベル変換回路に使用されるスイッチ回路１０の構成例を示す。このスイッチ回路１０は、レベル変換コア回路１の電源端子をドレイン端子に、第３の論理回路１３からの制御信号Ｅ０のインバータ出力をゲート端子に、第２の電源ＶＤＤＨをソース端子（図２１のＳ参照）に接続したｐ−ＭＯＳ１１００１を有する。
また図２２に示すように、図２０に示すレベル変換回路に使用されるプルダウン回路３−２は以下のように構成されている。すなわち、ＧＮＤ電源をそれぞれのソース端子に接続し、第３の論理回路１３からの制御信号Ｅ１のインバータ出力を、それぞれのゲート端子に接続し、レベル変換出力（ＯＵＴＨ，ＯＵＴＨＢ）のそれぞれをそれぞれのドレイン端子に接続した２個（２以上）のｎ−ＭＯＳ３０１からなる。
このような構成により、前述した第１の実施形態と同様の処理が実行される。
本実施形態で使用されるプルダウン回路３−２は、レベル変換出力ＯＵＴＨだけが第２の論理回路に接続される場合には、図２３に示すプルダウン回路のように、ｎ−ＭＯＳ１０３−２０１（１個のみ）とインバータとを用いた回路に変更してもよい。本実施形態で示したように、第２の論理回路への制御信号を１つ（ＯＵＴＨまたはＯＵＴＨＢのどちらか１つ）とする構成を採用することができる。また場合によっては、両方（ＯＵＴＨおよびＯＵＴＨＢ）を出力する構成を採用することもできる。なお本実施形態でも第３の論理回路からの制御信号Ｅ０を用いてスイッチ回路を制御しているが、この制御信号Ｅ０に代えてＥ１を用いて、制御してもよい。これは、以下に述べる実施形態でも同様である。またこのように、第１実施形態から第２実施形態へのスイッチ回路１０と、レベル変換コア回路１との配置構成の変更（スイッチ回路１０を、第２の電源（ＶＤＤＨ）と、レベル変換コア回路１との間に設ける変更）は、以下に説明する第３から第７実施形態でも採用することができる。なお前記Ｅ０、Ｅ１の極性を逆に選択した場合にはインバータは不要となる。
＜第３実施形態＞
本発明に係るレベル変換回路の第３の実施の形態として、第１の電源と第２の電源の電位差が大きい場合のレベル変換動作マージンをより改善することのできるレベル変換回路について、説明する。本実施形態では、第２の電源が供給される制御回路２と第２の電源（ＶＤＤＨ）が供給されるプルアップ／プルダウン回路３との制御について工夫している。その構成例を図２４に示す。本図において、第２の電源が供給されるレベル変換入力と、レベル変換出力と第３の論理回路１３からの制御信号Ｅ２を入力しプルアップ／プルダウン回路３への制御信号（Ｃ０，Ｃ１，Ｃ２，Ｃ３）を出力する制御回路２と、第２の電源が供給され制御回路２からの制御信号（Ｃ０，Ｃ１，Ｃ２，Ｃ３）と第３の論理回路１３からの制御信号Ｅ１とを入力し出力をレベル変換出力に接続するプルアップ／プルダウン回路３とを有する。
図２５に示すように、図２４に示すレベル変換回路に使用される制御回路２は以下のように構成されている。すなわち、第２の電源（ＶＤＤＨ）が供給され、ＩＮＬとＯＵＴＨＢとＥ２を入力としＣ０を出力とする第１のＮＡＮＤ回路１０３２０１と、第２の電源が供給されＩＮＬＢとＯＵＴＨとＥ２を入力としＣ１を出力とする第２のＮＡＮＤ回路１０３２０２と、Ｃ０を入力としＣ３を出力とするインバータ１０３２２３と、Ｃ１を入力としＣ２を出力とするインバータ１０３２２４とからなる。
電源制御を行う第１の電源により状態が変化するレベル変換入力（ＩＮＬ，ＩＮＬＢ）が不定の際に問題となる論理ゲートの貫通電流を、制御入力Ｅ２を入力とするＮＡＮＤ回路１０３２０１、１０３２０２とを設けることによって解決している。
図２６に示すように、図２４に示すレベル変換回路に使用されるプルアップ／プルダウン回路３（５制御信号（Ｃ０〜Ｃ３とＥ１）入力、２信号（ＯＵＴＨおよび／またはＯＵＴＨＢ）出力を行うことができるプルアップ／プルダウン回路３）の一例は以下のように構成されている。すなわち、第２の電源（ＶＤＤＨ）をソース端子に、Ｃ０をゲート端子に、ＯＵＴＨをドレイン端子に接続したｐ−ＭＯＳ１０３３０１と、第２の電源（ＶＤＤＨ）をソース端子に、Ｃ１をゲート端子に、ＯＵＴＨＢをドレイン端子に接続したｐ−ＭＯＳ１０３３０２と、第２の電源（ＶＤＤＨ）をそれぞれのソース端子に、Ｅ１をそれぞれのゲート端子に、ＯＵＴＨとＯＵＴＨＢをドレイン端子に接続した２以上（２個）のｐ−ＭＯＳ１０３３０３と、ＧＮＤ電源をソース端子に、Ｃ２をゲート端子に、ＯＵＴＨをドレイン端子に接続したｎ−ＭＯＳ１０３３０４と、ＧＮＤ電源をソース端子に、Ｃ３をゲート端子に、ＯＵＴＨＢをドレイン端子に接続したｎ−ＭＯＳ１０３３０５とからなる。
本実施形態の動作を説明する。図２５の制御回路２で示すＥ２をロー（Ｌｏｗ）にすれば、図２６のＣ０〜Ｃ３を入力とするＭＯＳトランジスタ（１０３３０１〜２および１０３３０４〜５）は全てオフ（ＯＦＦ）となり、この時同様にＬｏｗとなるＥ１が接続されたプルアップ／プルダウン回路２の２つ（２以上：複数）のｐ−ＭＯＳ１０３３０３はオン（ＯＮ）となり、ＯＵＴＨとＯＵＴＨＢをともにプルアップしてハイ（Ｈｉｇｈ）に遷移する。
そして図１０に示すように、第１の電源ＶＤＤＬがオン状態の時に、第３の論理回路１３からの制御信号Ｅ０，Ｅ１はＨｉｇｈに遷移しており、スイッチ回路１０がＯＮの状態であり、プルアップ／プルダウン回路３がＯＦＦの状態であるときに、レベル変換入力信号ＩＮＬとＩＮＬＢが第１電源レベルでレベル変換コア回路１に差動入力されると、レベル変換コア回路２内のハイ（Ｈｉｇｈ）が入力するｎ−ＭＯＳに接続される側の出力（ＯＵＴＨまたはＯＵＴＨＢ）がロー（Ｌｏｗ）に引き落とされ、もう片方の出力が、第２の電源レベルのＨｉｇｈに引き上げられる動作となる。このときのレベル変換コア回路の動作は、図９に示すレベル変換コア回路の動作と同様である。
第１の電源ＶＤＤＬをオフに遷移する際、まず、制御信号Ｅ０，Ｅ１をＬｏｗに切り換え、スイッチ回路１０をＯＦＦにし、プルアップ／プルダウン回路３をＯＮ状態にして、レベル変換回路の貫通電流を防止する一方、レベル変換出力（ＯＵＴＨ，ＯＵＴＨＢ）をそれぞれＨｉｇｈに固定する。
これにより、ＶＤＤＬをオフにした際にレベル変換入力（ＩＮＬ，ＩＮＬＢ）が不定となっても、貫通電流と出力のばたつき（オン−オフの不定な切り替わり）を防止可能となる。次に第１の電源ＶＤＤＬをオンに遷移する際、まずＶＤＤＬをオンに遷移して安定させた後、制御信号Ｅ０，Ｅ１をＨｉｇｈに切り換え、プルアップ／プルダウン回路をオフ（ＯＦＦ）にし、スイッチ回路をオン（ＯＮ）にして、レベル変換入力に従い、レベル変換出力の一方（ＯＵＴＨ）が立ち下がった後、前記した図９と同様のレベル変換動作を行う。
このように、第１の電源ＶＤＤＬを制御する際に、スイッチ回路１０をＯＦＦにし、プルアップ／プルダウン回路３をＯＮに遷移しているので、レベル変換入力の不定に伴う貫通電流と出力のばたつきが防止可能となる。
従って、多電源を有するＬＳＩであっても、不使用ブロックの電源をオフすることによるリーク電流削減を、前記したようにオーバーヘッドを抑制しつつ実現可能とすることができる。
このような本発明のレベル変換回路に使用される制御回路２を構成する図２５に示すＮＡＮＤ回路１０３２０１、１０３２０２の構成例を図２７に示す。本図において、制御信号Ｅ２は出力端子から最も遠いｎ−ＭＯＳ１０３００１−６（または１０３００２−６）に接続している。これは、Ｅ２信号は、遅延制約が緩いため、このような接続が可能である。逆にレベル変換入力（ＩＮＬ，ＩＮＬＢ）は遅延制約がきつく出力端子に近いｎ−ＭＯＳ１０３００１−４（または１０３００２−４）に接続している。これは出力端子から遠いｎ−ＭＯＳに接続する場合に比べてゲート遅延を少なくすることが可能なためである。但し、レベル変換入力は第１の電源レベルであり、第２の電源との電位差が大きくなった場合、あるいはｎ−ＭＯＳ閾値が大きい場合、特に基板効果によるｎ−ＭＯＳ閾値の上昇の影響が大きくなると、出力端子に近いｎ−ＭＯＳに接続した方が、遅延が大きくなる場合がある。この場合には、基板効果の影響の小さい出力端子から遠いｎ−ＭＯＳに接続して、遅延の増加を防止することができる。図２７の入力順にとらわれる必要はない。また、レベル変換入力が接続されるｐ−ＭＯＳは、レベル変換入力のＨｉｇｈレベルが第２の電源までいかないため、ｐ−ＭＯＳ閾値によってはＯＦＦせず、ｎ−ＭＯＳは十分ＯＮせず、ＮＡＮＤ動作が困難になる可能性がある場合には、ｐ−ＭＯＳのチャネル幅／チャネル長の比（Ｗ／Ｌ）を小さくし、あるいは閾値を減少（極性が負で絶対値を増加）させたり、対応するｎ−ＭＯＳのＷ／Ｌを大きくしたり閾値を極性が正で絶対値を減少させることによりＮＡＮＤ動作を保証することができる。また、論理動作が可能であっても、ｐ−ＭＯＳのＷ／Ｌを小さくしたり、閾値を減少（例えば、閾値をＶＤＤＬ−ＶＤＤＨ以下の値、すなわち極性は負で絶対値は増加）することによって、ＮＡＮＤリークを抑制することが可能である。
このレベル変換回路の動作のタイミングチャートを、図２８に示す。第１の電源（ＶＤＤＬ）がオンの状態で第３の論理回路１３からの制御信号（Ｅ０，Ｅ１，Ｅ２）がＨｉｇｈの場合には、レベル変換の入力（ＩＮＬ，ＩＮＬＢ）の変化により、レベル変換の出力（ＯＵＴＨＢ，ＯＵＴＨ）が得られる。特に、制御回路２によりプルアップ／プルダウン回路３が制御されることにより、状態が変化する方向に補助される。
第１の電源（ＶＤＤＬ）をオフにした場合には、あらかじめＥ０をＬｏｗにしてスイッチ回路１０をオフにするとともに、Ｅ１をＬｏｗにしてレベル変換出力（ＯＵＴＨかＯＵＴＨＢのいずれか）をＨｉｇｈに固定してから、第１の電源（ＶＤＤＬ）をオフにする。
第１の電源（ＶＤＤＬ）をオンにする場合には、まず、第１の電源をオンにして電源が安定した後に、制御信号を制御する。
本実施形態で使用されるプルアップおよび／またはプルダウン回路３は、レベル変換回路と第２の論理回路１１の接続（入力）がＯＵＴＨのみの場合、図２９に示すプルアップ／プルダウン回路３に変更しても良い。ＯＵＴＨＢにだけ接続（入力）する場合には、制御信号Ｅ１がゲート端子に接続されるｐ−ＭＯＳのドレイン端子をＯＵＴＨでなく、ＯＵＴＨＢに接続する。
また本実施形態で使用されるプルアップおよび／またはプルダウン回路３において、ＯＵＴＨをＨｉｇｈ、ＯＵＴＨＢをＬｏｗに固定する必要がある場合には、図３０または図３１に示すプルアップおよび／またはプルダウン回路３に変更しても良い。但しこの場合には、レベル変換入力ＩＮＬ、ＩＮＬＢの一方が第１の電源ＶＤＤＬ制御時にＬｏｗであることが保証され貫通電流の発生を防止する場合に限られる。
本実施形態では、制御回路２とプルアップおよび／またはプルダウン回路３とを、レベル変換動作時にプルアップ回路（３−１）のみを有するように、それぞれ、図３２と図３３−図３６に変更しても良い（３制御信号（Ｃ０とＣ１、Ｃ２とＣ３などのＣ０〜Ｃ３の中から選択される２制御信号とＥ１信号）入力、２信号（ＯＵＴＨおよび／またはＯＵＴＨＢ）出力を行うことができるプルアップおよび／またはプルダウン回路３）。図３３−図３６への変更時の制約は図２６および図２９〜図３１の場合と同様である。前記した図６、１５、１７、１９または図３７に示すレベル変換コア回路１を用い、そのｎ−ＭＯＳと、スイッチ回路１０のｎ−ＭＯＳを、それぞれ独立に並列接続した場合には、この限りではない。
本実施形態で使用される制御回路２とプルアップおよび／またはプルダウン回路３とを、レベル変換動作時にプルダウン（３−２）機能のみを動作するようにした場合、それぞれ図３８と図３９〜図４２に変更することもできる。
図３９〜図４２への変更時の制約は、前記した図２６、図２９〜図３１の場合と同様である。
また本実施形態で使用される制御回路を、図４３〜図４５に変更しても良い。図４３〜図４５への変更後の機能、動作は、それぞれ図２５、図３２、図３８と同様であり、説明を省略する。
この図４３〜図４５において、図４３〜図４５に示すＮＯＲ回路の例を図４６に示す。この図４６において、制御信号Ｅ２Ｂ（Ｅ２の反転信号）は、出力端子から最も遠いｐ−ＭＯＳ１０２６０１に接続している。これはＥ２Ｂの遅延制約がもっとも緩いためである。またレベル変換入力（ＩＮＬ，ＩＮＬＢ）を、出力端子に近いｐ−ＭＯＳに接続することによって、出力端子から遠いｐ−ＭＯＳに接続する場合に比べてゲート遅延を少なくすることができる。但し、図４６の入力順にとらわれる必要はない。また、レベル変換入力が接続されるｐ−ＭＯＳは、レベル変換入力のＨｉｇｈレベルが第２の電源電圧レベルまで到達できないため、ｐ−ＭＯＳの閾値によってはＯＦＦせず、またｎ−ＭＯＳは十分にＯＮせず、これによりＮＯＲ動作が困難になる場合がある。この場合には、前記同様に、ｐ−ＭＯＳのチャネル幅／チャネル長の比（Ｗ／Ｌ）を小さくしたり、当該閾値を減少（ＶＤＤＬ−ＶＤＤＨ以下、極性は負で絶対値は増加）させたり、対応するｎ−ＭＯＳのＷ／Ｌを大きくしたり閾値を減少させることによりＮＯＲ動作を保証させるようにする。また、論理動作が可能であっても、ｐ−ＭＯＳのＷ／Ｌを小さくしたり、閾値を減少（閾値をＶＤＤＬ−ＶＤＤＨ以下とする。すなわち、極性を負とし、絶対値を増加させる（前記同様））ことによって、ＮＯＲリークを抑制可能である。
なお本実施形態の説明では、第３の論理回路から出力される制御信号Ｅ０〜Ｅ２により、プルアップおよび／またはプルダウン回路において、Ｅ１が使用され、制御回路ではＥ２が使用され、スイッチ回路１０ではＥ０が使用されて制御されていた場合について説明している。しかしながら、上記したＥ０〜Ｅ２のプルアップおよび／またはプルダウン回路と、制御回路と、スイッチ回路１０への制御信号の入力を、それぞれ別の制御信号に適宜代えることもできる。また、前記ＯＵＴＨ信号またはＯＵＴＨＢ信号の少なくとも１つを用いたり、さらに、前述した第１の実施形態１から第２実施形態への例のように、レベル変換コア回部１とスイッチ回路との配置を交換して、レベル変換装置を構成することもできる。
＜第４実施形態＞
本発明の第４の実施の形態は、制御回路２を工夫することによって、第３の論理回路１３からの制御信号Ｅ１を省略し、かつ、プルアップおよび／またはプルダウン回路３を簡略化し、その他の基本的構成は上記したいずれかの実施形態と同様のものを採用するようにした。その構成を図４７に示す。
図４７に示すレベル変換回路に使用される制御回路２を、図４８に示す。この図４８に示すように、本実施形態に使用される制御回路２は、以下のように構成される。すなわち、図２５に比べると、Ｃ０を出力するＮＡＮＤ回路をＡＮＤ−ＮＯＲ回路に変更し、Ｅ２の反転信号（Ｅ２Ｂ）を、このＡＮＤ−ＮＯＲ回路のＮＯＲ部分に入力する。これによりＥ２がＬｏｗになるとＣ０がＨｉｇｈに遷移し、Ｃ３がＬｏｗに遷移することとなる。この信号の役割の変化以外には、前記した第３実施形態等と同様にして動作する。
図４７に示すレベル変換回路に使用されるプルアップ／プルダウン回路３を図４９に示す。以下にこの構成を説明する。すなわち、図３０と比較すると、Ｅ１がゲート端子に入力されるｐ−ＭＯＳ１０３３２２と、インバータ１０３３２６と、その出力をゲート端子に接続するｎ−ＭＯＳ１０３３２５とを削減することができる。但し、図３０と同様に、レベル変換入力ＩＮＬ，ＩＮＬＢの一方が第１の電源ＶＤＤＬ制御時にＬｏｗであることが保証され、貫通電流の発生を防止する場合に限られる。
図４８のＡＮＤ−ＮＯＲ回路は、たとえばに示すように、以下のように構成されている。すなわち、制御信号Ｅ２の反転信号Ｅ２Ｂをゲート端子に接続するｐ−ＭＯＳ１０２を電源側に配置する。これはＥ２Ｂの遅延制約が緩いためである。その他は図２７のＮＡＮＤ回路と同様である。図５０において、２個のｎ−ＭＯＳへの入力がそれぞれ、ＩＮＬ ｏｒ ＩＮＬＢと、ＯＵＴＨ ｏｒ ＯＵＴＨＢとなっているが、これは、入力信号がＩＮＬとＯＵＴＨ、ＩＮＬとＯＵＴＨＢ、ＩＮＬＢとＯＵＴＨ、ＩＮＬＢとＯＵＴＨＢのいずれかの組み合わせの入力信号であることを示している。ＩＮＬ ｏｒ ＩＮＬＢと、ＯＵＴＨ ｏｒ ＯＵＴＨＢなどの表記した場合には、本明細書では、このような入力信号の組み合わせを意味している。
図４７に示すレベル変換回路の動作例を図５１のタイミングチャートに示す。
本実施形態に使用される制御回路２とプルアップ／プルダウン回路３とでは、レベル変換時にプルアップ（３−１）機能のみを発揮させるように、第１の電源オフ時にレベル変換出力のＯＵＴＨのみをＨｉｇｈレベルに固定する場合に、それぞれ図５２と図５３に示す回路に変更しても良い。本実施形態で使用される制御回路２とプルアップ／プルダウン回路１（図５３参照）は、レベル変換時にプルダウン機能のみを使用し、第１の電源オフ時にレベル変換出力のＯＵＴＨをＨｉｇｈ、ＯＵＴＨＢをＬｏｗに固定した場合には、それぞれ図５４、図５５に示す回路構成に変更しても良い。また本実施形態で使用される制御回路２は、図５６〜５８のいずれか１つに変更しても良い。このように変更されたレベル変換回路は、それぞれ、図４８、図５２、図５４の項で説明したのと同様に動作し、変更前の回路と同様の機能を発揮する。
図５６〜５８に使用されているＯＲ−ＮＡＮＤ回路は、図５９に示すように、以下のように構成されている。すなわち、制御信号Ｅ２をゲート端子に接続するｎ−ＭＯＳをＧＮＤ電源側に配置する。これはＥ２の制約が緩いためである。他は、図４６のＮＯＲ回路と同様である。
本実施形態で使用される制御回路２を、レベル変換時にプルアップ（３−１）機能またはプルダウン（３−２）機能のみを動作可能なように第１の電源オフ時にレベル変換出力のＯＵＴＨとＯＵＴＨＢとをともにＨｉｇｈに固定する場合、あるいはプルダウン（３−２）でＬｏｗに固定する場合には、図６０または図６１に変更しても良い。但し、スイッチ回路位置を電源側に配置した場合に、電源ＧＮＤ間貫通電流が無い場合に限られる。
＜第５実施形態＞
本発明の第５の実施の形態は、第１の電源と第２の電源の電位差が大きい場合のレベル変換動作マージンを改善可能とするレベル変換回路において、第２の電源を供給される制御回路２と第２の電源を供給されるプルアップ／プルダウン回路３を有する構成における制御について工夫した。本実施形態では特にレベル変換コア回路１の制御について工夫している。その構成を図６４に示す。本図において、図２４に対して制御回路２はレベル変換コア回路１を制御する制御信号Ｃ４、Ｃ５を用意している。
図６４のレベル変換回路に使用されるレベル変換コア回路は、図６５に示すように以下のように構成されている。すなわち、レベル変換コア回路１０の構成例を示す図１８または図１９を本実施形態で採用した場合、出力にドレイン端子が接続される２個のｐ−ＭＯＳスイッチのゲート端子を、制御回路２からの制御信号Ｃ４、Ｃ５により、制御するように変更している。
またレベル変換回路の他の実施形態を示す図６６に示す。図６６において使用されている制御回路２は、図６４に示すように、以下のように構成されている。すなわち、図２５に示す回路に対して、Ｃ３とＣ２に加えてＣ４とＣ５を出力している。本実施形態で使用できるプルアップ／プルダウン回路３の構成は、図２６を、たとえば採用することができ、さらに、この図２６に示すプルアップ／プルダウン回路に代えて、図２９〜図３１のいずれかに示すプルアップ／プルダウン回路を採用できる。その動作は、前記した場合と同様である。
本実施形態で使用されている制御回路２を図６６に示す制御回路２に代えて、図６７に示す回路に変更しても良い。また、レベル変換時にプルアップ機能のみを発揮するようにする場合には、図６６に示す制御回路に代えて、図６８または図６９に示すような回路構成に変更することができる。さらに、レベル変換時にプルダウン３−２機能のみを発揮させるような場合には、図６６に示す制御回路に代えて、図７０または図７１に示すような回路構成に変更することができる。また、レベル変換時のプルアップ機能もプルダウン３−２機能も用いない場合には、図６６に示す制御回路に代えて、図７２または図７３に示す回路構成に変更することができる。そしてこれらの制御回路を採用した場合にプルアップ機能のみを発揮するように、図３３〜３４あるいは図３５〜３６（プルダウン機能も有する）を採用することができる。なおこれらのプルアップおよび／またはプルダウン回路は、制御信号Ｃ０、Ｃ１信号を入力しているが、これをＣ２、Ｃ３に代えた場合には、図３９〜４２のいずれかのプルアップおよび／またはプルダウン回路を採用することができる。その他、これらの制御回路２とプルアップおよび／またはプルダウン回路３の動作は、前記した実施形態と同様であり、またこれら意外の制御回路とプルアップおよび／またはプルダウン回路の組み合わせのレベル変換回路も構成（変更）可能であり、これらも本発明に含まれる。要するに本実施形態では、制御信号Ｃ４、Ｃ５信号を出力する以外は、その他出力する制御信号については、制限なく、自在に選択することができ、このようなその他の制御信号として、たとえば図６７に示すような図６６と同様にＣ０〜Ｃ５信号（その他の制御信号としてＣ０〜Ｃ３信号）を選択した場合、図６６のＮＡＮＤ回路に代えてＮＯＲ回路を採用した場合の制御回路の例を挙げることができる。また、図６８に、その他の制御信号として、Ｃ０、Ｃ１信号を選択し、ＮＡＮＤ回路を選択した制御回路の例を示す。図６８と同様に、その他の制御信号として、Ｃ０、Ｃ１信号を選択し、ＮＯＲ回路を選択した制御回路の例を図６９に示す。以下、その他の制御信号として、Ｃ２、Ｃ３信号を選択し、ＮＡＮＤ回路を選択した制御回路の例を図７０に、その他の制御信号として、Ｃ２、Ｃ３信号を選択し、ＮＯＲ回路を選択した制御回路の例を図７１に示す。さらに、その他の制御信号を出力せずにＣ４およびＣ５信号のみを制御信号として出力するＮＡＮＤ回路構成の制御回路の例を図７２に示し、ＮＯＲ構成の制御回路を図７３に示す。
このような第５実施形態の動作例を示せば、ＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈの場合、第１の論理回路から出力されたＩＮＬ信号がＨｉｇｈ（ＩＮＬＢがＬｏｗ）となると制御回路２はこのＩＮＬ信号が入力されてＣ０信号等を出力する。この出力されたＣ０はＬｏｗを出力してＯＵＴＨに接続されたプルアップおよび／またはプルダウン回路３内のｐ−ＭＯＳがオンしてＯＵＴＨをプルアップするとともに制御回路２によりＣ３はＨｉｇｈを出力し、その結果、プルアップおよび／またはプルダウン回路３内のＯＵＴＨＢに接続されるｎ−ＭＯＳがオンしてＯＵＴＨＢをプルダウンし、制御回路２によりＣ４はＨｉｇｈを出力してＯＵＴＨＢに接続されるプルアップおよび／またはプルダウン回路３内のｐ−ＭＯＳスイッチをオフしてＯＵＴＨＢのプルアップを抑制し、同時にレベル変換コア回路１の動作によりＯＵＴＨＢがＬｏｗに引き下げられると、制御回路２によりＣ０はＨｉｇｈを出力してプルアップおよび／またはプルダウン回路３内のｐ−ＭＯＳはオフとなり、プルアップを終えるとともに、制御回路２によりＣ３はＬｏｗを出力してプルアップおよび／またはプルダウン回路３内のｎ−ＭＯＳはオフとなりプルダウンを終え、制御回路２によりＣ４はＬｏｗを出力してプルアップおよび／またはプルダウン回路３内のｐＭＯＳスイッチはオンとなる。そして、ＩＮＬがＨｉｇｈ、ＩＮＬＢがＬｏｗ、ＯＵＴＨがＨｉｇｈ、ＯＵＴＨＢがＬｏｗになる。
次に、外部の第１の論理回路４によりＩＮＬＢがＨｉｇｈ（ＩＮＬがＬｏｗ）となると、この信号が入力されて制御回路２により、Ｃ１はＬｏｗを出力してＯＵＴＨＢに接続されるプルアップおよび／またはプルダウン回路３内のｐ−ＭＯＳがオンに遷移してＯＵＴＨＢをプルアップするとともに、制御回路２によりＣ２はＨｉｇｈを出力してＯＵＴＨに接続されるプルアップおよび／またはプルダウン回路３内のｎ−ＭＯＳがオンに遷移してＯＵＴＨをプルダウンし、制御回路２によりＣ５はＨｉｇｈを出力してＯＵＴＨに接続されるプルアップおよび／またはプルダウン回路３内のｐ−ＭＯＳスイッチをオフに遷移してＯＵＴＨのプルアップを抑制し、同時にレベル変換コア回路１の動作によりＯＵＴＨがＬｏｗに引き下げられると、制御回路２によりＣ１はＨｉｇｈを出力してプルアップおよび／またはプルダウン回路３内のｐ−ＭＯＳはオフとなりプルアップを終えるとともに、制御回路２によりＣ２はＬｏｗを出力してプルアップおよび／またはプルダウン回路３内のｎ−ＭＯＳはオフとなりプルダウンを終え、制御回路によりＣ５はＬｏｗを出力してプルアップおよび／またはプルダウン回路３内のｐ−ＭＯＳスイッチはオンとなる。そして、ＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈとなる。なおここでプルアップおよび／またはプルダウン回路３内のｎ−ＭＯＳ（トランジスタ）、ｐ−ＭＯＳ（トランジスタ）は、上記したような図７で示される構成を採用した場合について説明した。しかしながら、ｎ−ＭＯＳをｐ−ＭＯＳに入れ替えおよび／またはｐ−ＭＯＳをＮ−ｍｏｓに入れ替えた構成を採用した場合には、ＯＵＴＨ信号とＯＵＴＨＢ信号の接続を換え、前記動作の説明でも、そのように入れ替えて解釈することによって動作されることとなる。
＜第６実施形態＞
本発明の第６の実施の形態は、図６４に、図４７の工夫を適用する。その具体的に表した構成を図７４に示す。本図において、図７５に示すような制御回路２を以下のように工夫した。すなわち、本実施形態では、プルアップ／プルダウン回路３を制御するＥ１を不要とするとともに、プルアップ／プルダウン回路３を簡略化している。
図７５に示すように、図７４に係るレベル変換回路に使用されている制御回路２は、以下のように構成されている。すなわち、図４８に対して、Ｃ３とＣ２に加えて、Ｃ４とＣ５とを出力している。この図７４に使用されるプルアップ／プルダウン回路３は、図４７に示す第４実施形態のレベル変換回路に使用されるものと同様のものを使用可能である。
本実施形態で使用される図７５に示す制御回路２を、図７６に示す制御回路２と変更しても良い。また、レベル変換時にプルアップ（３−１）機能のみを発揮しうるようにする場合には、図７７または図７８に変更することができ、さらに、レベル変換時にプルダウン（３−２）機能のみを発揮しうるようにする場合には、図７９または図８０に変更することができ、また、レベル変換時のプルアップ機能もプルダウン機能も用いない場合には、図８１または図８２に示す制御回路２に変更することができる。
本実施形態の動作は、前記した実施形態の動作と動作と同様である。
＜第７実施形態＞
図８３乃至８４に示すように、本発明の第７の実施の形態は、図６４、図７４と比較して、制御回路２を工夫している。その構成を図７９および図８０に示す。これらの図において、プルアップ／プルダウン回路３がプルダウン（３−２）機能のみを発揮しうるようにする場合には、スイッチ回路を不要としている。制御回路の例は、図７９または図８０と同様のものを使用可能であり、図８５に示すように、図８５のレベル変換回路動作を示すタイミング例は以下のように表される。
すなわち、Ｅ２がＬｏｗの時、Ｃ４、Ｃ５はＨｉｇｈレベルであり、ゲート端子に接続するレベル変換コア回路１のｐ−ＭＯＳはこれらをＯＦＦするように電源側に配置されるスイッチとして機能する。これによって、その結果、レベル変換入力に依存せず、電源ＧＮＤ貫通電流パスを防止できる。
また、以上の実施形態において、第１の電源をオフする際に、第３の論理回路１３の制御信号出力（Ｅ０，Ｅ１，Ｅ２）をＬｏｗにすることを前提としているが、それぞれを適宜、反転信号を用いることで制御回路やプルアップ／プルダウン回路３の簡略化も可能である。上記した実施形態の説明における使用した図において、ｐ−ＭＯＳ（トランジスタ）は、そのゲート部分に丸（○）を表示した。なお、本発明が上記各実施形態に限定されず、本発明の技術思想の範囲内にあれば、各実施形態は適宜変更され得ることができ、これらの変形実施形態も本願発明に含まれる。また、同一タイミングであれば、Ｅ０、Ｅ１、Ｅ２は１つに取りまとめ可能である。また図１０、図２８等のタイミングチャートにおいて、×で示した部分は、不定の状態を表す。
以上説明したように、本発明によれば、第１の電源が供給される第１の論理回路の信号レベルを第２の電源が供給される第２の論理回路の信号レベルに変換するというレベル変換回路において、レベル変換コア回路のＧＮＤ電源端子とＧＮＤ電源の間に第１の電源の制御に応じて制御信号を生成する第３の論理回路により制御されるスイッチ回路を配置し、前記レベル変換コア回路の出力に前記第３の論理回路により制御されるプルアップ／プルダウン回路を設けるという基本構成に基づき、第１の電源を制御する際の貫通電流と遅延増加抑制を実現することができる。なお、レベル変換コア回路１、スイッチ回路１０、制御回路２、プルアップおよび／またはプルダウン回路３の基本的構成は、前記したような構成が採用されるが、これらは、並列に２以上接続して回路を構成することもでき、たとえばレベル変換コア回路等を２以上並列に接続してレベル変換コア回路として使用することも可能である。
【０００２】
この場合、第２の電原とＧＮＤ電源間に導通パスができるため、貫通電流が流れるという問題がある。
また、第１の電源がオンして、入力信号が保持状態に反転している場合には、電源レベルが所定のレベルに上がり、レベル変換出力が切り換わるまで、貫通電流が流れるという問題がある。
さらに、追加したｎ−ＭＯＳはレベル変換回路のｐ−ＭＯＳクロスカップルラッチの状態保持機能を補強する役割を果たす。このため、レベル変換遅延が増加し、特に、第１の電源と第２の電源の電位差が大きくなった場合には、レベル変換動作マージンが無くなり、レベル変換動作ができなくなる。すなわち、入力信号が変化しても所望する出力が変化できなくなるという問題点もある。
本発明の目的は第１の電源を制御しても貫通電流の発生を抑制可能でレベル変換動作時の遅延増加も抑制可能な機能を有したレベル変換回路を提供することにある。
発明の開示
本発明のレベル変換回路の発明は、レベル変換コア回路のレベル変換出力に前記第２の電源が供給されるプルアップおよび／またはプルダウン回路と、レベル変換コア回路のＧＮＤ電源端子（接地電源端子）と、ＧＮＤ電源（接地電源）との間に前記第１の電源の制御に応じて制御信号を生成する第３の論理回路により制御されるスイッチ回路とを有し、前記第３の論理回路は、前記プルアップおよび／またはプルダウン回路と、前記スイッチ回路とを制御する制御信号を出力するレベル変換回路の一群の発明である。本発明は、レベル変換コア回路の電源端子と第２の電源との間に第１の電源の制御に応じて制御信号を生成する第３の論理回路により制御されるスイッチ回路を配置し、前記レベル変換コア回路の出力に前記第３の論理回路により制御されるプルアップおよび／またはプルダウン回路を設け、前記第３の論理回路は、前記プルアップおよび／またはプルダウン回路と、前記レベル変換コア回路とを制御する制御信号を出力することもできる。
前記レベル変換コア回路は、２以上のｐ−ＭＯＳからなるｐ−ＭＯＳクロスカップルラッチと、２以上のｎ−ＭＯＳからなる差動ｎ−ＭＯＳとからなり、前記ｐ−ＭＯＳは、
この場合、第２の電原とＧＮＤ電源間に導通パスができるため、貫通電流が流れるという問題がある。
また、第１の電源がオンして、入力信号が保持状態に反転している場合には、電源レベルが所定のレベルに上がり、レベル変換出力が切り換わるまで、貫通電流が流れるという問題がある。
さらに、追加したｎ−ＭＯＳはレベル変換回路のｐ−ＭＯＳクロスカップルラッチの状態保持機能を補強する役割を果たす。このため、レベル変換遅延が増加し、特に、第１の電源と第２の電源の電位差が大きくなった場合には、レベル変換動作マージンが無くなり、レベル変換動作ができなくなる。すなわち、入力信号が変化しても所望する出力が変化できなくなるという問題点もある。
本発明の目的は第１の電源を制御しても貫通電流の発生を抑制可能でレベル変換動作時の遅延増加も抑制可能な機能を有したレベル変換回路を提供することにある。
発明の開示
本発明のレベル変換回路の発明は、レベル変換コア回路のレベル変換出力に前記第２の電源が供給されるプルアップおよび／またはプルダウン回路と、レベル変換コア回路のＧＮＤ電源端子（接地電源端子）と、ＧＮＤ電源（接地電源）との間に前記第１の電源の制御に応じて制御信号を生成する第３の論理回路により制御されるスイッチ回路とを有し、前記第３の論理回路は、前記プルアップおよび／またはプルダウン回路と、前記スイッチ回路とを制御する制御信号を出力するレベル変換回路の一群の発明である。本発明は、レベル変換コア回路の電源端子と第２の電源との間に第１の電源の制御に応じて制御信号を生成する第３の論理回路により制御されるスイッチ回路を配置し、前記レベル変換コア回路の出力に前記第３の論理回路により制御されるプルアップおよび／またはプルダウン回路を設け、前記第３の論理回路は、前記プルアップおよび／またはプルダウン回路と、前記レベル変換コア回路とを制御する制御信号を出力することもできる。
前記レベル変換コア回路は、２以上のｐ−ＭＯＳからなるｐ−ＭＯＳクロスカップルラッチと、２以上のｎ−ＭＯＳからなる差動ｎ−ＭＯＳとからなり、前記ｐ−ＭＯＳは、
【０００３】
前記第２の電源端子にソース端子が、ゲート端子に各ドレイン端子であるレベル変換出力が接続され、前記ｎ−ＭＯＳは、クロスカップルラッチと前記ＧＮＤ電源端子とに各ソース端子が、前記レベル変換出方に前記各ドレイン端子が、レベル変換入力に各ゲート端子が、各々接続されたことが好ましい。
また本発明は、レベル変換コア回路のレベル変換出力に前記第２の電源が供給されるプルアップおよび／またはプルダウン回路と、レベル変換コア回路の電源端子と第２の電源の間に配置され第１の電源の制御に応じて制御信号を生成する第３の論理回路により制御されるスイッチ回路とを有し、前記制御回路を前記第３の論理回路からの制御信号により制御することもできる。
また本発明は、レベル変換コア回路のレベル変換出力に前記第２の電源が供給されるプルアップおよび／またはプルダウン回路と、前記第２の電源が供給されレベル変換入力信号と前記レベル変換出力信号を入力とする制御回路と、レベル変換コア回路の電源端子と第２の電源の間に配置され第１の電源の制御に応じて制御信号を生成する第３の論理回路により制御されるスイッチ回路とを有し、前記制御回路を前記第３の論理回路からの制御信号により制御する構成とすることもできる。
図面の簡単な説明
図１は、従来のレベル変換回路の例を示す回路図である。
図２は、従来のレベル変換回路の例を示す回路図である。
図３は、従来のレベル変換回路の例を示す回路図である。
図４は、本発明のレベル変換回路の第１の実施の形態における構成例を示す図である。
図５は、第１の実施形態などに使用されるレベル変換コア回路の例を示す回路図である。
図６は、第１の実施形態などに使用されるレベル変換コア回路の他の例を示す回路図である。
図７は、第１の実施形態などに使用されるスイッチ回路の例を示す回路図である。
前記第２の電源端子にソース端子が、ゲート端子に各ドレイン端子であるレベル変換出力が接続され、前記ｎ−ＭＯＳは、クロスカップルラッチと前記ＧＮＤ電源端子とに各ソース端子が、前記レベル変換出方に前記各ドレイン端子が、レベル変換入力に各ゲート端子が、各々接続されたことが好ましい。
また本発明は、レベル変換コア回路のレベル変換出力に前記第２の電源が供給されるプルアップおよび／またはプルダウン回路と、レベル変換コア回路の電源端子と第２の電源の間に配置され第１の電源の制御に応じて制御信号を生成する第３の論理回路により制御されるスイッチ回路とを有し、前記制御回路を前記第３の論理回路からの制御信号により制御することもできる。
また本発明は、レベル変換コア回路のレベル変換出力に前記第２の電源が供給されるプルアップおよび／またはプルダウン回路と、前記第２の電源が供給されレベル変換入力信号と前記レベル変換出力信号を入力とする制御回路と、レベル変換コア回路の電源端子と第２の電源の間に配置され第１の電源の制御に応じて制御信号を生成する第３の論理回路により制御されるスイッチ回路とを有し、前記制御回路を前記第３の論理回路からの制御信号により制御する構成とすることもできる。
図面の簡単な説明
図１は、従来のレベル変換回路の例を示す回路図である。
図２は、従来のレベル変換回路の例を示す回路図である。
図３は、従来のレベル変換回路の例を示す回路図である。
図４は、本発明のレベル変換回路の第１の実施の形態における構成例を示す図である。
図５は、第１の実施形態などに使用されるレベル変換コア回路の例を示す回路図である。
図６は、第１の実施形態などに使用されるレベル変換コア回路の他の例を示す回路図である。
図７は、第１の実施形態などに使用されるスイッチ回路の例を示す回路図である。
【０００４】
図８は、第１の実施形態などに使用されるプルアップ／プルダウン回路の例を示す回路図である。
図９は、本発明のレベル変換コア回路部分の動作例を示すタイミングチャートである。
図８は、第１の実施形態などに使用されるプルアップ／プルダウン回路の例を示す回路図である。
図９は、本発明のレベル変換コア回路部分の動作例を示すタイミングチャートである。
Claims (66)
- 第１の電源が供給される第１の論理回路の信号レベルを、第２の電源が供給される第２の論理回路の信号レベルに変換するレベル変換回路において、
レベル変換コア回路のＧＮＤ電源端子（接地電源端子）と、ＧＮＤ電源（接地電源）との間に第１の電源の制御に応じて制御信号を生成する第３の論理回路により制御されるスイッチ回路を配置し、前記レベル変換コア回路の出力に前記第３の論理回路により制御されるプルアップおよび／またはプルダウン回路を設けることを特徴とするレベル変換回路。 - 第１の電源が供給される第１の論理回路の信号レベルを、第２の電源が供給される第２の論理回路の信号レベルに変換するレベル変換回路において、
レベル変換コア回路の電源端子と第２の電源との間に第１の電源の制御に応じて制御信号を生成する第３の論理回路により制御されるスイッチ回路を配置し、前記レベル変換コア回路の出力に前記第３の論理回路により制御されるプルアップおよび／またはプルダウン回路を設けることを特徴とするレベル変換回路。 - 前記レベル変換コア回路は、２以上のｐ−ＭＯＳからなるｐ−ＭＯＳクロスカップルラッチと、２以上のｎ−ＭＯＳからなる差動ｎ−ＭＯＳとからなり、
前記ｐ−ＭＯＳは、前記第２の電源端子にソース端子が、ゲート端子に各ドレイン端子であるレベル変換出力が接続され、
前記ｎ−ＭＯＳは、クロスカップルラッチと前記ＧＮＤ電源端子とに各ソース端子が、前記レベル変換出力に前記各ドレイン端子が、レベル変換入力に各ゲート端子が、各々接続されたことを特徴とする請求項１または２に記載のレベル変換回路。 - 前記レベル変換コア回路は、
前記第２の電源に各ソース端子が、各レベル変換出力に各ゲート端子が接続された２以上のｐ−ＭＯＳからなるｐ−ＭＯＳクロスカップルラッチと、
前記ｐ−ＭＯＳの各ドレイン端子に前記他のｐ−ＭＯＳのソース端子が、各レベル変換入力に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続された２以上のｐ−ＭＯＳスイッチと、
ＧＮＤ電源端子に各ソース端子が、前記レベル変換出力にそれぞれのドレイン端子が、レベル変換入力にそれぞれのゲート端子が接続された２以上のｎ−ＭＯＳからなる差動ｎ−ＭＯＳスイッチと、
からなっていることを特徴とする請求項１または２に記載のレベル変換回路。 - 前記プルアップおよび／またはプルダウン回路はプルダウン回路であり、当該プルダウン回路は、ＧＮＤ電源にソースが、制御信号の反転信号にゲート端子が、前記レベル変換出力の少なくとも一方にドレイン端子が接続された１つまたは２以上のｎ−ＭＯＳを有することを特徴とする請求項１または２に記載のレベル変換回路。
- 第１の電源が供給される第１の論理回路の信号レベルを第２の電源が供給される第２の論理回路の信号レベルに変換するレベル変換回路において、
レベル変換コア回路のレベル変換出力に前記第２の電源が供給されるプルアップおよび／またはプルダウン回路と、前記第２の電源が供給されレベル変換入力信号と前記レベル変換出力信号を入力とする制御回路と、レベル変換コア回路の電源端子と第２の電源の間に配置され第１の電源の制御に応じて制御信号を生成する第３の論理回路により制御されるスイッチ回路とを有し、前記制御回路を前記第３の論理回路からの制御信号により制御することを特徴とするレベル変換回路。 - 前記第３の論理回路は、前記制御回路を前記第３の論理回路からの制御信号により制御し、前記制御回路は、前記プルアップおよび／またはプルダウン回路と、前記レベル変換コア回路とを制御する制御信号を出力することを特徴とする請求項８に記載のレベル変換回路。
- さらに前記制御回路は、
前記プルアップおよび／またはプルダウン回路を制御する制御信号を出力して前記プルアップおよび／またはプルダウン回路を制御することを特徴とする請求項７に記載のレベル変換回路。 - 前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、制御信号にゲート端子が、前記各レベル変換コア出力にドレイン端子が各々接続された２以上のｐ−ＭＯＳを用いることを特徴とする請求項１、３または８のいずれか１項に記載のレベル変換回路。
- 前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、制御信号にゲート端子が、前記レベル変換出力の一方にドレイン端子が接続されたｐ−ＭＯＳと、ＧＮＤ電源にソースが、制御信号の反転信号にゲート端子が、前記レベル変換出力他方にドレイン端子が、各々接続されたｎ−ＭＯＳとを用いることを特徴とする請求項１、３または８のいずれか１項に記載のレベル変換回路。
- 第１の電源が供給される第１の論理回路の信号レベルを第２の電源が供給される第２の論理回路の信号レベルに変換するレベル変換回路において、
レベル変換コア回路のレベル変換出力にプルダウン回路と、前記第２の電源が供給されレベル変換入力信号と前記レベル変換出力信号を入力とし前記プルダウン回路と前記レベル変換コア回路への制御信号を出力する制御回路とを有し、前記制御回路と前記プルダウン回路とを前記第３の論理回路からの制御信号により制御することを特徴とするレベル変換回路。 - 前記ＮＡＮＤ回路は、ＣＭＯＳ回路構成であり、前記レベル変換入力信号が接続されるｐ−ＭＯＳトランジスタは、少なくともチャネル幅／チャネル長の比が小さいかまたは閾値が高いトランジスタからなっていることを特徴とする請求項１１記載のレベル変換回路。
- 前記ＮＡＮＤ回路は、ＣＭＯＳ回路構成であり、前記第３の論理回路の制御信号出力が接続されるｎ−ＭＯＳのソース端子がＧＮＤ電源に接続されることを特徴とする請求項１１記載のレベル変換回路。
- 前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記各レベル変換出力に他のｐ−ＭＯＳの各ドレイン端子が接続される２以上のｐ−ＭＯＳと、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなり、前記第２の電源にソース端子が、前記第３の論理回路からの制御信号に各ゲート端子が、前記各レベル変換出力に他のｐ−ＭＯＳのドレイン端子が接続される２以上のｐ−ＭＯＳを付加していることを特徴とする請求項７記載のレベル変換回路。
- 前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記各レベル変換出力に他のｐ−ＭＯＳの各ドレイン端子が接続される２以上のｐ−ＭＯＳと、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなり、前記第２の電源にソース端子が、前記第３の論理回路からの制御信号にゲート端子が、前記レベル変換出力の一方にドレイン端子が接続されるｐ−ＭＯＳを付加していることを特徴とする請求項７記載のレベル変換回路。
- 前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記各レベル変換出力に各ドレイン端子が接続される２以上のｐ−ＭＯＳと、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなり、前記第２の電源にソース端子が、前記第３の論理回路からの制御信号にゲート端子が、前記レベル変換出力の一方にドレイン端子が接続されるｐ−ＭＯＳと、前記ＧＮＤ電源にソース端子が、前記第３の論理回路からの制御信号またはその反転信号にゲート端子が、前記レベル変換出力の他方にドレイン端子が接続されるｎ−ＭＯＳとが付加されていることを特徴とする請求項７記載のレベル変換回路。
- 前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記各レベル変換出力に他のｐ−ＭＯＳのドレイン端子が接続される２以上のｐ−ＭＯＳと、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなり、前記ＧＮＤ電源にソース端子が、前記第３の論理回路からの制御信号またはその反転信号にゲート端子が、前記レベル変換出力の一方にドレイン端子が接続されるｎ−ＭＯＳとが付加されていることを特徴とする請求項７記載のレベル変換回路。
- 前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力を入力とするＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＮＡＮＤ回路からなり、前記ＮＡＮＤ回路の出力信号を制御信号として出力していることを特徴とする請求項７記載のレベル変換回路。
- さらに前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記各レベル変換出力に他のｐ−ＭＯＳのドレイン端子が接続される２以上のｐ−ＭＯＳからなり、前記第２の電源にソース端子が、前記第３の論理回路からの制御信号に各ゲート端子が、前記各レベル変換出力に他のｐ−ＭＯＳのドレイン端子が接続される２以上のｐ−ＭＯＳを付加されることを特徴とする請求項１８記載のレベル変換回路。
- さらに前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号にそれぞれのゲート端子が、前記レベル変換出力それぞれにそれぞれのドレイン端子が接続される２以上のｐ−ＭＯＳからなり、前記第２の電源にソース端子が、前記第３の論理回路からの制御信号にゲート端子が、前記レベル変換出力の一方にドレイン端子が接続されるｐ−ＭＯＳが付加されることを特徴とする請求項１８記載のレベル変換回路。
- 前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号にそれぞれのゲート端子が、前記レベル変換出力それぞれにそれぞれのドレイン端子が接続される２以上のｐ−ＭＯＳからなり、前記第２の電源にソース端子が、前記第３の論理回路からの制御信号にゲート端子が、前記レベル変換出力の一方にドレイン端子が接続されるｐ−ＭＯＳと、
前記ＧＮＤ電源にソース端子が、前記第３の論理回路からの制御信号またはその反転にゲート端子が、前記レベル変換出力のもう一方にドレイン端子が接続されるｎ−ＭＯＳとが付加されることを特徴とする請求項１８記載のレベル変換回路。 - 前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号にそれぞれのゲート端子が、前記レベル変換出力それぞれにそれぞれのドレイン端子が接続される２以上のｐ−ＭＯＳからなり、前記ＧＮＤ電源にソース端子が、前記第３の論理回路からの制御信号またはその反転信号にゲート端子が、前記レベル変換出力の一方にドレイン端子が接続されるｎ−ＭＯＳとが付加されることを特徴とする請求項１８記載のレベル変換回路。
- 前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力を入力とするＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＮＡＮＤ回路と、前記第２の電源が供給されそれぞれの前記ＮＡＮＤ回路出力を入力とする２以上のインバータからなり、前記インバータの各出力信号を制御信号として出力していることを特徴とする請求項７記載のレベル変換回路。
- 前記プルアップおよび／またはプルダウン回路は、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなり、前記第２の電源にソース端子が、前記第３の論理回路からの制御信号に各ゲート端子が、前記各レベル変換出力に他のｐ−ＭＯＳのドレイン端子が接続される２以上のｐ−ＭＯＳが付加されていることを特徴とする請求項１８記載のレベル変換回路。
- 前記プルアップおよび／またはプルダウン回路は、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなり、前記第２の電源にソース端子が、前記第３の論理回路からの制御信号にゲート端子が、前記レベル変換出力の一方にドレイン端子が接続されるｐ−ＭＯＳが付加されていることを特徴とする請求項２３記載のレベル変換回路。
- 前記プルアップおよび／またはプルダウン回路は、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなり、前記第２の電源にソース端子が、前記第３の論理回路からの制御信号にゲート端子が、前記レベル変換出力の一方にドレイン端子が接続されるｐ−ＭＯＳと、前記ＧＮＤ電源にソース端子が、前記第３の論理回路からの制御信号またはその反転信号にゲート端子が、前記レベル変換出力の他方にドレイン端子が接続されるｎ−ＭＯＳとが付加されていることを特徴とする請求項２３記載のレベル変換回路。
- 前記プルアップおよび／またはプルダウン回路は、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなり、前記ＧＮＤ電源にソース端子が、前記第３の論理回路からの制御信号またはその反転信号にゲート端子が、前記レベル変換出力の他方にドレイン端子が接続されるｎ−ＭＯＳが付加されていることを特徴とする請求項２３記載のレベル変換回路。
- 前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＮＯＲ回路と、前記第２の電源が供給されそれぞれの前記ＮＯＲ回路出力を入力とするインバータ２以上からなり、前記ＮＯＲ回路２以上と前記インバータ２以上のそれぞれの出力信号を制御信号として出力されることを特徴とする請求項１４乃至１７のいずれか１項に記載のレベル変換回路。
- 前記ＮＯＲ回路は、ＣＭＯＳ回路構成であり、前記レベル変換入力信号が接続されるｐ−ＭＯＳはチャネル幅／チャネル長の比が小さいか、または、閾値の極性は負で絶対値の大きいトランジスタからなっていることを特徴とする請求項２８記載のレベル変換回路。
- 前記ＮＯＲ回路は、ＣＭＯＳ回路構成であり、前記第３の論理回路からの制御信号またはその反転信号が電源側のｐ−ＭＯＳに接続されることを特徴とする請求項２８記載のレベル変換回路。
- 前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され、前記各ＮＯＲ回路出力を入力とする２以上のインバータからなり、前記インバータの各出力信号を制御信号として出力していることを特徴とする請求項１９〜２２のいずれか１項に記載のレベル変換回路。
- 前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力またはその反転信号を入力とする第１のＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とする第２のＮＯＲ回路からなり、前記第１及び第２のＮＯＲ回路の各出力信号を制御信号として出力していることを特徴とする請求項２４〜２７のいずれか１項に記載のレベル変換回路。
- 前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＮＡＮＤ回路と、前記第２の電源が供給され各前記ＮＡＮＤ回路出力を入力とする２以上のインバータからなり、前記ＡＮＤ−ＮＯＲとＮＡＮＤ回路と前記インバータの出力信号を制御信号として出力していることを特徴とする請求項８記載のレベル変換回路。
- 前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記各レベル変換出力に他のｐ−ＭＯＳのドレイン端子が接続される２以上のｐ−ＭＯＳと、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなることを特徴とする請求項８または１０記載のレベル変換回路。
- 前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＮＡＮＤ回路からなり、前記ＡＮＤ−ＮＯＲとＮＡＮＤ回路の各出力信号を制御信号として出力していることを特徴とする請求項８記載のレベル変換回路。
- 前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記各レベル変換出力に他のｐ−ＭＯＳのドレイン端子が接続される２以上のｐ−ＭＯＳからなることを特徴とする請求項３５記載のレベル変換回路。
- 前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＮＡＮＤ回路と、前記第２の電源が供給され前記各ＮＡＮＤ回路出力を入力とする２以上のインバータからなり、前記インバータの各出力信号を制御信号として出力していることを特徴とする請求項８記載のレベル変換回路。
- 前記プルアップおよび／またはプルダウン回路は、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなることを特徴とする請求項３７記載のレベル変換回路。
- 前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記各ＮＯＲ回路出力を入力とする２以上のインバータからなり、前記ＯＲ−ＮＡＮＤ回路と前記ＮＯＲ回路と前記インバータの各出力信号を制御信号として出力することを特徴とする請求項３４記載のレベル変換回路。
- 前記ＯＲ−ＮＡＮＤ回路は、ＣＭＯＳ回路構成であり、前記レベル変換入力信号が接続されるｐ−ＭＯＳはチャネル幅／チャネル長の比が小さいかまたは、閾値の極性は負で絶対値が高いかの少なくとも１つの条件を有することを特徴とする請求項３９記載のレベル変換回路。
- 前記ＯＲ−ＮＡＮＤ回路は、ＣＭＯＳ回路構成であり、前記第３の論理回路からの制御信号がＧＮＤ電源側のｎ−ＭＯＳに接続されることを特徴とする請求項３９記載のレベル変換回路。
- 前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記各ＮＯＲ回路出力を入力とする２以上のインバータからなり、前記インバータの各出力信号を制御信号として出力していることを特徴とする請求項３６記載のレベル変換回路。
- 前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＮＯＲ回路と、前記ＯＲ−ＮＡＮＤ回路とＮＯＲ回路の各出力信号を制御信号として出力していることを特徴とする請求項３８記載のレベル変換回路。
- 前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路とからなり、前記ＡＮＤ−ＮＯＲの各出力信号を制御信号として出力していることを特徴とする請求項３６記載のレベル変換回路。
- 前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力を入力とするＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記各ＯＲ−ＮＡＮＤ回路出力を入力とするインバータ２以上からなり、前記インバータの各出力信号を制御信号として出力していることを特徴とする請求項３６記載のレベル変換回路。
- 前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記各ＡＮＤ−ＮＯＲ回路出力を入力とする２以上のインバータからなり、前記インバータの各出力信号を制御信号として出力していることを特徴とする請求項３８記載のレベル変換回路。
- 前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力を入力とするＯＲ−ＮＡＮＤ回路と、前記ＯＲ−ＮＡＮＤ回路の各出力信号を制御信号として出力していることを特徴とする請求項３８記載のレベル変換回路。
- 前記レベル変換コア回路は、前記第２の電源に各ソース端子が、前記各レベル変換出力に他のｐ−ＭＯＳのゲート端子が接続された２以上の前記ｐ−ＭＯＳからなるｐ−ＭＯＳクロスカップルラッチと、前記ｐ−ＭＯＳのドレイン端子の各々のソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続された２以上のｐ−ＭＯＳスイッチと、ＧＮＤ電源に各ソース端子が、前記各レベル変換出力にドレイン端子が、レベル変換入力に各々のゲート端子が接続された２以上のｎ−ＭＯＳからなる差動ｎ−ＭＯＳスイッチとなっていることを特徴とする請求項４７に記載のレベル変換回路。
- 前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力を入力とする第１のＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とする第２のＮＡＮＤ回路と、前記第２の電源が供給され前記各ＮＡＮＤ回路出力を入力とする２以上のインバータからなり、前記第１及び第２のＮＡＮＤ回路と前記２以上のインバータの各出力信号をプルアップおよび／またはプルダウン制御信号として出力し、前記インバータの各出力信号を前記レベル変換コア回路の制御信号として出力していることを特徴とする請求項１４〜１７、１９〜２２または２４〜２７のいずれか１項記載のレベル変換回路。
- 前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記各ＮＯＲ回路出力を入力とするインバータ２以上からなり、前記ＮＯＲ回路と前記インバータの各出力信号をプルアップおよび／またはプルダウン制御信号として出力し、前記ＮＯＲ回路の各出力信号を前記レベル変換コア回路制御信号として出力していることを特徴とする請求項１４〜１７、１９〜２２または２４〜２７のいずれか１項に記載のレベル変換回路。
- 前記スイッチ回路は、ＧＮＤ電源にソース端子が、制御信号にゲート端子が、前記レベル変換コア回路のＧＮＤ電源端子にドレイン端子が、各々接続されたｎ−ＭＯＳを有することを特徴とする請求項１、３、８〜１１のいずれか１項に記載のレベル変換回路。
- 前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＮＡＮＤ回路と、前記第２の電源が供給されそれぞれの前記ＮＡＮＤ回路出力を入力とする２以上のインバータからなり、前記ＡＮＤ−ＮＯＲ回路とＮＡＮＤ回路と前記２以上のインバータの各出力信号をプルアップおよび／またはプルダウン制御信号として出力し、前記インバータの各出力信号を前記レベル変換コア回路の制御信号として出力していることを特徴とする請求項３４記載のレベル変換回路。
- 前記ＯＲ−ＮＡＮＤ回路とＮＯＲ回路と前記インバータの各出力信号をプルアップおよび／またはプルダウン制御信号として出力し、前記ＯＲ−ＮＡＮＤ回路とＮＯＲ回路の各出力信号を前記レベル変換コア回路制御信号として出力していることを特徴とする請求項３９に記載のレベル変換回路。
- 前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とする第１のＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力またはその反転信号を入力とする第２のＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記第１および第２の各ＡＮＤ−ＮＯＲ回路の出力を入力とする２以上のインバータからなり、前記第１及び第２のＡＮＤ−ＮＯＲ回路の各出力信号をプルアップおよび／またはプルダウン制御信号として出力し、前記インバータの各出力信号を前記レベル変換コア回路の制御信号として出力しており、前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記各レベル変換出力に他のｐ−ＭＯＳのドレイン端子が接続される２以上のｐ−ＭＯＳからなることを特徴とする請求項８記載のレベル変換回路。
- 前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とする第１のＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力を入力とする第２のＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記第１及び第２の各ＯＲ−ＮＡＮＤ回路出力を入力とする２以上のインバータからなり、前記２以上のインバータの各出力信号をプルアップおよび／またはプルダウン制御信号として出力し、前記ＯＲ−ＮＡＮＤ回路の各出力信号を前記レベル変換コア回路制御信号として出力しており、
前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記各レベル変換出力に他のｐ−ＭＯＳのドレイン端子が接続される２以上のｐ−ＭＯＳからなることを特徴とする請求項８記載のレベル変換回路。 - 前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記各ＡＮＤ−ＮＯＲ回路出力を入力とするインバータ２以上からなり、前記インバータの各出力信号をプルアップおよび／またはプルダウン制御信号として出力し、前記インバータの各出力信号を前記レベル変換コア回路の制御信号として出力しており、
前記プルアップおよび／またはプルダウン回路は、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなることを特徴とする請求項４〜６、または７〜９のいずれか１項に記載のレベル変換回路。 - 前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とする第１のＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力を入力とする第２のＯＲ−ＮＡＮＤ回路からなり、前記第１及び第２のＯＲ−ＮＡＮＤ回路の各出力信号をプルアップおよび／またはプルダウン制御信号として出力し、前記ＯＲ−ＮＡＮＤ回路の各出力信号を前記レベル変換コア回路制御信号として出力しており、
前記プルアップおよび／またはプルダウン回路は、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなることを特徴とする請求項４〜９のいずれか１項に記載のレベル変換回路。 - 前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＡＮＤ−ＮＯＲ回路と、前記第２の電源が供給され前記各ＡＮＤ−ＮＯＲ回路出力を入力とするインバータ２以上からなり、前記インバータの各出力信号を前記レベル変換コア回路の制御信号として出力していることを特徴とする請求項４〜９のいずれか１項に記載のレベル変換回路。
- 前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力を入力とするＯＲ−ＮＡＮＤ回路からなり、前記ＯＲ−ＮＡＮＤ回路の各出力信号を前記レベル変換コア回路制御信号として出力していることを特徴とする請求項４〜７または９〜１１のいずれか１項に記載のレベル変換回路。
- 前記レベル変換コア回路は、２以上の第１のｐ−ＭＯＳからなるｐ−ＭＯＳクロスカップルラッチと、２以上のｎ−ＭＯＳからなる差動ｎ−ＭＯＳと、第２の２以上のｐ−ＭＯＳと、からなり、
前記ｐ−ＭＯＳクロスカップルラッチは、前記第２の電源にソース端子が、ゲート端子に各ドレイン端子であるレベル変換出力が、それぞれ接続され、
前記差動ｎ−ＭＯＳは、前記ＧＮＤ電源に各ソース端子が、前記レベル変換出力に各ドレイン端子が、レベル変換入力に各ゲート端子が、各々接続され、
前記第２のｐ−ＭＯＳは、前記第２の電源に各ドレイン端子が、前記レベル変換入力に各ゲート端子が、前記レベル変換出力に各ソース端子が、各々接続されたことを特徴とする請求項１、３、８、５８または５９のいずれか１項に記載のレベル変換回路。 - 第１の電源が供給される第１の論理回路の信号レベルを第２の電源が供給される第２の論理回路の信号レベルに変換するレベル変換回路において、
レベル変換コア回路のレベル変換出力にプルダウン回路と、前記第２の電源が供給されレベル変換入力信号と前記レベル変換出力信号を入力としプルダウン回路とレベル変換コア回路への制御信号を出力する制御回路とを有し、前記制御回路も前記第３の論理回路からの制御信号を接続したことを特徴とするレベル変換回路。 - 前記制御回路は、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とする第１のＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力を入力とする第２のＯＲ−ＮＡＮＤ回路からなり、前記第１及び第２のＯＲ−ＮＡＮＤ回路の各出力信号をプルアップおよび／またはプルダウン制御信号として出力し、前記ＯＲ−ＮＡＮＤ回路の各出力信号を前記レベル変換コア回路制御信号として出力しており、
前記プルダウン回路は、前記プルアップおよび／またはプルダウン回路は、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなることを特徴とする請求項６１記載のレベル変換回路。 - 前記制御回路は、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とする第１のＯＲ−ＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力を入力とする第２のＯＲ−ＮＡＮＤ回路からなり、前記第１及び第２のＯＲ−ＮＡＮＤ回路の各出力信号をプルアップおよび／またはプルダウン制御信号として出力し、前記ＯＲ−ＮＡＮＤ回路の各出力信号を前記レベル変換コア回路制御信号として出力しており、
前記プルダウン回路は、前記プルアップおよび／またはプルダウン回路は、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続される２以上のｎ−ＭＯＳからなることを特徴とする請求項６１記載のレベル変換回路。 - 前記スイッチ回路は、第２の電源にソース端子が、制御信号またはその反転信号にゲート端子が、前記レベル変換コア回路の電源端子にドレイン端子が接続されたｐ−ＭＯＳを用いたことを特徴とする請求項２、７〜９または６１のいずれか１項に記載のレベル変換回路。
- 前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力またはその反転信号を入力とする２以上のＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力またはその反転信号を入力とするＮＯＲ回路とからなり、前記ＮＯＲ回路の各出力信号を前記レベル変換コア回路制御信号として出力していることを特徴とする請求項３、５、６または６１のいずれか１項に記載のレベル変換回路。
- 前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号と前記第３の論理回路の制御出力を入力とする２以上のＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号と前記第３の論理回路の制御出力を入力とするＮＡＮＤ回路と、前記第２の電源が供給され前記各ＮＡＮＤ回路出力を入力とするインバータ２以上からなり、前記インバータの各出力信号を前記レベル変換コア回路の制御信号として出力していることを特徴とする請求項３、１１、１２または６１のいずれか１項に記載のレベル変換回路。
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