JP4025203B2 - レベルシフト回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、入力側の電源電圧系を他の電源電圧系に変換して出力するレベルシフト回路に関し、特にＣＭＯＳ多電源製品に使用されるレベルシフト回路に関するものである。
【０００２】
【従来の技術】
従来のレベルシフト回路は、図７に示すように、入力端ＩＮに低電圧側のハイ（Ｈｉｇｈ）レベル信号ＬＶＨが入力されると、出力端ＯＵＴから高電圧側のハイレベル信号ＨＶＨを出力し、出力端ＯＵＴＢからロー（Ｌｏｗ）レベル信号を出力する論理の回路となっている。図７のレベルシフト回路は、通常動作時には、出力端ＯＵＴ及びＯＵＴＢから相反する電圧レベルの信号が出力される回路になっている（例えば、特許文献１参照。）。また、図８は、レベルシフト回路の他の従来例を示した図であり、入力端に低電圧側のハイレベル信号ＬＶＨが入力されると、出力端ＯＵＴから高電圧側のハイレベル信号ＨＶＨが出力される（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平８−１８１６００号公報
【０００４】
【発明が解決しようとする課題】
しかし、図７のレベルシフト回路では、低電圧側電源がオフして第１電源電圧Ｖｄｄ１が０Ｖになった場合、ノードＮａ及びＮｂがローレベルになり、出力端ＯＵＴ及びＯＵＴＢからそれぞれ高電圧のハイレベル信号ＨＶＨが出力され、期待される論理動作が得られなくなるという問題が考えられる。また、図８のレベルシフト回路では、入力端ＩＮに低電圧のハイレベル信号ＬＶＨが入力されている状態で、低電圧側電源がオフして第１電源電圧Ｖｄｄ１が０Ｖになった場合、ノードＮｃがハイインピーダンス状態になり、出力端から出力される信号の信号レベルが不定となり、期待される論理動作が得られなくなるという問題が考えられる。
【０００５】
本発明は、上記のような問題を解決するためになされたものであり、低電圧側電源がオフして０Ｖになった場合でも、期待される論理動作を得ることができるレベルシフト回路を得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係るレベルシフト回路は、低電圧側の信号を高電圧側の信号に変換して出力するレベルシフト回路において、
低電圧側の電源をなす第１電源電圧で作動し、前記低電圧側の信号が入力される第１インバータと、
前記第１電源電圧で作動し、該第１インバータに直列に接続された第２インバータと、
高電圧側の電源をなす第２電源電圧を降圧して第３電源電圧を生成し出力する降圧回路と、
該第３電源電圧で作動し、前記第２インバータに直列に接続された第３インバータと、
前記第２電源電圧で作動し、出力信号が前記高電圧側の信号をなす、該第３インバータに直列に接続された第４インバータと、
該第４インバータの出力信号に応じて、前記第３電源電圧として第２電源電圧を前記第３インバータに供給する第２電源電圧供給回路と、
を備え、
前記第３インバータは、第３電源電圧に一端が接続されたＰチャネル型ＭＯＳトランジスタと、該Ｐチャネル型ＭＯＳトランジスタと直列に接続されたＮチャネル型ＭＯＳトランジスタからなり、該Ｐチャネル型ＭＯＳトランジスタのサブストレートゲートは第３電源電圧に接続されるものである。
【０００７】
また、この発明に係るレベルシフト回路は、低電圧側の信号を高電圧側の信号に変換して出力するレベルシフト回路において、
低電圧側の電源をなす第１電源電圧で作動し、前記低電圧側の信号が入力される第１インバータと、
前記第１電源電圧で作動し、該第１インバータに直列に接続された第２インバータと、
高電圧側の電源をなす第２電源電圧を降圧して第３電源電圧を生成し出力する降圧回路と、
該第３電源電圧で作動し、前記第２インバータに直列に接続された第３インバータと、
前記第２電源電圧で作動し、出力信号が前記高電圧側の信号をなす、該第３インバータに直列に接続された第４インバータと、
該第４インバータの出力信号に応じて、前記第３電源電圧として第２電源電圧を前記第３インバータに供給する第２電源電圧供給回路と、
を備え、
前記第３インバータは、第３電源電圧に一端が接続されたＰチャネル型ＭＯＳトランジスタと、該Ｐチャネル型ＭＯＳトランジスタと直列に接続されたＮチャネル型ＭＯＳトランジスタからなり、該Ｐチャネル型ＭＯＳトランジスタのサブストレートゲートは第２電源電圧に接続されるものである。
【０００８】
具体的には、前記第２電源電圧供給回路は、第４インバータの出力信号がローレベルになると、前記第３電源電圧として第２電源電圧を第３インバータに供給し、第４インバータの出力信号がハイレベルになると、第３インバータに対する第２電源電圧の供給を停止するようにした。
【０００９】
また、前記降圧回路は、第２電源電圧と第３電源電圧との間に接続されたトランジスタと、第２電源電圧と該トランジスタの制御信号入力端との間に直列に接続され、第２電源電圧を降圧して該トランジスタの制御信号入力端に入力する少なくとも１つのダイオードとで構成されるようにした。
【００１０】
また、前記降圧回路は、第２電源電圧と第３電源電圧との間に直列に接続され、第２電源電圧を降圧して第３電源電圧を生成する少なくとも１つのダイオードで構成されるようにしてもよい。
【００１２】
また、前記第４インバータは、第２電源電圧に一端が接続されたＰチャネル型ＭＯＳトランジスタと、該Ｐチャネル型ＭＯＳトランジスタと直列に接続されたＮチャネル型ＭＯＳトランジスタからなり、該Ｐチャネル型ＭＯＳトランジスタのサブストレートゲートは第２電源電圧に接続されるようにした。
【００１３】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるレベルシフト回路の例を示した回路図である。
図１におけるレベルシフト回路１は、入力端ＩＮに入力された低電圧側の信号ＳＬを高電圧側の信号ＳＨに変換して出力端ＯＵＴから出力する回路であり、低電圧側の電源電圧を第１電源電圧Ｖｄｄ１とし、高電圧側の電源電圧を第２電源電圧Ｖｄｄ２とする。なお、以下、第１電源電圧Ｖｄｄ１の電圧レベルを有するハイレベルをＬＶＨとし、第２電源電圧Ｖｄｄ２の電圧レベルを有するハイレベルをＨＶＨとする。
【００１４】
図１において、レベルシフト回路１は、インバータＩＮＶ１〜ＩＮＶ４と、高電圧側の第２電源電圧Ｖｄｄ２を低電圧側の第１電源電圧Ｖｄｄ１に降圧して出力する降圧回路２と、ＰＭＯＳトランジスタ３で構成されている。なお、インバータＩＮＶ１は第１インバータを、インバータＩＮＶ２は第２インバータを、インバータＩＮＶ３は第３インバータを、インバータＩＮＶ４は第４インバータをそれぞれなし、ＰＭＯＳトランジスタ３は第２電源電圧供給回路をなしている。
【００１５】
インバータＩＮＶ１〜ＩＮＶ４は、入力端ＩＮと出力端ＯＵＴとの間に直列に接続され、１段目のインバータＩＮＶ１及び２段目のインバータＩＮＶ２は低電圧側の第１電源電圧Ｖｄｄ１で作動する。一方、３段目のインバータＩＮＶ３は、電圧Ｖｄｄ３で作動し、４段目のインバータＩＮＶ４は、高電圧側の第２電源電圧Ｖｄｄ２で作動する。なお、電圧Ｖｄｄ３は第３電源電圧をなしている。
【００１６】
このことから、インバータＩＮＶ１は低電圧側の１段目のインバータを、インバータＩＮＶ２は低電圧側の２段目のインバータをそれぞれなすと共に、インバータＩＮＶ３は高電圧側の１段目のインバータを、インバータＩＮＶ４は高電圧側の２段目のインバータをそれぞれなす。出力端ＯＵＴがハイレベルＨＶＨになると、ＰＭＯＳトランジスタ３はオフして電圧Ｖｄｄ３が第１電源電圧Ｖｄｄ１と同じ電圧になり、出力端ＯＵＴがローレベルになると、ＰＭＯＳトランジスタ３はオンして電圧Ｖｄｄ３が第２電源電圧Ｖｄｄ２と同じ電圧になる。
【００１７】
入力端ＩＮに入力された信号ＳＬは、インバータＩＮＶ１の入力端に入力され、インバータＩＮＶ２及びＩＮＶ３を介してインバータＩＮＶ４の出力端から信号ＳＨとして出力される。また、降圧回路２には、ＰＭＯＳトランジスタ３が並列に接続され、ＰＭＯＳトランジスタ３のゲートは、出力端ＯＵＴに接続されている。また、ＰＭＯＳトランジスタ３のサブストレートゲート（バックゲートともいう）は、高電圧側の第２電源電圧Ｖｄｄ２に接続されている。
【００１８】
インバータＩＮＶ１は、第１電源電圧Ｖｄｄ１と接地電圧との間に直列に接続されたＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱＮ１で構成され、ＰＭＯＳトランジスタＱＰ１とＮＭＯＳトランジスタＱＮ１の各ゲートは接続され、該接続部は入力端ＩＮに接続されている。また、ＰＭＯＳトランジスタＱＰ１のドレインとＮＭＯＳトランジスタＱＮ１のドレインとの接続部はインバータＩＮＶ１の出力端をなす。ＰＭＯＳトランジスタＱＰ１のサブストレートゲートは第１電源電圧Ｖｄｄ１に接続され、ＮＭＯＳトランジスタＱＮ１のサブストレートゲートは接地電圧に接続されている。
【００１９】
インバータＩＮＶ２は、第１電源電圧Ｖｄｄ１と接地電圧との間に直列に接続されたＰＭＯＳトランジスタＱＰ２及びＮＭＯＳトランジスタＱＮ２で構成され、ＰＭＯＳトランジスタＱＰ２とＮＭＯＳトランジスタＱＮ２の各ゲートは接続され、該接続部は、インバータＩＮＶ１の出力端に接続されている。また、ＰＭＯＳトランジスタＱＰ２のドレインとＮＭＯＳトランジスタＱＮ２のドレインとの接続部はインバータＩＮＶ２の出力端をなす。ＰＭＯＳトランジスタＱＰ２のサブストレートゲートは第１電源電圧Ｖｄｄ１に接続され、ＮＭＯＳトランジスタＱＮ２のサブストレートゲートは接地電圧に接続されている。
【００２０】
インバータＩＮＶ３は、電圧Ｖｄｄ３と接地電圧との間に直列に接続されたＰＭＯＳトランジスタＱＰ３及びＮＭＯＳトランジスタＱＮ３で構成され、ＰＭＯＳトランジスタＱＰ３とＮＭＯＳトランジスタＱＮ３の各ゲートは接続され、該接続部はインバータＩＮＶ２の出力端に接続されている。また、ＰＭＯＳトランジスタＱＰ３のドレインとＮＭＯＳトランジスタＱＮ３のドレインとの接続部はインバータＩＮＶ３の出力端をなす。ＰＭＯＳトランジスタＱＰ３のサブストレートゲートは電圧Ｖｄｄ３に接続され、ＮＭＯＳトランジスタＱＮ３のサブストレートゲートは接地電圧に接続されている。
【００２１】
インバータＩＮＶ４は、第２電源電圧Ｖｄｄ２と接地電圧との間に直列に接続されたＰＭＯＳトランジスタＱＰ４及びＮＭＯＳトランジスタＱＮ４で構成され、ＰＭＯＳトランジスタＱＰ４とＮＭＯＳトランジスタＱＮ４の各ゲートは接続され、該接続部は、インバータＩＮＶ３の出力端に接続されている。また、ＰＭＯＳトランジスタＱＰ４のドレインとＮＭＯＳトランジスタＱＮ４のドレインとの接続部はインバータＩＮＶ４の出力端をなし、出力端ＯＵＴに接続されている。ＰＭＯＳトランジスタＱＰ４のサブストレートゲートは第２電源電圧Ｖｄｄ２に接続され、ＮＭＯＳトランジスタＱＮ４のサブストレートゲートは接地電圧に接続されている。
【００２２】
このような構成において、出力端ＯＵＴからハイレベルＨＶＨの信号が出力されている状態で入力端にローレベルの信号が入力されると、２段目のインバータＩＮＶ２の出力端がローレベルになって３段目のインバータＩＮＶ３におけるＮＭＯＳトランジスタＱＮ３がオフすると共にＰＭＯＳトランジスタＱＰ３がオンする。このときのノードＮ１の電圧が第１電源電圧Ｖｄｄ１と同じ電圧になっていることから、３段目のインバータＩＮＶ３の出力端からハイレベルＬＶＨの信号が出力され、出力端ＯＵＴはローレベルになり、ＰＭＯＳトランジスタ３がオンする。ＰＭＯＳトランジスタ３がオンすることによって、ノードＮ１がハイレベルＨＶＨになり、３段目のインバータＩＮＶ３の出力端からハイレベルＨＶＨの信号が出力され、出力端ＯＵＴはローレベルで安定する。
【００２３】
また、入力端ＩＮにローレベルの信号が入力され、出力端ＯＵＴからローレベルの信号が出力されている状態から、入力端ＩＮに入力されている信号がハイレベルＬＶＨになると、２段目のインバータＩＮＶ２の出力端からハイレベルＬＶＨの信号が出力され、３段目のインバータＩＮＶ３のＮＭＯＳトランジスタＱＮ３がオンし、インバータＩＮＶ３の出力端の信号レベルがローレベルまで低下する。このため、４段目のインバータＩＮＶ４の出力端からハイレベルＨＶＨの信号が出力され、ＰＭＯＳトランジスタ３がオフしてノードＮ１がハイレベルＬＶＨまで低下する。３段目のインバータＩＮＶ３のＰＭＯＳトランジスタＱＰ３がオフすることから、インバータＩＮＶ３の出力端はローレベルとなり、出力端ＯＵＴがハイレベルＨＶＨで安定する。
【００２４】
出力端ＯＵＴがハイレベルＨＶＨのときに第１電源電圧Ｖｄｄ１が０Ｖになった場合は、２段目のインバータＩＮＶ２の出力端がローレベルになったときと同じであり、出力端ＯＵＴからハイレベルＨＶＨの信号が出力される。また、出力端ＯＵＴがローレベルのときに第１電源電圧Ｖｄｄ１が０Ｖになったときは、レベルシフト回路１は、２段目のインバータＩＮＶ２の出力端がローレベルになったときと同じ動作を行う。なお、図１では、インバータＩＮＶ３のＰＭＯＳトランジスタＱＰ３のサブストレートゲートを電圧Ｖｄｄ３に接続するようにしたが、図２で示すように、ＰＭＯＳトランジスタＱＰ３のサブストレートゲートを第２電源電圧Ｖｄｄ２に接続するようにしてもよい。
【００２５】
次に、図３は、降圧回路２の回路例を示した図である。
図３において、降圧回路２は、ｎ（ｎは、ｎ＞０の整数）個のＮＭＯＳトランジスタＱ１〜Ｑｎ及びＱａで構成されている。第２電源電圧Ｖｄｄ２とノードＮ１との間にＮＭＯＳトランジスタＱａが接続され、ＮＭＯＳトランジスタＱａのサブストレートゲートは接地電圧に接続されている。
【００２６】
また、第２電源電圧Ｖｄｄ２とＮＭＯＳトランジスタＱａのゲートとの間にはＮＭＯＳトランジスタＱ１〜Ｑｎが直列に接続され、ＮＭＯＳトランジスタＱ１〜Ｑｎの各ゲートはそれぞれのソースに対応して接続され、ＮＭＯＳトランジスタＱ１〜Ｑｎはそれぞれダイオードを形成している。ＮＭＯＳトランジスタＱ１〜Ｑｎの各サブストレートゲートは、それぞれ接地電圧に接続されている。図３の場合、ＰＭＯＳトランジスタ３は、ＮＭＯＳトランジスタＱａに並列に接続されている。このような構成にすることにより、降圧回路２は、第２電源電圧Ｖｄｄ２を第１電源電圧Ｖｄｄ１まで降圧してノードＮ１に印加する。
【００２７】
図４は、降圧回路２の他の回路例を示した図である。なお、図４では、図３と同じもの又は同様のものは同じ符号で示している。
図４において、降圧回路２は、ＮＭＯＳトランジスタＱ１〜Ｑｎで構成されている。第２電源電圧Ｖｄｄ２とノードＮ１との間に、ＮＭＯＳトランジスタＱ１〜Ｑｎが直列に接続されており、ＮＭＯＳトランジスタＱ１〜Ｑｎの各ゲートはそれぞれのソースに対応して接続され、ＮＭＯＳトランジスタＱ１〜Ｑｎはそれぞれダイオードを形成している。ＮＭＯＳトランジスタＱ１〜Ｑｎの各サブストレートゲートは、それぞれ接地電圧に接続されている。図４の場合、ＰＭＯＳトランジスタ３は、ＮＭＯＳトランジスタＱ１〜Ｑｎの直列回路に並列に接続されている。このような構成にすることによっても、降圧回路２は、第２電源電圧Ｖｄｄ２を第１電源電圧Ｖｄｄ１まで降圧してノードＮ１に印加する。
【００２８】
なお、図３及び図４では、図１の場合を例にして示したが、図２のような構成の場合、図３は図５のようになり、図４は図６のようになる。
【００２９】
このように、本第１の実施の形態におけるレベルシフト回路は、出力端ＯＵＴがハイレベルＨＶＨのときに第１電源電圧Ｖｄｄ１が０Ｖになった場合は、２段目のインバータＩＮＶ２の出力端がローレベルになったときと同じであり、出力端ＯＵＴからハイレベルＨＶＨの信号が出力される。また、出力端ＯＵＴがローレベルのときに第１電源電圧Ｖｄｄ１が０Ｖになったときは、レベルシフト回路１は、２段目のインバータＩＮＶ２の出力端がローレベルになったときと同じ動作を行うようにした。このことから、低電圧側電源がオフして第１電源電圧Ｖｄｄ１が０Ｖになった場合でも、出力端ＯＵＴから期待される信号レベルの信号ＳＨを得ることができる論理動作が可能になる。
【００３０】
【発明の効果】
上記の説明から明らかなように、本発明のレベルシフト回路によれば、低電圧電源がオフして０Ｖになった場合でも、期待される論理動作を得ることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態におけるレベルシフト回路の例を示した回路図である。
【図２】 本発明の第１の実施の形態におけるレベルシフト回路の他の例を示した回路図である。
【図３】 図１の降圧回路２の回路例を示した図である。
【図４】 図１の降圧回路２の他の回路例を示した図である。
【図５】 図２の降圧回路２の回路例を示した図である。
【図６】 図２の降圧回路２の他の回路例を示した図である。
【図７】 従来のレベルシフト回路の例を示した回路図である。
【図８】 従来のレベルシフト回路の他の例を示した回路図である。
【符号の説明】
１ レベルシフト回路
２ 降圧回路
３，ＱＰ１〜ＱＰ４ ＰＭＯＳトランジスタ
ＩＮＶ１〜ＩＮＶ４ インバータ
ＱＮ１〜ＱＮ４，Ｑ１〜Ｑｎ，Ｑａ ＮＭＯＳトランジスタ
【発明の属する技術分野】
本発明は、入力側の電源電圧系を他の電源電圧系に変換して出力するレベルシフト回路に関し、特にＣＭＯＳ多電源製品に使用されるレベルシフト回路に関するものである。
【０００２】
【従来の技術】
従来のレベルシフト回路は、図７に示すように、入力端ＩＮに低電圧側のハイ（Ｈｉｇｈ）レベル信号ＬＶＨが入力されると、出力端ＯＵＴから高電圧側のハイレベル信号ＨＶＨを出力し、出力端ＯＵＴＢからロー（Ｌｏｗ）レベル信号を出力する論理の回路となっている。図７のレベルシフト回路は、通常動作時には、出力端ＯＵＴ及びＯＵＴＢから相反する電圧レベルの信号が出力される回路になっている（例えば、特許文献１参照。）。また、図８は、レベルシフト回路の他の従来例を示した図であり、入力端に低電圧側のハイレベル信号ＬＶＨが入力されると、出力端ＯＵＴから高電圧側のハイレベル信号ＨＶＨが出力される（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平８−１８１６００号公報
【０００４】
【発明が解決しようとする課題】
しかし、図７のレベルシフト回路では、低電圧側電源がオフして第１電源電圧Ｖｄｄ１が０Ｖになった場合、ノードＮａ及びＮｂがローレベルになり、出力端ＯＵＴ及びＯＵＴＢからそれぞれ高電圧のハイレベル信号ＨＶＨが出力され、期待される論理動作が得られなくなるという問題が考えられる。また、図８のレベルシフト回路では、入力端ＩＮに低電圧のハイレベル信号ＬＶＨが入力されている状態で、低電圧側電源がオフして第１電源電圧Ｖｄｄ１が０Ｖになった場合、ノードＮｃがハイインピーダンス状態になり、出力端から出力される信号の信号レベルが不定となり、期待される論理動作が得られなくなるという問題が考えられる。
【０００５】
本発明は、上記のような問題を解決するためになされたものであり、低電圧側電源がオフして０Ｖになった場合でも、期待される論理動作を得ることができるレベルシフト回路を得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係るレベルシフト回路は、低電圧側の信号を高電圧側の信号に変換して出力するレベルシフト回路において、
低電圧側の電源をなす第１電源電圧で作動し、前記低電圧側の信号が入力される第１インバータと、
前記第１電源電圧で作動し、該第１インバータに直列に接続された第２インバータと、
高電圧側の電源をなす第２電源電圧を降圧して第３電源電圧を生成し出力する降圧回路と、
該第３電源電圧で作動し、前記第２インバータに直列に接続された第３インバータと、
前記第２電源電圧で作動し、出力信号が前記高電圧側の信号をなす、該第３インバータに直列に接続された第４インバータと、
該第４インバータの出力信号に応じて、前記第３電源電圧として第２電源電圧を前記第３インバータに供給する第２電源電圧供給回路と、
を備え、
前記第３インバータは、第３電源電圧に一端が接続されたＰチャネル型ＭＯＳトランジスタと、該Ｐチャネル型ＭＯＳトランジスタと直列に接続されたＮチャネル型ＭＯＳトランジスタからなり、該Ｐチャネル型ＭＯＳトランジスタのサブストレートゲートは第３電源電圧に接続されるものである。
【０００７】
また、この発明に係るレベルシフト回路は、低電圧側の信号を高電圧側の信号に変換して出力するレベルシフト回路において、
低電圧側の電源をなす第１電源電圧で作動し、前記低電圧側の信号が入力される第１インバータと、
前記第１電源電圧で作動し、該第１インバータに直列に接続された第２インバータと、
高電圧側の電源をなす第２電源電圧を降圧して第３電源電圧を生成し出力する降圧回路と、
該第３電源電圧で作動し、前記第２インバータに直列に接続された第３インバータと、
前記第２電源電圧で作動し、出力信号が前記高電圧側の信号をなす、該第３インバータに直列に接続された第４インバータと、
該第４インバータの出力信号に応じて、前記第３電源電圧として第２電源電圧を前記第３インバータに供給する第２電源電圧供給回路と、
を備え、
前記第３インバータは、第３電源電圧に一端が接続されたＰチャネル型ＭＯＳトランジスタと、該Ｐチャネル型ＭＯＳトランジスタと直列に接続されたＮチャネル型ＭＯＳトランジスタからなり、該Ｐチャネル型ＭＯＳトランジスタのサブストレートゲートは第２電源電圧に接続されるものである。
【０００８】
具体的には、前記第２電源電圧供給回路は、第４インバータの出力信号がローレベルになると、前記第３電源電圧として第２電源電圧を第３インバータに供給し、第４インバータの出力信号がハイレベルになると、第３インバータに対する第２電源電圧の供給を停止するようにした。
【０００９】
また、前記降圧回路は、第２電源電圧と第３電源電圧との間に接続されたトランジスタと、第２電源電圧と該トランジスタの制御信号入力端との間に直列に接続され、第２電源電圧を降圧して該トランジスタの制御信号入力端に入力する少なくとも１つのダイオードとで構成されるようにした。
【００１０】
また、前記降圧回路は、第２電源電圧と第３電源電圧との間に直列に接続され、第２電源電圧を降圧して第３電源電圧を生成する少なくとも１つのダイオードで構成されるようにしてもよい。
【００１２】
また、前記第４インバータは、第２電源電圧に一端が接続されたＰチャネル型ＭＯＳトランジスタと、該Ｐチャネル型ＭＯＳトランジスタと直列に接続されたＮチャネル型ＭＯＳトランジスタからなり、該Ｐチャネル型ＭＯＳトランジスタのサブストレートゲートは第２電源電圧に接続されるようにした。
【００１３】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるレベルシフト回路の例を示した回路図である。
図１におけるレベルシフト回路１は、入力端ＩＮに入力された低電圧側の信号ＳＬを高電圧側の信号ＳＨに変換して出力端ＯＵＴから出力する回路であり、低電圧側の電源電圧を第１電源電圧Ｖｄｄ１とし、高電圧側の電源電圧を第２電源電圧Ｖｄｄ２とする。なお、以下、第１電源電圧Ｖｄｄ１の電圧レベルを有するハイレベルをＬＶＨとし、第２電源電圧Ｖｄｄ２の電圧レベルを有するハイレベルをＨＶＨとする。
【００１４】
図１において、レベルシフト回路１は、インバータＩＮＶ１〜ＩＮＶ４と、高電圧側の第２電源電圧Ｖｄｄ２を低電圧側の第１電源電圧Ｖｄｄ１に降圧して出力する降圧回路２と、ＰＭＯＳトランジスタ３で構成されている。なお、インバータＩＮＶ１は第１インバータを、インバータＩＮＶ２は第２インバータを、インバータＩＮＶ３は第３インバータを、インバータＩＮＶ４は第４インバータをそれぞれなし、ＰＭＯＳトランジスタ３は第２電源電圧供給回路をなしている。
【００１５】
インバータＩＮＶ１〜ＩＮＶ４は、入力端ＩＮと出力端ＯＵＴとの間に直列に接続され、１段目のインバータＩＮＶ１及び２段目のインバータＩＮＶ２は低電圧側の第１電源電圧Ｖｄｄ１で作動する。一方、３段目のインバータＩＮＶ３は、電圧Ｖｄｄ３で作動し、４段目のインバータＩＮＶ４は、高電圧側の第２電源電圧Ｖｄｄ２で作動する。なお、電圧Ｖｄｄ３は第３電源電圧をなしている。
【００１６】
このことから、インバータＩＮＶ１は低電圧側の１段目のインバータを、インバータＩＮＶ２は低電圧側の２段目のインバータをそれぞれなすと共に、インバータＩＮＶ３は高電圧側の１段目のインバータを、インバータＩＮＶ４は高電圧側の２段目のインバータをそれぞれなす。出力端ＯＵＴがハイレベルＨＶＨになると、ＰＭＯＳトランジスタ３はオフして電圧Ｖｄｄ３が第１電源電圧Ｖｄｄ１と同じ電圧になり、出力端ＯＵＴがローレベルになると、ＰＭＯＳトランジスタ３はオンして電圧Ｖｄｄ３が第２電源電圧Ｖｄｄ２と同じ電圧になる。
【００１７】
入力端ＩＮに入力された信号ＳＬは、インバータＩＮＶ１の入力端に入力され、インバータＩＮＶ２及びＩＮＶ３を介してインバータＩＮＶ４の出力端から信号ＳＨとして出力される。また、降圧回路２には、ＰＭＯＳトランジスタ３が並列に接続され、ＰＭＯＳトランジスタ３のゲートは、出力端ＯＵＴに接続されている。また、ＰＭＯＳトランジスタ３のサブストレートゲート（バックゲートともいう）は、高電圧側の第２電源電圧Ｖｄｄ２に接続されている。
【００１８】
インバータＩＮＶ１は、第１電源電圧Ｖｄｄ１と接地電圧との間に直列に接続されたＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱＮ１で構成され、ＰＭＯＳトランジスタＱＰ１とＮＭＯＳトランジスタＱＮ１の各ゲートは接続され、該接続部は入力端ＩＮに接続されている。また、ＰＭＯＳトランジスタＱＰ１のドレインとＮＭＯＳトランジスタＱＮ１のドレインとの接続部はインバータＩＮＶ１の出力端をなす。ＰＭＯＳトランジスタＱＰ１のサブストレートゲートは第１電源電圧Ｖｄｄ１に接続され、ＮＭＯＳトランジスタＱＮ１のサブストレートゲートは接地電圧に接続されている。
【００１９】
インバータＩＮＶ２は、第１電源電圧Ｖｄｄ１と接地電圧との間に直列に接続されたＰＭＯＳトランジスタＱＰ２及びＮＭＯＳトランジスタＱＮ２で構成され、ＰＭＯＳトランジスタＱＰ２とＮＭＯＳトランジスタＱＮ２の各ゲートは接続され、該接続部は、インバータＩＮＶ１の出力端に接続されている。また、ＰＭＯＳトランジスタＱＰ２のドレインとＮＭＯＳトランジスタＱＮ２のドレインとの接続部はインバータＩＮＶ２の出力端をなす。ＰＭＯＳトランジスタＱＰ２のサブストレートゲートは第１電源電圧Ｖｄｄ１に接続され、ＮＭＯＳトランジスタＱＮ２のサブストレートゲートは接地電圧に接続されている。
【００２０】
インバータＩＮＶ３は、電圧Ｖｄｄ３と接地電圧との間に直列に接続されたＰＭＯＳトランジスタＱＰ３及びＮＭＯＳトランジスタＱＮ３で構成され、ＰＭＯＳトランジスタＱＰ３とＮＭＯＳトランジスタＱＮ３の各ゲートは接続され、該接続部はインバータＩＮＶ２の出力端に接続されている。また、ＰＭＯＳトランジスタＱＰ３のドレインとＮＭＯＳトランジスタＱＮ３のドレインとの接続部はインバータＩＮＶ３の出力端をなす。ＰＭＯＳトランジスタＱＰ３のサブストレートゲートは電圧Ｖｄｄ３に接続され、ＮＭＯＳトランジスタＱＮ３のサブストレートゲートは接地電圧に接続されている。
【００２１】
インバータＩＮＶ４は、第２電源電圧Ｖｄｄ２と接地電圧との間に直列に接続されたＰＭＯＳトランジスタＱＰ４及びＮＭＯＳトランジスタＱＮ４で構成され、ＰＭＯＳトランジスタＱＰ４とＮＭＯＳトランジスタＱＮ４の各ゲートは接続され、該接続部は、インバータＩＮＶ３の出力端に接続されている。また、ＰＭＯＳトランジスタＱＰ４のドレインとＮＭＯＳトランジスタＱＮ４のドレインとの接続部はインバータＩＮＶ４の出力端をなし、出力端ＯＵＴに接続されている。ＰＭＯＳトランジスタＱＰ４のサブストレートゲートは第２電源電圧Ｖｄｄ２に接続され、ＮＭＯＳトランジスタＱＮ４のサブストレートゲートは接地電圧に接続されている。
【００２２】
このような構成において、出力端ＯＵＴからハイレベルＨＶＨの信号が出力されている状態で入力端にローレベルの信号が入力されると、２段目のインバータＩＮＶ２の出力端がローレベルになって３段目のインバータＩＮＶ３におけるＮＭＯＳトランジスタＱＮ３がオフすると共にＰＭＯＳトランジスタＱＰ３がオンする。このときのノードＮ１の電圧が第１電源電圧Ｖｄｄ１と同じ電圧になっていることから、３段目のインバータＩＮＶ３の出力端からハイレベルＬＶＨの信号が出力され、出力端ＯＵＴはローレベルになり、ＰＭＯＳトランジスタ３がオンする。ＰＭＯＳトランジスタ３がオンすることによって、ノードＮ１がハイレベルＨＶＨになり、３段目のインバータＩＮＶ３の出力端からハイレベルＨＶＨの信号が出力され、出力端ＯＵＴはローレベルで安定する。
【００２３】
また、入力端ＩＮにローレベルの信号が入力され、出力端ＯＵＴからローレベルの信号が出力されている状態から、入力端ＩＮに入力されている信号がハイレベルＬＶＨになると、２段目のインバータＩＮＶ２の出力端からハイレベルＬＶＨの信号が出力され、３段目のインバータＩＮＶ３のＮＭＯＳトランジスタＱＮ３がオンし、インバータＩＮＶ３の出力端の信号レベルがローレベルまで低下する。このため、４段目のインバータＩＮＶ４の出力端からハイレベルＨＶＨの信号が出力され、ＰＭＯＳトランジスタ３がオフしてノードＮ１がハイレベルＬＶＨまで低下する。３段目のインバータＩＮＶ３のＰＭＯＳトランジスタＱＰ３がオフすることから、インバータＩＮＶ３の出力端はローレベルとなり、出力端ＯＵＴがハイレベルＨＶＨで安定する。
【００２４】
出力端ＯＵＴがハイレベルＨＶＨのときに第１電源電圧Ｖｄｄ１が０Ｖになった場合は、２段目のインバータＩＮＶ２の出力端がローレベルになったときと同じであり、出力端ＯＵＴからハイレベルＨＶＨの信号が出力される。また、出力端ＯＵＴがローレベルのときに第１電源電圧Ｖｄｄ１が０Ｖになったときは、レベルシフト回路１は、２段目のインバータＩＮＶ２の出力端がローレベルになったときと同じ動作を行う。なお、図１では、インバータＩＮＶ３のＰＭＯＳトランジスタＱＰ３のサブストレートゲートを電圧Ｖｄｄ３に接続するようにしたが、図２で示すように、ＰＭＯＳトランジスタＱＰ３のサブストレートゲートを第２電源電圧Ｖｄｄ２に接続するようにしてもよい。
【００２５】
次に、図３は、降圧回路２の回路例を示した図である。
図３において、降圧回路２は、ｎ（ｎは、ｎ＞０の整数）個のＮＭＯＳトランジスタＱ１〜Ｑｎ及びＱａで構成されている。第２電源電圧Ｖｄｄ２とノードＮ１との間にＮＭＯＳトランジスタＱａが接続され、ＮＭＯＳトランジスタＱａのサブストレートゲートは接地電圧に接続されている。
【００２６】
また、第２電源電圧Ｖｄｄ２とＮＭＯＳトランジスタＱａのゲートとの間にはＮＭＯＳトランジスタＱ１〜Ｑｎが直列に接続され、ＮＭＯＳトランジスタＱ１〜Ｑｎの各ゲートはそれぞれのソースに対応して接続され、ＮＭＯＳトランジスタＱ１〜Ｑｎはそれぞれダイオードを形成している。ＮＭＯＳトランジスタＱ１〜Ｑｎの各サブストレートゲートは、それぞれ接地電圧に接続されている。図３の場合、ＰＭＯＳトランジスタ３は、ＮＭＯＳトランジスタＱａに並列に接続されている。このような構成にすることにより、降圧回路２は、第２電源電圧Ｖｄｄ２を第１電源電圧Ｖｄｄ１まで降圧してノードＮ１に印加する。
【００２７】
図４は、降圧回路２の他の回路例を示した図である。なお、図４では、図３と同じもの又は同様のものは同じ符号で示している。
図４において、降圧回路２は、ＮＭＯＳトランジスタＱ１〜Ｑｎで構成されている。第２電源電圧Ｖｄｄ２とノードＮ１との間に、ＮＭＯＳトランジスタＱ１〜Ｑｎが直列に接続されており、ＮＭＯＳトランジスタＱ１〜Ｑｎの各ゲートはそれぞれのソースに対応して接続され、ＮＭＯＳトランジスタＱ１〜Ｑｎはそれぞれダイオードを形成している。ＮＭＯＳトランジスタＱ１〜Ｑｎの各サブストレートゲートは、それぞれ接地電圧に接続されている。図４の場合、ＰＭＯＳトランジスタ３は、ＮＭＯＳトランジスタＱ１〜Ｑｎの直列回路に並列に接続されている。このような構成にすることによっても、降圧回路２は、第２電源電圧Ｖｄｄ２を第１電源電圧Ｖｄｄ１まで降圧してノードＮ１に印加する。
【００２８】
なお、図３及び図４では、図１の場合を例にして示したが、図２のような構成の場合、図３は図５のようになり、図４は図６のようになる。
【００２９】
このように、本第１の実施の形態におけるレベルシフト回路は、出力端ＯＵＴがハイレベルＨＶＨのときに第１電源電圧Ｖｄｄ１が０Ｖになった場合は、２段目のインバータＩＮＶ２の出力端がローレベルになったときと同じであり、出力端ＯＵＴからハイレベルＨＶＨの信号が出力される。また、出力端ＯＵＴがローレベルのときに第１電源電圧Ｖｄｄ１が０Ｖになったときは、レベルシフト回路１は、２段目のインバータＩＮＶ２の出力端がローレベルになったときと同じ動作を行うようにした。このことから、低電圧側電源がオフして第１電源電圧Ｖｄｄ１が０Ｖになった場合でも、出力端ＯＵＴから期待される信号レベルの信号ＳＨを得ることができる論理動作が可能になる。
【００３０】
【発明の効果】
上記の説明から明らかなように、本発明のレベルシフト回路によれば、低電圧電源がオフして０Ｖになった場合でも、期待される論理動作を得ることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態におけるレベルシフト回路の例を示した回路図である。
【図２】 本発明の第１の実施の形態におけるレベルシフト回路の他の例を示した回路図である。
【図３】 図１の降圧回路２の回路例を示した図である。
【図４】 図１の降圧回路２の他の回路例を示した図である。
【図５】 図２の降圧回路２の回路例を示した図である。
【図６】 図２の降圧回路２の他の回路例を示した図である。
【図７】 従来のレベルシフト回路の例を示した回路図である。
【図８】 従来のレベルシフト回路の他の例を示した回路図である。
【符号の説明】
１ レベルシフト回路
２ 降圧回路
３，ＱＰ１〜ＱＰ４ ＰＭＯＳトランジスタ
ＩＮＶ１〜ＩＮＶ４ インバータ
ＱＮ１〜ＱＮ４，Ｑ１〜Ｑｎ，Ｑａ ＮＭＯＳトランジスタ
Claims (6)
- 低電圧側の信号を高電圧側の信号に変換して出力するレベルシフト回路において、
低電圧側の電源をなす第１電源電圧で作動し、前記低電圧側の信号が入力される第１インバータと、
前記第１電源電圧で作動し、該第１インバータに直列に接続された第２インバータと、
高電圧側の電源をなす第２電源電圧を降圧して第３電源電圧を生成し出力する降圧回路と、
該第３電源電圧で作動し、前記第２インバータに直列に接続された第３インバータと、
前記第２電源電圧で作動し、出力信号が前記高電圧側の信号をなす、該第３インバータに直列に接続された第４インバータと、
該第４インバータの出力信号に応じて、前記第３電源電圧として第２電源電圧を前記第３インバータに供給する第２電源電圧供給回路と、
を備え、
前記第３インバータは、第３電源電圧に一端が接続されたＰチャネル型ＭＯＳトランジスタと、該Ｐチャネル型ＭＯＳトランジスタと直列に接続されたＮチャネル型ＭＯＳトランジスタからなり、該Ｐチャネル型ＭＯＳトランジスタのサブストレートゲートは第３電源電圧に接続されることを特徴とするレベルシフト回路。 - 低電圧側の信号を高電圧側の信号に変換して出力するレベルシフト回路において、
低電圧側の電源をなす第１電源電圧で作動し、前記低電圧側の信号が入力される第１インバータと、
前記第１電源電圧で作動し、該第１インバータに直列に接続された第２インバータと、
高電圧側の電源をなす第２電源電圧を降圧して第３電源電圧を生成し出力する降圧回路と、
該第３電源電圧で作動し、前記第２インバータに直列に接続された第３インバータと、
前記第２電源電圧で作動し、出力信号が前記高電圧側の信号をなす、該第３インバータに直列に接続された第４インバータと、
該第４インバータの出力信号に応じて、前記第３電源電圧として第２電源電圧を前記第３インバータに供給する第２電源電圧供給回路と、
を備え、
前記第３インバータは、第３電源電圧に一端が接続されたＰチャネル型ＭＯＳトランジスタと、該Ｐチャネル型ＭＯＳトランジスタと直列に接続されたＮチャネル型ＭＯＳトランジスタからなり、該Ｐチャネル型ＭＯＳトランジスタのサブストレートゲートは第２電源電圧に接続されることを特徴とするレベルシフト回路。 - 前記第２電源電圧供給回路は、第４インバータの出力信号がローレベルになると、前記第３電源電圧として第２電源電圧を第３インバータに供給し、第４インバータの出力信号がハイレベルになると、第３インバータに対する第２電源電圧の供給を停止することを特徴とする請求項１又は２記載のレベルシフト回路。
- 前記降圧回路は、第２電源電圧と第３電源電圧との間に接続されたトランジスタと、第２電源電圧と該トランジスタの制御信号入力端との間に直列に接続され、第２電源電圧を降圧して該トランジスタの制御信号入力端に入力する少なくとも１つのダイオードとで構成されることを特徴とする請求項１、２又は３記載のレベルシフト回路。
- 前記降圧回路は、第２電源電圧と第３電源電圧との間に直列に接続され、第２電源電圧を降圧して第３電源電圧を生成する少なくとも１つのダイオードで構成されることを特徴とする請求項１、２又は３記載のレベルシフト回路。
- 前記第４インバータは、第２電源電圧に一端が接続されたＰチャネル型ＭＯＳトランジスタと、該Ｐチャネル型ＭＯＳトランジスタと直列に接続されたＮチャネル型ＭＯＳトランジスタからなり、該Ｐチャネル型ＭＯＳトランジスタのサブストレートゲートは第２電源電圧に接続されることを特徴とする請求項１、２、３、４又は５記載のレベルシフト回路。
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