KR100727406B1 - 반도체 메모리 장치의 출력회로 및 데이터 출력방법 - Google Patents

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Abstract

보다 높은 주파수에서 동작이 가능한 반도체 메모리 장치의 출력회로 및 이를 구비한 반도체 메모리 장치가 개시되어 있다. 출력회로는 제 1 데이터 경로, 제 2 데이터 경로, 및 제 3 데이터 경로를 구비한다. 제 1 데이터 경로는 순차적으로 인에이블되는 제 1 제어신호 및 제 2 제어신호에 응답하여 센스 출력신호를 통과시키고 래치하여 제 1 노드에 출력한다. 제 2 데이터 경로는 제 1 제어신호와 상보 관계를 가지는 제 3 제어신호 및 제 2 제어신호와 상보 관계를 가지는 제 4 제어신호에 응답하여 센스 출력신호를 통과시키고 래치하여 제 1 노드에 출력한다. 제 3 데이터 경로는 제 5 제어신호에 응답하여 제 1 노드의 신호를 래치하고 통과시켜 출력 데이터를 발생시킨다. 따라서, 반도체 메모리 장치는 웨이브 파이프 라인 구조와 풀 파이프 라인 구조를 혼합한 슈도 파이프 라인 구조를 구비하여 간단한 회로를 사용하여 보다 높은 주파수에서 동작할 수 있다.

Description

반도체 메모리 장치의 출력회로 및 데이터 출력방법{CIRCUIT AND METHOD FOR OUTPUTTING DATA IN A SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래의 반도체 메모리 장치의 구조를 나타내는 블록도이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 출력회로를 나타내는 회로도이다.
도 3은 도 2에 도시된 반도체 메모리 장치의 출력회로에 사용되는 제어신호를 발생시키기 위한 제어신호 발생회로를 나타내는 도면이다.
도 4는 본 발명의 출력회로를 구비한 반도체 메모리 장치의 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명 *
10-1 ~ 10-n : 메모리 셀 어레이
20-1 ~ 20-n : 프리차지 및 등화회로
30-1 ~ 30-n : 열 선택 스위치
40 : 행 어드레스 디코더
50 : 열 어드레스 디코더
60 : 센스 증폭기
70 : 출력회로
71, 73, 74, 76, 78 : 스위치
72, 75, 77 : 래치회로
81, 82 : 플립플롭
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 출력회로에 관한 것이다.
반도체 메모리 장치는 일반적으로 데이터를 저장하는 데 사용된다. RAM(Random Access Memory)은 휘발성 메모리 장치로서 주로 컴퓨터의 메인 메모리 장치로 사용된다. DRAM(Dynamic Random Access Memory)은 RAM의 일종으로서 휘발성이며 메모리 셀들로 구성되어 있다. 메모리 셀은 일반적으로 하나의 셀 트랜지스터와 하나의 셀 커패시터로 구성되어 있으며, "1" 또는 "0"의 형태로 셀 커패시터에 전하로서 정보를 저장할 수 있다.
DRAM의 메모리 셀들은 워드라인과 비트라인에 연결되어 있으며, 워드라인 인에이블 신호에 응답하여 메모리 셀들을 구성하는 셀 트랜지스터가 턴온되면 셀 커패시터에 저장되어 있던 데이터가 비트라인에 출력되거나, 비트라인의 데이터가 셀 커패시터에 저장된다.
도 1은 종래의 반도체 메모리 장치의 구조를 나타내는 블록도로서, 한국공개특허 제 2000-0008508호에 개시되어 있다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀들(10-1, 10-2, ..., 10- n), 프리차지 및 등화회로(20-1, 20-2, 20-n), 행 어드레스 회로(40), 열 선택 스위치들(30-1, 30-2, 30-n), 열 어드레스 디코더(50), 센스 증폭기(60), 및 출력회로(70)를 구비한다.
행 어드레스 회로(40)는 행 어드레스(X)를 디코딩하여 워드라인 선택신호들(WL1, WL2, ..., WLn)을 발생시킨다. 메모리 셀들(10-1, 10-2, ..., 10-n)은 워드라인 선택신호들(WL1, WL2, ..., WLn)에 응답하여 선택된다. 프리차지 및 등화회로(20-1, 20-2, 20-n)는 리드(read) 동작 수행 시에 비트 라인쌍((BL1, BLB1), (BL2, BLB2), ..., (BLn, BLBn))을 프리차지 및 등화한다. 열 어드레스 디코더(50)는 열 어드레스(Y)를 디코딩하여 열 선택신호들(Y1, Y2, ..., Yn)을 발생시킨다. 열 선택 스위치들(30-1, 30-2, ..., 30-n)은 각각 열 선택신호들(Y1, Y2, ..., Yn)에 응답하여 선택된 비트라인쌍으로부터 전송되는 데이터를 해당 데이터 라인쌍(DLk, DLBk)으로 전송한다. 센스 증폭기(60)는 리드(read) 동작 시 인에이블되어 데이터 라인쌍(DL, DLB)으로부터 전송되는 데이터의 차를 감지하고 증폭하여 센스 출력신호(SAS)를 발생시킨다. 출력회로(70)는 센스 출력신호(SAS)를 버퍼링하고 출력 데이터(DQ)를 발생시킨다.
반도체 메모리 장치의 동작속도가 증가함에 따라 출력회로는 소정의 지연시간이 필요하다. 그리고, 리드(read) 커맨드가 입력된 후 데이터가 출력될 때까지의 시간(tAA)은 제조공정에 따라 일정한 값을 가진다. 종래에는 CL3(CAS Latency 3) 파이프 라인(pipe-line) 방식 대신에 스위칭 단계가 추가된 CL4(CAS Latency 4) 풀 파이프 라인 방식이 사용되었다. CL3 파이프 라인 방식은 리드 커맨드가 입력된 후 3 개의 클럭 사이클이 지난 후에 데이터가 출력되는 데이터 출력방식이고, CL4 파이프 라인 방식은 리드 커맨드가 입력된 후 4 개의 클럭 사이클이 지난 후에 데이터가 출력되는 데이터 출력방식이다. 예를 들어, tAA가 30ns이고 클럭신호의 주기가 10ns일 때, CL3 출력방식을 사용하면 리드 커맨드 입력후 30ns 후에 데이터가 출력되어야 하므로 동작 마진이 없다. 그러나, CL4 파이프 라인 방식을 사용하면 리드 커맨드 입력 후 40 ns 후에 데이터가 출력되므로 데이터를 출력하는 데 기본적으로 필요한 시간(tAA)인 30 ns 보다 10 ns의 동작 마진이 생긴다. 이와 같이, CL3 파이프 라인 방식 대신 CL4 파이프 라인 방식을 사용하면 tAA의 제한이 극복될 수 있다.
그런데, 반도체 메모리 장치의 동작속도가 빨라지면 반도체 메모리 장치의 출력회로를 제어하는 스위치 제어신호들 사이에 위상 역전이 발생할 수 있다. 예를 들면, 하나의 스위치 제어신호는 외부 클럭신호보다 위상이 뒤진 신호이고 다른 하나의 스위치 제어신호는 외부 클럭신호보다 위상이 앞선 신호일 때, 외부 클럭신호의 주파수가 높아지면 이들 두 제어신호 사이에는 위상 역전이 발생할 수 있다.
따라서, 종래의 CL4 파이프 라인 방식을 사용하더라도 출력 회로의 스위치 제어신호들 사이의 위상 역전이 발생할 수 있으므로, 반도체 메모리 장치가 동작할 수 있는 주파수에는 제한이 있게 된다.
따라서, 보다 높은 주파수에서 동작할 수 있는 출력회로를 구비한 반도체 메모리 장치가 필요하다.
본 발명의 목적은 보다 높은 주파수에서 동작할 수 있는 반도체 메모리 장치의 출력회로를 제공하는 것이다.
본 발명의 다른 목적은 보다 높은 주파수에서 동작할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 보다 높은 주파수에서 동작할 수 있는 반도체 메모리 장치의 데이터 출력방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 반도체 메모리 장치의 출력회로는 제 1 데이터 경로, 제 2 데이터 경로, 및 제 3 데이터 경로를 구비한다.
제 1 데이터 경로는 순차적으로 인에이블되는 제 1 제어신호 및 제 2 제어신호에 응답하여 센스 증폭기로부터 수신된 센스 출력신호를 통과시키고 래치하여 제 1 노드에 출력한다. 제 2 데이터 경로는 상기 제 1 제어신호와 상보 관계를 가지는 제 3 제어신호 및 상기 제 2 제어신호와 상보 관계를 가지는 제 4 제어신호에 응답하여 상기 센스 출력신호를 통과시키고 래치하여 상기 제 1 노드에 출력한다. 제 3 데이터 경로는 제 5 제어신호에 응답하여 상기 제 1 노드의 신호를 래치하고 통과시켜 출력 데이터를 발생시킨다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 메모리 셀 어레이, 센스 증폭기, 및 출력회로를 구비한다.
센스 증폭기는 상기 메모리 셀 어레이로부터 출력되는 데이터를 증폭하여 센 스 출력신호를 발생시킨다. 출력회로는 제어신호들에 응답하여 상기 센스 출력신호를 통과시키고 래치한다.
상기 출력회로는 제 1 데이터 경로, 제 2 데이터 경로, 및 제 3 데이터 경로를 구비한다. 제 1 데이터 경로는 순차적으로 인에이블되는 제 1 제어신호 및 제 2 제어신호에 응답하여 상기 센스 출력신호를 통과시키고 래치하여 제 1 노드에 출력한다. 제 2 데이터 경로는 상기 제 1 제어신호와 상보 관계를 가지는 제 3 제어신호 및 상기 제 2 제어신호와 상보 관계를 가지는 제 4 제어신호에 응답하여 상기 센스 출력신호를 통과시켜 래치하여 상기 제 1 노드에 출력한다. 제 3 데이터 경로는 제 5 제어신호에 응답하여 상기 제 1 노드의 신호를 래치하고 통과시켜 출력 데이터를 발생시킨다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치의 데이터 출력방법은 순차적으로 인에이블되는 제 1 제어신호 및 제 2 제어신호에 응답하여 센스 출력신호를 통과시키고 래치하여 제 1 노드에 출력하는 단계, 상기 제 1 제어신호와 상보 관계를 가지는 제 3 제어신호 및 상기 제 2 제어신호와 상보 관계를 가지는 제 4 제어신호에 응답하여 상기 센스 출력신호를 통과시키고 래치하여 상기 제 1 노드에 출력하는 단계, 및 제 3 제어신호에 응답하여 상기 제 1 노드의 신호를 래치하고 통과시켜 출력 데이터를 발생시키는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 출력회로(70)를 나타내는 회로도이다. 도 2를 참조하면, 반도체 메모리 장치의 출력회로(70)는 스위치들(71, 73, 74, 76, 78), 래치 회로들(72, 75, 77), 및 인버터들(INV1, INV2, INV3)을 구비한다. 스위치(71), 인버터(INV1), 래치 회로(72), 및 스위치(73)는 제 1 데이터 경로를 구성한다. 스위치(74), 인버터(INV2), 래치 회로(75), 및 스위치(76)는 제 2 데이터 경로를 구성한다. 인버터(INV3), 래치 회로(77), 및 스위치(78)는 제 3 데이터 경로를 구성한다. 스위치들(71, 73, 74, 76, 78)은 각각 CMOS(Complementary Metal Oxide Semiconductor)로 구성된 전송 게이트를 구비할 수 있다.
제 1 데이터 경로는 노드(N1)에서 센스 출력신호(SAS)를 수신하고, 제 1 제어신호(FRDTP1) 및 제 2 제어신호(SRP1)에 응답하여 센스 출력신호(SAS)를 게이팅하고 래치하여 노드(N2)에 출력한다. 제 2 데이터 경로는 노드(N1)에서 센스 출력신호(SAS)를 수신하고, 제 1 제어신호(FRDTP1)와 상보 관계를 가지는 제 3 제어신호(FRDTP2) 및 제 2 제어신호(SRP1)와 상보 관계를 가지는 제 4 제어신호(SRP2)에 응답하여 센스 출력신호(SAS)를 게이팅하고 래치하여 노드(N2)에 출력한다. 제 3 데이터 경로는 제 5 제어신호(CLKDQ)에 응답하여 노드(N2)의 신호를 래치하고 게이팅하여 출력 데이터(DQ)를 발생시킨다. 여기서 제어신호들 사이의 상보적인 관계는 다음과 같다. 제 1 제어신호(FRDTP1)의 펄스가 발생할 때는 제 3 제어신호(FRDTP2)의 펄스는 발생하지 않고, 제 3 제어신호(FRDTP2)의 펄스가 발생할 때는 제 1 제어신호(FRDTP1)의 펄스는 발생하지 않는다. 마찬가지로, 제 2 제어신호(SRP1)의 펄스가 발생할 때는 제 4 제어신호(SRP2)의 펄스는 발생하지 않고, 제 4 제어신호(SRP2)의 펄스가 발생할 때는 제 2 제어신호(SRP1)의 펄스는 발생하지 않는다.
스위치(71)는 제 1 제어신호(FRDTP1)에 응답하여 센스 출력신호(SAS)를 통과 시킨다. 인버터(INV1)는 스위치(71)의 출력신호를 반전시킨다. 래치 회로(72)는 인버터(INV1)의 출력신호를 래치한다. 스위치(73)는 제 2 제어신호(SRP1)에 응답하여 래치회로(72)의 출력신호(LD1)를 통과시킨다.
스위치(74)는 제 3 제어신호(FRDTP2)에 응답하여 센스 출력신호(SAS)를 통과시킨다. 인버터(INV2)는 스위치(74)의 출력신호를 반전시킨다. 래치 회로(75)는 인버터(INV2)의 출력신호를 래치한다. 스위치(76)는 제 4 제어신호(SRP)에 응답하여 래치회로(75)의 출력신호(LD2)를 통과시킨다.
인버터(INV3)는 노드(N2)의 출력신호를 반전시킨다. 래치 회로(77)는 인버터(INV3)의 출력신호를 래치한다. 스위치(78)는 제 5 제어신호(CLKDQ)에 응답하여 래치회로(77)의 출력신호를 통과시킨다.
도 3은 도 2에 도시된 반도체 메모리 장치의 출력회로에 사용되는 스위치 제어신호를 발생시키기 위한 제어신호 발생회로를 나타내는 도면이다.
제어신호 발생회로는 플립플롭들(81, 82)을 구비한다.
플립플롭(81)은 제 1 출력 데이터 제어신호(FRDTP)에 응답하여 제 1 및 제 3 제어신호(FRDTP1, FRDTP2)를 발생시키고, 플립플롭(82)은 제 2 출력 데이터 제어신호(SRP)에 응답하여 제 2 및 제 4 제어신호(SRP1, SRP2)를 발생시킨다.
도 4는 본 발명의 출력회로를 구비한 반도체 메모리 장치의 타이밍도이다.
이하, 도 2 내지 도 4를 참조하여 본 발명의 실시예에 따른 반도체 메모리 장치의 출력회로(70)의 동작을 설명한다.
도 1을 다시 참조하면, 센스 증폭기(60)는 리드(read) 동작 시 인에이블되어 데이터 라인쌍(DL, DLB)으로부터 전송되는 데이터의 차를 감지하고 증폭하여 센스 출력신호(SAS)를 발생시킨다. 출력회로(70)는 센스 출력신호(SAS)를 버퍼링하고 출력 데이터(DQ)를 발생시킨다.
도 3을 참조하면, 제 1 제어신호(FRDTP1)와 제 3 제어신호(FRDTP2)는 서로 상보적인 관계를 가지며, 제 1 출력 데이터 제어신호(FRDTP)에 응답하여 플립플롭(81)에 의해 발생된다. 제 1 출력 데이터 제어신호(FRDTP)는 외부 클럭신호(CLK)에 응답하여 발생된다. 제 2 제어신호(SRP1)와 제 4 제어신호(SRP2)는 서로 상보적인 관계를 가지며, 제 2 출력 데이터 제어신호(SRP)에 응답하여 플립플롭(82)에 의해 발생된다. 제 2 출력 데이터 제어신호(SRP)는 외부 클럭신호(CLK)보다 빠른 클럭신호이며, 반도체 메모리 장치 내부에 포함되어 있는 지연동기루프(Delay-Locked Loop; DLL)를 제어하는 DLL 클럭신호가 제 2 출력 데이터 제어신호(SRP)로서 사용될 수 있다.
도 4를 참조하면, 9 사이클의 외부 클럭신호(CLK)가 표시되어 있으며, 리드 커맨드(READ COMMAND)가 4 개 입력되어 있음을 알 수 있다. 시간(T1 ~T9)은 외부 클럭신호(CLK)의 상승 에지(rising edge)의 시점을 나타낸다.
제 1 제어신호(FRDTP1)의 제 1 펄스(F1)는 리드 커맨드(RD1)에 응답하여 발생되며 T2에서 소정의 시간 지연되어 발생된다. 제 1 제어신호(FRDTP1)의 제 2 펄스(F2)는 리드 커맨드(RD3)에 응답하여 발생되며 T5에서 소정의 시간 지연되어 발생된다.
제 3 제어신호(FRDTP2)의 제 1 펄스(F3)는 리드 커맨드(RD2)에 응답하여 발 생되며 T4에서 소정의 시간 지연되어 발생된다. 제 3 제어신호(FRDTP2)의 제 2 펄스(F4)는 리드 커맨드(RD4)에 응답하여 발생되며 T6에서 소정의 시간 지연되어 발생된다.
제 2 제어신호(SRP1)의 제 1 펄스(S1)는 T4에서 소정의 시간 앞서서 발생되고, 제 3 제어신호(SRP1)의 제 2 펄스(S2)는 T7에서 소정의 시간 앞서서 발생된다. 제 4 제어신호(SRP2)의 제 1 펄스(S3)는 T6에서 소정의 시간 앞서서 발생되고, 제 4 제어신호(SRP2)의 제 2 펄스(S4)는 T8에서 소정의 시간 앞서서 발생된다.
래치회로(도2의 72)의 출력신호(LD1)는 제 1 제어신호(FRDTP1)의 제 1 펄스(F1)와 제 2 펄스(F2)에 응답하여 발생되고, 래치회로(도 2의 75)의 출력신호(LD2)는 제 3 제어신호(FRDTP2)의 제 1 펄스(F3)와 제 2 펄스(F4)에 응답하여 발생된다.
출력 데이터(DQ)는 래치회로(도2의 72)의 출력신호(LD1)와 래치회로(도 2의 75)의 출력신호(LD2)에 응답하고 출력 클럭신호(CLKDQ)에 동기되어 발생된다.
도 4에서 알 수 있듯이, 제 1 출력 데이터(D1)는 제 1 제어신호(FRDTP1)의 제 1 펄스(F1)에 응답하여 발생되고, 제 2 출력 데이터(D2)는 제 3 제어신호(FRDTP2)의 제 1 펄스(F3)에 응답하여 발생되고, 제 3 출력 데이터(D3)는 제 1 제어신호(FRDTP1)의 제 2 펄스(F2)에 응답하여 발생되고, 제 4 출력 데이터(D4)는 제 3 제어신호(FRDTP2)의 제 2 펄스(F4)에 응답하여 발생되고 있다. 즉, 제 1 데이터 경로에 포함된 스위치(71)를 제어하는 제 1 제어신호(FRDTP1)와 제 2 데이터 경로에 포함된 스위치(74)를 제어하는 제 3 제어신호(FRDTP2)에 교대로 응답하여 출력 데이터(DQ)가 발생된다.
도 4를 참조하면, 제 1 제어신호(FRDTP1)의 제 1 펄스(F1)와 제 2 제어신호(SRP1)의 제 1 펄스(S1) 사이에는 한 개의 클럭 갭(1 clock gap)이 존재하고, 제 1 제어신호(FRDTP1)의 제 2 펄스(F2)와 제 2 제어신호(SRP1)의 제 2 펄스(S2) 사이에는 한 개의 클럭 갭(1 clock gap)이 존재한다. 마찬가지로, 제 3 제어신호(FRDTP2)의 제 1 펄스(F3)와 제 4 제어신호(SRP2)의 제 1 펄스(S3) 사이에는 한 개의 클럭 갭(1 clock gap)이 존재하고, 제 3 제어신호(FRDTP2)의 제 2 펄스(F4)와 제 4 제어신호(SRP2)의 제 2 펄스(S4) 사이에는 한 개의 클럭 갭(1 clock gap)이 존재한다. 예를 들면, 제 1 제어신호(FRDTP1)의 제 1 펄스(F1)는 T2에 응답하여 발생되고, 제 2 제어신호(SRP1)의 제 1 펄스(S1)는 T3가 아닌 T4에 응답하여 T4보다 소정시간 앞서서 발생된다.
이와 같이, 스위치(71)를 제어하는 제 1 제어신호(FRDTP1)의 펄스와 스위치(73)를 제어하는 제 2 제어신호(SRP1)의 펄스 사이에 클럭 갭이 존재하면, 제 1 제어신호(FRDTP1)의 펄스와 제 2 제어신호(SRP1)의 펄스 사이에 위상 역전이 발생할 가능성이 줄어든다.
도 4를 다시 참조하면, 리드 커맨드(RD1)가 입력된 후 4 개의 외부 클럭신호가 발생한 다음 제 1 출력 데이터(D1)가 발생하고 있음을 알 수 있다. 즉, 도 2에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치의 출력회로는 3 개의 제어신호, 즉 제 1 출력 데이터 제어신호(FRDTP), 제 2 출력 데이터 제어신호(SRP), 및 출력 클럭신호(CLKDQ) 만을 가지고 CL4 제어가 가능하다.
한편, 도 2에서, 노드(N1)와 노드(N2) 사이는 웨이브 파이프 라인(wave pipe line) 구조의 게이팅 방식이며, 노드(N2)에서 출력신호(DQ)가 발생될 때까지는 풀 파이프 라인 구조의 게이팅 방식이다.
상기에서는 본원발명의 출력회로를 반도체 메모리 장치의 CL4 제어에 사용한 경우를 예로 들어 설명하였지만, 이 기술분야의 통상의 지식을 가진 자라면 본원 발명을 임의의 방식의 데이터 출력 방법에 적용할 수 있음을 알 수 있을 것이다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 출력회로를 구비한 반도체 메모리 장치는 웨이브 파이프 라인 구조와 풀 파이프 라인 구조를 혼합한 슈도(pseudo) 파이프 라인 구조를 구비하여 클럭신호의 주파수가 빨라지더라도 스위치 제어신호들 사이에 위상 역전이 발생하지 않아 간단한 회로를 사용하여 보다 높은 주파수에서 동작할 수 있다.

Claims (23)

  1. 순차적으로 인에이블되는 제 1 제어신호 및 제 2 제어신호에 응답하여 센스 증폭기로부터 수신된 센스 출력신호를 통과시키고 래치하여 제 1 노드에 출력하는 제 1 데이터 경로;
    상기 제 1 제어신호와 상보 관계를 가지는 제 3 제어신호 및 상기 제 2 제어신호와 상보 관계를 가지는 제 4 제어신호에 응답하여 상기 센스 출력신호를 통과시키고 래치하여 상기 제 1 노드에 출력하는 제 2 데이터 경로; 및
    제 5 제어신호에 응답하여 상기 제 1 노드의 신호를 래치하고 통과시켜 출력 데이터를 발생시키는 제 3 데이터 경로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 출력회로.
  2. 제 1 항에 있어서,
    상기 제 1 제어신호는 리드 커맨드와 외부 클럭신호에 응답하여 발생되는 것을 특징으로 하는 반도체 메모리 장치의 출력회로.
  3. 제 1 항에 있어서,
    상기 제 2 제어신호는 상기 제 1 제어신호보다 나중에 발생되는 것을 특징으로 하는 반도체 메모리 장치의 출력회로.
  4. 제 3 항에 있어서,
    상기 제 1 제어신호와 상기 제 2 제어신호 사이에 1 개의 클럭 사이클이 존재하는 것을 특징으로 하는 반도체 메모리 장치의 출력회로.
  5. 제 1 항에 있어서,
    상기 제 4 제어신호는 상기 제 3 제어신호보다 나중에 발생되는 것을 특징으로 하는 반도체 메모리 장치의 출력회로.
  6. 제 5 항에 있어서,
    상기 제 3 제어신호와 상기 제 4 제어신호 사이에 1 개의 클럭 사이클이 존재하는 것을 특징으로 하는 반도체 메모리 장치의 출력회로.
  7. 삭제
  8. 제 1항에 있어서, 상기 제 5 제어신호는
    출력 클럭신호인 것을 특징으로 하는 반도체 메모리 장치의 출력회로.
  9. 제 8 항에 있어서, 상기 출력 클럭신호는
    상기 외부 클럭신호에 응답하여 발생되는 것을 특징으로 하는 반도체 메모리 장치의 출력회로.
  10. 제 8 항에 있어서, 상기 출력 데이터는
    상기 출력 클럭신호에 동기되어 발생되는 것을 특징으로 하는 반도체 메모리 장치의 출력회로.
  11. 제 8 항에 있어서, 상기 제 1 데이터 경로는
    상기 제 1 제어신호에 응답하여 상기 센스 출력신호를 통과시키는 제 1 스위치;
    상기 제 1 스위치의 출력신호를 래치하는 래치회로; 및
    상기 제 2 제어신호에 응답하여 상기 래치회로의 출력신호를 통과시키는 제 2 스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 출력회로.
  12. 제 11 항에 있어서, 상기 제 1 및 제 2 스위치는
    CMOS 트랜지스터로 구성된 전달 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 출력회로.
  13. 제 8 항에 있어서, 상기 제 1 데이터 경로는
    상기 제 1 제어신호에 응답하여 상기 센스 출력신호를 통과시키는 제 1 스위 치;
    상기 제 1 스위치의 출력신호를 반전시키는 인버터;
    상기 제 1 인버터의 출력신호를 래치하는 래치회로; 및
    상기 제 2 제어신호에 응답하여 상기 래치회로의 출력신호를 통과시키는 제 2 스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 출력회로.
  14. 제 13 항에 있어서, 상기 제 1 및 제 2 스위치는
    CMOS 트랜지스터로 구성된 전달 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 출력회로.
  15. 제 8 항에 있어서, 상기 제 2 데이터 경로는
    상기 제 3 제어신호에 응답하여 상기 센스 출력신호를 통과시키는 제 1 스위치;
    상기 제 1 스위치의 출력신호를 래치하는 래치회로; 및
    상기 제 4 제어신호에 응답하여 상기 래치회로의 출력신호를 통과시키는 제 2 스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 출력회로.
  16. 제 15 항에 있어서, 상기 제 1 및 제 2 스위치는
    CMOS 트랜지스터로 구성된 전달 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 출력회로.
  17. 제 8 항에 있어서, 상기 제 2 데이터 경로는
    상기 제 3 제어신호에 응답하여 상기 센스 출력신호를 통과시키는 제 1 스위치;
    상기 제 1 스위치의 출력신호를 반전시키는 인버터;
    상기 인버터의 출력신호를 래치하는 래치회로; 및
    상기 제 4 제어신호에 응답하여 상기 래치회로의 출력신호를 통과시키는 제 2 스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 출력회로.
  18. 제 17 항에 있어서, 상기 제 1 및 제 2 스위치는
    CMOS 트랜지스터로 구성된 전달 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 출력회로.
  19. 제 8 항에 있어서, 상기 제 3 데이터 경로는
    상기 제 1 노드의 출력신호를 반전시키는 인버터;
    상기 인버터의 출력신호를 래치하는 래치회로; 및
    상기 제 5 제어신호에 응답하여 상기 래치회로의 출력신호를 통과시키는 스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 출력회로.
  20. 제 19 항에 있어서, 상기 스위치는
    CMOS 트랜지스터로 구성된 전달 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 출력회로.
  21. 제 1 항에 있어서, 상기 반도체 메모리 장치의 출력회로는
    제 1 출력 데이터 제어신호에 응답하여 상기 제 1 및 제 3 제어신호를 발생시키는 제 1 플립플롭; 및
    제 2 출력 데이터 제어신호에 응답하여 상기 제 2 및 제 4 제어신호를 발생시키는 제 2 플립플롭을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 출력회로.
  22. 메모리 셀 어레이;
    상기 메모리 셀 어레이로부터 출력되는 데이터를 증폭하여 센스 출력신호를 발생시키는 센스 증폭기; 및
    상기 센스 출력신호를 게이팅하고 래치하는 출력회로를 구비하고,
    상기 출력회로는
    순차적으로 인에이블되는 제 1 제어신호 및 제 2 제어신호에 응답하여 상기 센스 출력신호를 통과시키고 래치하여 제 1 노드에 출력하는 제 1 데이터 경로;
    상기 제 1 제어신호와 상보 관계를 가지는 제 3 제어신호 및 상기 제 2 제어신호와 상보 관계를 가지는 제 4 제어신호에 응답하여 상기 센스 출력신호를 통과시키고 래치하여 상기 제 1 노드에 출력하는 제 2 데이터 경로; 및
    제 3 제어신호에 응답하여 상기 제 1 노드의 신호를 래치하고 통과시키고 출력 데이터를 발생시키는 제 3 데이터 경로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 순차적으로 인에이블되는 제 1 제어신호 및 제 2 제어신호에 응답하여 센스 출력신호를 통과시키고 래치하여 제 1 노드에 출력하는 단계;
    상기 제 1 제어신호와 상보 관계를 가지는 제 3 제어신호 및 상기 제 2 제어신호와 상보 관계를 가지는 제 4 제어신호에 응답하여 상기 센스 출력신호를 통과시키고 래치하여 상기 제 1 노드에 출력하는 단계; 및
    제 3 제어신호에 응답하여 상기 제 1 노드의 신호를 래치하고 통과시켜 출력 데이터를 발생시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력방법.
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