CN117175768A - 电源切换电路及存储器 - Google Patents

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CN117175768A CN202210577063.8A CN202210577063A CN117175768A CN 117175768 A CN117175768 A CN 117175768A CN 202210577063 A CN202210577063 A CN 202210577063A CN 117175768 A CN117175768 A CN 117175768A
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Abstract

本公开实施例提供一种电源切换电路，其利用所述第一输入信号及与所述第二控制信号相位相反的所述第一驱动信号共同产生所述第一控制信号，利用所述第二输入信号及与所述第一控制信号相位相反的所述第二驱动信号共同产生所述第二控制信号，大大减小甚至消除了第一输出单元与第二输出单元同时开启或同时关闭的时间，即重叠(overlap)时间，实现输出节点的有效输出，提高器件的可靠性，并且，采用本公开的电源切换电路实现消除重叠时间相较于使用延迟消除重叠时间而言，控制逻辑简单，可靠，且对工艺不敏感，进一步提高了器件的可靠性。

Description

电源切换电路及存储器
技术领域
本公开涉及集成电路领域，尤其涉及一种电源切换电路及存储器。
背景技术
在集成电路芯片中，电源切换电路用于根据输入信号的时序来向存储器中的电路提供电源。现有的电源切换电路通常使用独立控制逻辑来控制时钟交叠，或者使用标准非交叠(non-overlap)控制逻辑来控制时钟交叠，但是，该两种方法控制逻辑复杂，可靠性低，且对工艺敏感，无法满足需求。
发明内容
本公开所要解决的技术问题是，提供一种电源切换电路及存储器。
为了解决上述问题，本公开实施例提供了一种电源切换电路，其包括：第一输出单元，用于响应第一控制信号向输出节点提供第一电源电压信号；第一控制单元，耦接所述第一输出单元，用于响应第一驱动信号及第一输入信号而产生所述第一控制信号；第二输出单元，用于响应第二控制信号向所述输出节点提供第二电源电压信号；第二控制单元，耦接所述第二输出单元，用于响应第二驱动信号及第二输入信号而产生所述第二控制信号；其中所述第一输入信号与所述第二输入信号相位相反，所述第一驱动信号和所述第二控制信号的相位相反，所述第二驱动信号和所述第一控制信号的相位相反。
在本公开一实施例中，还包括：第一反相单元，耦接于所述第二控制单元的输出端和所述第一输出单元的一个输入端之间，用于响应所述第二控制信号而产生所述第一驱动信号；第二反相单元，耦接于所述第一控制单元的输出端和所述第二输出单元的一个输入端之间，用于响应所述第一控制信号而产生所述第二驱动信号。
在本公开一实施例中，所述第一反相单元包括奇数个串联的第一反相器。
在本公开一实施例中，所述第一反相器包括PMOS晶体管与NMOS晶体管，其中，至少一个所述第一反相器的所述NMOS晶体管的尺寸大于所述PMOS晶体管的尺寸。
在本公开一实施例中，所述第二反相单元包括奇数个串联的第二反相器。
在本公开一实施例中，所述第二反相器包括PMOS晶体管与NMOS晶体管，其中，至少一个所述第二反相器的所述NMOS晶体管的尺寸大于所述PMOS晶体管的尺寸。
在本公开一实施例中，所述第一反相单元包含的第一反相器的数量与所述第二反相单元包含的第二反相器的数量相同。
在本公开一实施例中，所述第一输出单元包括第一NMOS晶体管，所述第一NMOS晶体管的栅极接收所述第一控制信号，所述第一NMOS晶体管的第一极接收所述第一电源电压信号，所述第一NMOS晶体管的第二极连接所述输出节点；所述第二输出单元包括第二NMOS晶体管，所述第二NMOS晶体管的栅极接收所述第二控制信号，所述第二NMOS晶体管的第一极接收所述第二电源电压信号，所述第二NMOS晶体管的第二极连接所述输出节点。
在本公开一实施例中，所述第一控制单元包括第一逻辑门电路，所述第一逻辑门电路用于对所述第一输入信号和所述第一驱动信号进行逻辑与的运算。
在本公开一实施例中，所述第一逻辑门电路包括第一与门，所述第一与门的第一输入端接收所述第一输入信号，所述第一与门的第二输入端接收所述第一驱动信号，所述第一与门的输出端输出所述第一控制信号。
在本公开一实施例中，还包括第一延迟单元，所述第一延迟单元耦接于所述第一控制单元和所述第一输出单元之间。
在本公开一实施例中，所述第一逻辑门电路包括串联连接的第一与非门电路及第一非门电路。
在本公开一实施例中，还包括第二延迟单元，所述第二延迟单元耦接于所述第一与非门电路与所述第一非门电路之间。
在本公开一实施例中，所述第二控制单元包括第二逻辑门电路，所述第二逻辑门电路用于对所述第二输入信号和所述第二驱动信号进行逻辑与的运算。
在本公开一实施例中，所述第二逻辑门电路包括第三反相单元与第二与门，所述第三反相单元的输入端接收所述第一输入信号，所述第三反相单元的输出端输出所述第二输入信号，所述第二与门的第一输入端接收所述第二输入信号，所述第二与门的第二输入端接收所述第二驱动信号，所述第二与门的输出端输出所述第二控制信号。
在本公开一实施例中，还包括第三延迟单元，所述第三延迟单元耦接于所述第二控制单元和所述第二输出单元之间。
在本公开一实施例中，所述第二逻辑门电路包括串联连接的第二与非门电路及第二非门电路。
在本公开一实施例中，还包括第四二延迟单元，所述第四延迟单元耦接于所述第二与非门电路与所述第二非门电路之间。
在本公开一实施例中，所述第一电源电压信号为器件工作电压信号，所述第二电源电压信号为接地端电压信号。
本公开实施例还提供了一种存储器，其包括如上所述的电源切换电路。
本公开实施例提供的电源切换电路利用所述第一输入信号及与所述第二控制信号相位相反的所述第一驱动信号共同产生所述第一控制信号，利用所述第二输入信号及与所述第一控制信号相位相反的所述第二驱动信号共同产生所述第二控制信号，大大减小甚至消除了第一输出单元与第二输出单元同时开启或同时关闭的时间，即重叠(overlap)时间，实现输出节点的有效输出，提高器件的可靠性，并且，采用本公开的电源切换电路实现消除重叠时间相较于使用延迟消除重叠时间而言，控制逻辑简单，可靠，且对工艺不敏感，进一步提高了器件的可靠性。
附图说明
图1是本公开第一实施例提供的电源切换电路的电路示意图；
图2是图1所示电路示意图的时序图；
图3是本公开第二实施例提供的电源切换电路的电路示意图；
图4是本公开第三实施例提供的电源切换电路的电路示意图；
图5是本公开第三实施例提供的第一反相器的电路示意图；
图6是本公开第二实施例提供的电源切换电路的时序图；
图7是本公开第四实施例提供的电源切换电路的电路示意图；
图8是本公开第五实施例提供的电源切换电路的电路示意图。
具体实施方式
下面结合附图对本公开提供的电源切换电路及存储器的实施例做详细说明。
图1是本公开第一实施例提供的传统电源切换电路的电路示意图。请参阅图1，所述电源切换电路包括第一输出单元及第二输出单元。在本实施例中，所述第一输出单元为第一NMOS晶体管MN1，所述第二输出单元为第二NMOS晶体管MN2。所述第一输出单元响应第一控制信号Selh向输出节点Q提供第一电源电压信号Vddh，所述第二输出单元响应第二控制信号Sell向所述输出节点Q提供第二电源电压信号Vddl。
该实施例提供的电源切换电路受到第一控制信号Selh与第二控制信号Sell时序的影响，第一NMOS晶体管MN1(即第一输出单元)与第二NMOS晶体管MN2(即第二输出单元)存在同时开启或者同时关闭的情况，影响输出节点Q的有效输出。例如，图2是图1所示电路示意图的第一控制信号Selh与第二控制信号Sell的时序图。请参阅图2，所述第一控制信号Selh与所述第二控制信号Sell存在同时为低电平的情况(如图中虚线框A及虚线框B所圈示的区域)，在该种情况下，第一NMOS晶体管MN1(即第一输出单元)与第二NMOS晶体管MN2(即第二输出单元)均处于关闭状态，导致输出节点Q不存在有效输出，降低了电源切换电路的可靠性。
鉴于上述原因，本公开第二实施例还提供一种电源切换电路，所述电源切换电路包括：第一输出单元，用于响应第一控制信号向输出节点提供第一电源电压信号；第一控制单元，耦接所述第一输出单元，用于响应第一驱动信号及第一输入信号而产生所述第一控制信号；第二输出单元，用于响应第二控制信号向所述输出节点提供第二电源电压信号；第二控制单元，耦接所述第二输出单元，用于响应第二驱动信号及第二输入信号而产生所述第二控制信号；其中，所述第一输入信号与所述第二输入信号相位相反，所述第一驱动信号和所述第二控制信号的相位相反，所述第二驱动信号和所述第一控制信号的相位相反。
本公开第二实施例提供的电源切换电路利用所述第一输入信号及与所述第二控制信号相位相反的所述第一驱动信号共同产生所述第一控制信号，利用所述第二输入信号及与所述第一控制信号相位相反的所述第二驱动信号共同产生所述第二控制信号，大大减小甚至消除了第一输出单元与第二输出单元同时开启或同时关闭的时间，即重叠(overlap)时间，实现输出节点的有效输出，提高器件的可靠性，并且，采用本公开的电源切换电路实现消除重叠时间相较于使用延迟消除重叠时间而言，控制逻辑简单，可靠，且对工艺不敏感，进一步提高了器件的可靠性。
下面详细描述本公开第二实施例提供的电源切换电路的结构。
图3是本公开第二实施例提供的电源切换电路的电路示意图，请参阅图3，所述电源切换电路包括第一输出单元30、第一控制单元31、第二输出单元40及第二控制单元41。
所述第一输出单元30用于响应第一控制信号Selh向所述输出节点Q提供第一电源电压信号Vddh。在本实施例中，所述第一输出单元30包括第一NMOS晶体管MN1，所述第一NMOS晶体管MN1的栅极接收所述第一控制信号Selh，所述第一NMOS晶体管MN1的第一极接收所述第一电源电压信号Vddh，所述第一NMOS晶体管MN1的第二极连接所述输出节点Q。当所述第一NMOS晶体管MN1导通时，所述输出节点Q输出所述第一电源电压信号Vddh。其中，所述第一电源电压信号Vddh可为器件工作电压信号。
所述第一控制单元31耦接所述第一输出单元30，用于响应第一驱动信号D1及第一输入信号IN1而产生所述第一控制信号Selh。即所述第一驱动信号D1及第一输入信号IN1作为所述第一控制单元31的输入信号，所述第一控制单元31输出第一控制信号Selh。
在本实施例中，所述第一控制单元31包括第一逻辑门电路，所述第一逻辑门电路用于对所述第一输入信号IN1和所述第一驱动信号D1进行逻辑与的运算，并产生所述第一控制信号Selh。例如，在本实施例中，所述第一逻辑门电路包括第一与门，所述第一与门的第一输入端接收所述第一输入信号IN1，所述第一与门的第二输入端接收所述第一驱动信号D1，所述第一与门的输出端输出所述第一控制信号Selh。
在第二实施例中，所述第一逻辑门电路通过第一与门实现对所述第一输入信号IN1和所述第一驱动信号D1进行逻辑与的运算的目的，而在本公开另外一些实施例中，所述第一逻辑门电路还可包括其他逻辑电路，实现对所述第一输入信号IN1和所述第一驱动信号D1进行逻辑与的运算的目的。
例如，请参阅图4，在本公开第三实施例中，所述第一逻辑门电路包括串联连接的第一与非门及第一非门，所述第一与非门的第一输入端接收所述第一输入信号IN1，所述第一与非门的第二输入端接收所述第一驱动信号D1，所述第一与非门的输出端的输出信号作为所述第一非门的输入端的输入信号，所述第一非门的输出端输出所述第一控制信号Selh。在第三实施例中，所述第一逻辑门电路通过串联连接的第一与非门及第一非门实现对所述第一输入信号IN1和所述第一驱动信号D1进行逻辑与的运算的目的。
所述第二输出单元40用于响应第二控制信号Sell向所述输出节点Q提供第二电源电压信号Vddl。在本实施例中，所述第二输出单元40包括第二NMOS晶体管MN2，所述第二NMOS晶体管MN2的栅极接收所述第二控制信号Sell，所述第二NMOS晶体管MN2的第一极接收所述第二电源电压信号Vddl，所述第二NMOS晶体管MN2的第二极连接所述输出节点Q。当所述第二NMOS晶体管MN2导通时，所述输出节点Q输出所述第二电源电压信号Vddl。其中，所述第二电源电压信号Vddl可为接地端电压信号。
所述第二控制单元41耦接所述第二输出单元40，用于响应第二驱动信号D2及第二输入信号IN2而产生所述第二控制信号Sell。即所述第二驱动信号D2及第二输入信号IN2作为所述第二控制单元41的输入信号，所述第二控制单元41输出第二控制信号Sell。其中，所述第一输入信号IN1与所述第二输入信号IN2相位相反，所述第一驱动信号D1和所述第二控制信号Sell的相位相反，所述第二驱动信号D2和所述第一控制信号Selh的相位相反。
在本实施例中，所述第二控制单元41包括第二逻辑门电路，所述第二逻辑门电路用于对所述第二输入信号IN2和所述第二驱动信号D2进行逻辑与的运算，并产生所述第二控制信号Sell。例如，在本实施例中，所述第二逻辑门电路包括第三反相单元P3与第二与门，所述第三反相单元P3的输入端接收所述第一输入信号IN1，所述第三反相单元P3的输出端输出所述第二输入信号IN2，所述第二与门的第一输入端接收所述第二输入信号IN2，所述第二与门的第二输入端接收所述第二驱动信号D2，所述第二与门的输出端输出所述第二控制信号Sell。所述第三反相单元P3包括奇数个串联的反相器，例如，在本实施例中，所述第三反相单元P3仅包括一个反相器，而在其他实施例中，所述第三反相单元P3可包括三个串联的反相器。
在第二实施例中，所述第二逻辑门电路通过第三反相单元P3实现对第一输入信号IN1进行取反的目的，通过第二与门实现对所述第二输入信号IN2和所述第二驱动信号D2进行逻辑与的运算的目的，而在本公开另外一些实施例中，所述第一逻辑门电路还可包括其他逻辑电路，实现对所述第二输入信号IN2和所述第二驱动信号D2进行逻辑与的运算的目的。
例如，请参阅图4，在本公开第三实施例中，所述第二逻辑门电路包括第四反相单元P4及串联连接的第二与非门及第二非门，所述第四反相单元P4的输入端接收所述第一输入信号，所述第四反相单元P4的输出端输出所述第二输入信号IN2，所述第二与非门的第一输入端接收所述第二输入信号IN2，所述第二与非门的第二输入端接收所述第二驱动信号D2，所述第二与非门的输出端的输出信号作为所述第二非门的输入端的输入信号，所述第二非门的输出端输出所述第二控制信号Sell。在第三实施例中，所述第二逻辑门电路通过第四反相单元P4实现对第一输入信号IN1进行取反的目的，通过串联连接的第一与非门及第一非门实现对所述第二输入信号IN2和所述第二驱动信号D2进行逻辑与的运算的目的。所述第四反相单元4包括奇数个串联的反相器，例如，在本实施例中，所述第四反相单元P4仅包括一个反相器，而在其他实施例中，所述第四反相单元P4可包括三个串联的反相器。
其中，在本公开一些实施例中，所述第一逻辑门电路与所述第二逻辑门电路采用相同的逻辑电路，以避免由于第一控制单元31与第二控制单元41不同而引起的第一控制信号与第二控制信号的偏差，进一步提高第一控制信号与第二控制信号的控制精度，减小第一输出单元与第二输出单元同时开启或同时关闭的时间。
在本公开一些实施例中，所述第一输出单元30与所述第二输出单元40包括相同类型的晶体管，例如均包括NMOS晶体管或者PMOS晶体管，以进一步避免所述第一输出单元30与所述第二输出单元40同时开启或同时关闭。
本公开实施例中，还提供一种形成驱动信号的方式。例如，请继续参阅图3，在本公开第二实施例中，所述电源切换电路还包括第一反相单元P1及第二反相单元P2。
所述第一反相单元P1耦接于所述第二控制单元41的输出端和所述第一输出单元30的一个输入端之间，用于响应所述第二控制信号Sell而产生所述第一驱动信号D1。即在本实施例中，所述第二控制信号Sell经所述第一反相单元P1取反后形成所述第一驱动信号D1。
在本公开一实施例中，所述第一反相单元P1包括奇数个串联的第一反相器。例如在本公开第二实施例中，所述第一反相单元P1包括一个第一反相器，所述第二控制信号Sell经第一反相器取反后形成所述第一驱动信号D1。而在本公开其他实施例中，所述第一反相单元P1可包括三个、五个等奇数个第一反相器。
在本公开一实施例中，所述第一反相器包括PMOS晶体管与NMOS晶体管，其中，至少一个所述第一反相器的所述NMOS晶体管的尺寸大于所述PMOS晶体管的尺寸，使得所述第二控制信号Sell变得足够低(即第二输出单元40已经关闭)之后，才能产生第一驱动信号D1至所述第一控制单元31的第一输入端，此时第一控制信号Selh才会拉高，所述第一输出单元30导通，电源切换电路打开，若所述第二控制信号Sell没有变得足够低(即第二输出单元40还没关闭)，此时如果产生第一驱动信号D1至所述第一控制单元31的第一输入端，会导致第一输出单元30与第二输出单元40都打开，进而导致电源切换电路存在第一输出单元30与第二输出单元40同时开启的情况。
具体地说，请参阅图5，所述第一反相器包括PMOS晶体管MP1及NMOS晶体管MN3，所述第二控制信号Sell作为所述第一反相器的输入信号，即所述第二控制信号Sell作为所述PMOS晶体管MP1及NMOS晶体管MN3的控制信号，所述PMOS晶体管MP1的第一极接收电源电压信号VDD，所述PMOS晶体管MP1的第二极连接所述第一反相器的输出端，所述NMOS晶体管MN3的第一极接地，所述NMOS晶体管MN3的第二极连接所述第一反相器的输出端。所述NMOS晶体管MN3的尺寸大于所述PMOS晶体管MP1的尺寸，即NMOS晶体管MN3的宽长比大于PMOS晶体管MP1的宽长比，以进一步避免电源切换电路存在第一输出单元30与第二输出单元40同时开启的情况。
所述第二反相单元P2耦接于所述第一控制单元31的输出端和所述第二输出单元40的一个输入端之间，用于响应所述第一控制信号Selh而产生所述第二驱动信号D2。
在本公开一实施例中，所述第二反相单元P2包括奇数个串联的第二反相器。例如在本公开第二实施例中，所述第二反相单元P2包括一个第二反相器，所述第一控制信号Selh经第二反相器取反后形成所述第二驱动信号D2。而在本公开其他实施例中，所述第二反相单元P2可包括三个、五个等奇数个第一反相器。
在本公开一实施例中，所述第二反相器包括PMOS晶体管与NMOS晶体管，其中，至少一个所述第二反相器的所述NMOS晶体管的尺寸大于所述PMOS晶体管的尺寸，使得所述第一控制信号Selh变得足够低(即第一输出单元30已经关闭)之后，才能产生第二驱动信号D2至所述第二控制单元41的第一输入端，此时第二控制信号Sell才会拉高，所述第二输出单元40导通，电源切换电路打开，若所述第一控制信号Selh没有变得足够低(即第一输出单元30还没关闭)，此时如果产生第二驱动信号D2至所述第二控制单元41的第一输入端，会导致第一输出单元30与第二输出单元40都打开，进而导致电源切换电路存在第一输出单元30与第二输出单元40同时开启的情况。
在本公开一实施例中，所述第一反相单元P1包含的第一反相器的数量与所述第二反相单元P2包含的第二反相器的数量相同，以避免由于第一反相单元P1与所述第二反相单元P2的差异导致第一输出单元30与第二输出单元40同时开启或关闭。
图6是本公开第二实施例提供的电源切换电路的时序图，请参阅图6，第一控制信号Selh与第二控制信号Sell不存在同时开启及同时闭合的情况，实现输出节点的有效输出，提高器件的可靠性。
本公开第四实施例还提供一种电源切换电路，所述电源切换电路利用延迟单元进一步减小第一输出单元30与第二输出单元40的重叠时间。具体地说，请参阅图7，其为本公开第四实施例提供的电源切换电路的电路示意图，所述第四实施例与第二实施例的区别在于，所述电源切换电路还包括第一延迟单元delay1，所述第一延迟单元delay1耦接于所述第一控制单元31和所述第一输出单元30之间。具体地说，所述第一延迟单元delay1的输入端与所述第一控制单元31的输出端连接，所述第一延迟单元delay1的输出端与所述第一输出单元30连接，以进一步减小第一输出单元30与第二输出单元40的重叠时间。所述第一延迟单元delay1可为偶数个串联的反相器或者触发器或者移位寄存器等。
在本公开第四实施例中，所述电源切换电路还包括第三延迟单元delay3，所述第三延迟单元delay3耦接于所述第二控制单元41和所述第二输出单元40之间。具体地说，所述第三延迟单元delay3的输入端与所述第二控制单元41的输出端连接，所述第二延迟单元delay2的输出端与所述第二输出单元40连接，以进一步减小第一输出单元30与第二输出单元40的重叠时间。所述第二延迟单元delay2可为偶数个串联的反相器或者触发器或者移位寄存器等。
本公开第五实施例还提供一种电源切换电路，所述电源切换电路利用延迟单元进一步减小第一输出单元30与第二输出单元40的重叠时间。具体地说，请参阅图8，其为本公开第五实施例提供的电源切换电路的电路示意图，所述第五实施例与第三实施例的区别在于，所述电源切换电路还包括第二延迟单元delay2，所述第二延迟单元delay2耦接于所述第一与非门电路与所述第一非门电路之间。具体地说，所述第二延迟单元delay2的输入端与所述第一与非门电路的输出端连接，所述第二延迟单元delay2的输出端与所述第一非门电路的输入端连接，以进一步减小第一输出单元30与第二输出单元40的重叠时间。
在本公开第五实施例中，所述电源切换电路还包括第四延迟单元delay4，所述第四延迟单元delay4耦接于所述第二与非门电路与所述第二非门电路之间。具体地说，所述第四延迟单元delay4的输入端与所述第二与非门电路的输出端连接，所述第四延迟单元delay4的输出端与所述第二非门电路的输入端连接，以进一步减小第一输出单元30与第二输出单元40的重叠时间。
本公开实施例还提供了一种存储器，其包括如上所述的电源切换电路。例如，该存储器可以是DRAM存储器。所述存储器利用所述电源切换电路的第一输入信号及与所述第二控制信号相位相反的所述第一驱动信号共同产生所述第一控制信号，利用所述第二输入信号及与所述第一控制信号相位相反的所述第二驱动信号共同产生所述第二控制信号，大大减小甚至消除了第一输出单元与第二输出单元同时开启或同时关闭的时间，即重叠(overlap)时间，实现电源切换电路的输出节点的有效输出，提高存储器的可靠性，并且，采用本公开的电源切换电路实现消除重叠时间相较于使用延迟消除重叠时间而言，控制逻辑简单，可靠，且对工艺不敏感，进一步提高了存储器的可靠性。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (20)

1.一种电源切换电路，其特征在于，包括：
第一输出单元，用于响应第一控制信号向输出节点提供第一电源电压信号；
第一控制单元，耦接所述第一输出单元，用于响应第一驱动信号及第一输入信号而产生所述第一控制信号；
第二输出单元，用于响应第二控制信号向所述输出节点提供第二电源电压信号；
第二控制单元，耦接所述第二输出单元，用于响应第二驱动信号及第二输入信号而产生所述第二控制信号；其中
所述第一输入信号与所述第二输入信号相位相反，所述第一驱动信号和所述第二控制信号的相位相反，所述第二驱动信号和所述第一控制信号的相位相反。
2.根据权利要求1所述电源切换电路，其特征在于，还包括：
第一反相单元，耦接于所述第二控制单元的输出端和所述第一输出单元的一个输入端之间，用于响应所述第二控制信号而产生所述第一驱动信号；
第二反相单元，耦接于所述第一控制单元的输出端和所述第二输出单元的一个输入端之间，用于响应所述第一控制信号而产生所述第二驱动信号。
3.根据权利要求2所述电源切换电路，其特征在于，所述第一反相单元包括奇数个串联的第一反相器。
4.根据权利要求3所述电源切换电路，其特征在于，所述第一反相器包括PMOS晶体管与NMOS晶体管，其中，至少一个所述第一反相器的所述NMOS晶体管的尺寸大于所述PMOS晶体管的尺寸。
5.根据权利要求2所述电源切换电路，其特征在于，所述第二反相单元包括奇数个串联的第二反相器。
6.根据权利要求5所述电源切换电路，其特征在于，所述第二反相器包括PMOS晶体管与NMOS晶体管，其中，至少一个所述第二反相器的所述NMOS晶体管的尺寸大于所述PMOS晶体管的尺寸。
7.根据权利要求2所述电源切换电路，其特征在于，所述第一反相单元包含的第一反相器的数量与所述第二反相单元包含的第二反相器的数量相同。
8.根据权利要求1所述电源切换电路，其特征在于，所述第一输出单元包括第一NMOS晶体管，所述第一NMOS晶体管的栅极接收所述第一控制信号，所述第一NMOS晶体管的第一极接收所述第一电源电压信号，所述第一NMOS晶体管的第二极连接所述输出节点；所述第二输出单元包括第二NMOS晶体管，所述第二NMOS晶体管的栅极接收所述第二控制信号，所述第二NMOS晶体管的第一极接收所述第二电源电压信号，所述第二NMOS晶体管的第二极连接所述输出节点。
9.根据权利要求1所述电源切换电路，其特征在于，所述第一控制单元包括第一逻辑门电路，所述第一逻辑门电路用于对所述第一输入信号和所述第一驱动信号进行逻辑与的运算。
10.根据权利要求9所述电源切换电路，其特征在于，所述第一逻辑门电路包括第一与门，所述第一与门的第一输入端接收所述第一输入信号，所述第一与门的第二输入端接收所述第一驱动信号，所述第一与门的输出端输出所述第一控制信号。
11.根据权利要求1所述电源切换电路，其特征在于，还包括第一延迟单元，所述第一延迟单元耦接于所述第一控制单元和所述第一输出单元之间。
12.根据权利要求9所述电源切换电路，其特征在于，所述第一逻辑门电路包括串联连接的第一与非门及第一非门，所述第一与非门的第一输入端接收所述第一输入信号，所述第一与非门的第二输入端接收所述第一驱动信号，所述第一非门的输出端输出所述第一控制信号。
13.根据权利要求12所述电源切换电路，其特征在于，还包括第二延迟单元，所述第二延迟单元耦接于所述第一与非门电路与所述第一非门电路之间。
14.根据权利要求1所述电源切换电路，其特征在于，所述第二控制单元包括第二逻辑门电路，所述第二逻辑门电路用于对所述第二输入信号和所述第二驱动信号进行逻辑与的运算。
15.根据权利要求14所述电源切换电路，其特征在于，所述第二逻辑门电路包括第三反相单元与第二与门，所述第三反相单元的输入端接收所述第一输入信号，所述第三反相单元的输出端输出所述第二输入信号，所述第二与门的第一输入端接收所述第二输入信号，所述第二与门的第二输入端接收所述第二驱动信号，所述第二与门的输出端输出所述第二控制信号。
16.根据权利要求1所述电源切换电路，其特征在于，还包括第三延迟单元，所述第三延迟单元耦接于所述第二控制单元和所述第二输出单元之间。
17.根据权利要求14所述电源切换电路，其特征在于，所述第二逻辑门电路包括第四反相单元及串联连接的第二与非门及第二非门，所述第四反相单元的输入端接收所述第一输入信号，所述第四反相单元的输出端输出所述第二输入信号，所述第二与非门的第一输入端接收所述第二输入信号，所述第二与非门的第二输入端接收所述第二驱动信号，所述第二非门的输出端输出所述第二控制信号。
18.根据权利要求17所述电源切换电路，其特征在于，还包括第四延迟单元，所述第四延迟单元耦接于所述第二与非门电路与所述第二非门电路之间。
19.根据权利要求1所述电源切换电路，其特征在于，所述第一电源电压信号为器件工作电压信号，所述第二电源电压信号为接地端电压信号。
20.一种存储器，其特征在于，包括权利要求1～19中任一项所述的电源切换电路。
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