CN213521831U - 一种输出驱动电路和输出驱动器 - Google Patents

Abstract

本实用新型公开一种输出驱动电路，包括：第一延迟单元，包括第一和第二反相器组，对接入的输入信号进行延迟产生第一和第二延迟信号；锁存单元，接收第一和第二延迟信号，生成第一和第二锁存信号；第二延迟单元，包括第三和第四反相器组，对第一和第二锁存信号进行延迟，生成第三和第四延迟信号；输出单元，包括第一和第二晶体管，基于第三和第四延迟信号的控制产生输出驱动信号，其中，第二反相器的数量大于第一反相器的数量且差值为奇数；第三反相器的数量大于第四反相器的数量且的差值为奇数。上述输出驱动电路通过利用反相器和锁存器使两个晶体管错峰开启和关闭，避免了闩锁效应。本实用新型还公开了一种输出驱动器，包括上述输出驱动电路。

Description

一种输出驱动电路和输出驱动器

技术领域

本实用新型涉及半导体技术领域，特别是涉及一种输出驱动电路和输出驱动器。

背景技术

体硅CMOS是以硅衬底和在硅衬底上制作的阱分别作为基底制作NMOS和PMOS，然后组成互补对称结构，在半导体集成电路中应用广泛。然而，由于其互补对称结构，容易导致闩锁效应。如图1和图2所示，CMOS结构中的固有寄生n-p-n-p结构，即寄生NPN晶体管(Q1)和PNP晶体管(Q2)，在空间单粒子的轰击下，衬底/阱中的寄生晶体管内会产生单粒子电流，由于器件内部存在寄生电阻(Rnw和Rsub)，当触发电流在寄生电阻上产生的压降达到寄生晶体管开启的压降时，寄生晶体管的发射结正偏导通，并产生足够大的集电极电流使另一个寄生晶体管也处于正向偏置导通，导致电源(VDD)和地(GND)之间出现大电流，形成正反馈电路，电流持续增大，这种骤然增大的电流会使CMOS器件无法正常工作甚至烧毁。

已有研究表明，电压瞬变产生的过电应力及光照、辐射作用都是引发闩锁效应的外部原因，尤其在辐射环境中，高能单粒子射线会辐射至CMOS器件的氧化层中，产生电子-空穴对，积累的能量导致CMOS器件中寄生的晶体管正向偏置导通，从而导致单粒子闩锁效应的发生，而一旦单粒子闩锁效应由于正反馈而持续放大，则输出驱动电路将会因过大的电流而烧毁。

实用新型内容

为了解决上述问题至少之一，本申请提供一种输出驱动电路和输出驱动器，利用延迟单元和锁存单元，使CMOS中的两个晶体管错峰开启和关闭，从而有效避免闩锁效应。

本申请的第一个方面提供一种输出驱动电路，包括：

第一延迟单元，包括第一反相器组和第二反相器组，用于对接入的输入信号进行延迟而相应产生第一延迟信号和第二延迟信号；

锁存单元，用于接收第一延迟信号和第二延迟信号，并生成第一锁存信号和第二锁存信号；

第二延迟单元，包括第三反相器组和第四反相器组，用于分别对第一锁存信号和第二锁存信号进行延迟，相应生成第三延迟信号和第四延迟信号；以及

输出单元，包括第一晶体管和第二晶体管，用于基于第三延迟信号和第四延迟信号的控制产生输出驱动信号，

其中，第一反相器组包括一个或多个串联连接的第一反相器，第二反相器组包括多个串联连接的第二反相器，第二反相器的数量大于第一反相器的数量，且二者的差值为奇数；第三反相器组包括多个串联连接的第三反相器，第四反相器组包括一个或多个串联连接的第四反相器，第三反相器的数量大于第四反相器的数量且二者的差值为奇数。

进一步地，上述锁存单元为SR锁存器。

进一步地，SR锁存器由与非门构成，第一反相器和第四反相器的数量均为奇数，第二反相器和第三反相器的数量均为偶数；

或者，SR锁存器由或非门构成，第一反相器和第四反相器的数量均为偶数，第二反相器和第三反相器的数量均为奇数。

进一步地，在构成SR锁存器的与非门或者或非门中，每个与非门或者或非门中的NMOS晶体管与另一与非门或者或非门中的NMOS晶体管相邻设置，每个与非门或者或非门中的PMOS晶体管与另一与非门或者或非门中的PMOS晶体管相邻设置。

进一步地，第一反相器组的第一端和第二反相器组的第一端接入输入信号，第一反相器组的第二端和第二反相器组的第二端分别与锁存单元的第一端和第二端连接，锁存单元的第三端和第四端分别与第三反相器组和第四反相器组的第一端连接，其中，锁存单元的第一端和第二端为其输入端，锁存单元的第三端和第四端为其输出端，

第一晶体管和第二晶体管均具有第一端、第二端和控制端，第三反相器组的第二端与第一晶体管的控制端连接，第四反相器组的第二端与第二晶体管的控制端连接，第一晶体管和第二晶体管的第一端分别接入第一电源信号和第二电源信号，第一晶体管的第二端和第二晶体管的第二端连接作为输出端。

进一步地，第一晶体管为PMOS晶体管，第二晶体管为NMOS晶体管，且第一晶体管和第二晶体管的参数互补对称。

进一步地，每个晶体管形成在独立的阱中或者每两个相同类型的晶体管形成在独立的阱中。

进一步地，相邻的同一掺杂类型的阱之间的距离大于等于第一阈值。

进一步地，每个阱的内径小于等于第二阈值。

本申请另一方面提供一种输出驱动器，包括本申请第一方面所述的输出驱动电路。

本实用新型的有益效果如下：

本实用新型针对目前现有的问题，提供一种输出驱动电路和输出驱动器，该输出驱动电路包括第一延迟单元、锁存单元、第二延迟单元和输出单元，通过利用锁存单元对信号的存储延迟功能，以及反相器的反相延迟功能，在锁存单元的输入端和输出端分别设置具有不同数量反相器的反相器组，使得经过第一延迟单元、锁存单元和第二延迟单元后的控制信号错峰输入到两个晶体管的控制端，避免了在两个晶体管中产生瞬间大电流，提高电路稳定性，从而避免闩锁效应，延长驱动器的使用寿命。此外，通过特别设置版图结构，进一步避免单粒子闩锁效应的发生。

附图说明

下面结合附图对本实用新型的具体实施方式作进一步详细的说明。

图1为根据现有技术的输出驱动电路的示意性剖视图。

图2为根据现有技术的输出驱动电路内的寄生晶体管的等效电路原理图。

图3为根据现有技术的输出驱动电路的示意性电路原理图。

图4为根据本申请一实施例的输出驱动电路的示意性电路原理图。

图5为根据本申请另一实施例的输出驱动电路的示意性电路原理图。

图6示出根据本申请实施例的输出驱动电路中输入到两个晶体管中的栅极信号的示意性波形图。

图7示出根据本申请一实施例的输出驱动电路中晶体管布局的示意性版图。

图8示出根据本申请另一实施例的输出驱动电路中晶体管布局的示意性版图。

具体实施方式

为了更清楚地说明本实用新型，下面结合优选实施例和附图对本实用新型做进一步的说明。附图中相似的部件以相同的附图标记进行表示。本领域技术人员应当理解，下面所具体描述的内容是说明性的而非限制性的，不应以此限制本实用新型的保护范围。

需要说明的是，本申请中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。

在现有技术中，如图3所示，通常以两个互补对称的PMOS晶体管与NMOS晶体管连接成CMOS电路作为输出驱动电路，在每个MOS晶体管的输入控制端连接一个反相器以对输入波形进行整形，然而上文所述的寄生晶体管的存在使得该结构存在由于单粒子效应而烧毁的风险，在辐射环境中尤为明显。

基于此，本申请的实施例提供一种输出驱动电路，其包括：

第一延迟单元，包括第一反相器组和第二反相器组，用于对接入的输入信号进行延迟而相应产生第一延迟信号和第二延迟信号；

锁存单元，用于接收第一延迟信号和第二延迟信号，并生成第一锁存信号和第二锁存信号；

第二延迟单元，包括第三反相器组和第四反相器组，用于分别对第一锁存信号和第二锁存信号进行延迟，相应生成第三延迟信号和第四延迟信号；以及

输出单元，包括第一晶体管和第二晶体管，用于基于第三延迟信号和第四延迟信号的控制产生输出驱动信号，

其中，第一反相器组包括一个或多个串联连接的第一反相器，第二反相器组包括多个串联连接的第二反相器，第二反相器的数量大于第一反相器的数量，且二者的差值为奇数；第三反相器组包括多个串联连接的第三反相器，第四反相器组包括一个或多个串联连接的第四反相器，第三反相器的数量大于第四反相器的数量且二者的差值为奇数。

在本实施例中，该输出驱动电路包括第一延迟单元、锁存单元、第二延迟单元和输出单元，通过利用锁存单元对信号的存储延迟功能，在锁存单元的输入端和输出端分别设置两组反相器组，以利用反相器的反相延迟功能，使得经过第一延迟单元、锁存单元和第二延迟单元后的控制信号错峰输入到两个晶体管的控制端，避免了在两个晶体管中产生瞬间大电流，提高电路稳定性，从而避免闩锁效应，延长输出驱动电路和输出驱动器的使用寿命。

在具体的实施例中，参照图4和图5所示，本申请实施例提供的输出驱动电路，包括第一延迟单元100、锁存单元200、第二延迟单元300和输出单元400。其中，第一延迟单元100包括具有两个第一端和两个第二端，其中两个第一端分别接入输入信号Vin，两个第二端分别输出第一延迟信号和第二延迟信号；锁存单元200具有两个输入端A和B和两个输出端Q和Q′，其接入第一延迟信号和第二延迟信号并对第一延迟信号和第二延迟信号进行锁存处理，输出第一锁存信号和第二锁存信号；第二延迟单元300与锁存单元200的两个输出端Q和Q′连接，对第一锁存信号和第二锁存信号进行延迟处理；延迟后相应得到第三延迟信号和第四延迟信号，两个延迟信号作为输出单元400的控制信号接入输出单元中的第一晶体管M1和第二晶体管M2，输出单元400基于第三延迟信号和第四延迟信号的控制产生输出驱动信号Vout。

需要说明的是，图4和图5示出了两种实施例，其中旨在区分锁存单元200的区别以及第二延迟单元300的区别，在本申请中，当不需要区分时，锁存单元表示为锁存单元200和第二延迟单元300；当需要区分时，以锁存单元200-1和锁存单元200-2加以区分，并以第二延迟单元300-1和第二延迟单元300-2加以区分。

具体地，第一延迟单元100包括两路延迟，每路延迟包括一个反相器组，分别为第一反相器组和第二反相器组，如图4所示，第一反相器组包括一个第一反相器，第二反相器组包括四个串联连接的第四反相器。分别接入到第一反相器组和第二反相器的输入信号Vin，经过第一反相器后被反转，即，电平反转；输入信号Vin经过四个第二反相器后保持不变，但是反转后的信号比保持的信号早三个延迟时间到达锁存单元200。

本领域技术人员应理解，尽管在图4中示出了第一反相器组包括一个第一反相器且第二反相器组包括四个第二反相器的情况，但是第一反相器组和第二反相器中反相器的数量并不限于此情况，比如参照图5，第一反相器组也可以包括两个第一反相器且第二反相器组包括三个第二反相器，当然图5中第一反相器组和第二反相器组中反相器的数量也只是示例性的。

本申请中第一延迟单元100中第一反相器组和第二反相器组的设置仅旨在使第一延迟信号和第二延迟信号不同时到达锁存单元200，且第一延迟信号和第二延迟信号的逻辑相反。在本申请实施例中，到达锁存单元200的第一端A的第一延迟信号早于到达第二端B的第二延迟信号，且两路延迟信号的逻辑相反。为达到上述目的，第一反相器的数量小于第二反相器的数量且二者的差为奇数。

进一步如图4和图5所示，锁存单元200对内还包括内部交叉与输出端Q和Q′连接的端口，形成交叉反馈，以达到对信号的锁存目的，通过锁存单元200的锁存功能，可以将第一延迟信号和第二延迟信号在锁存单元200内进行分路保持。经过锁存单元200输出的锁存信号经过第二延迟单元300进行延迟，即，经过锁存单元200的分路保持后，由其Q端输出的第一锁存信号经第三反相器组进行延迟，获得第三延迟信号，由其Q′端输出的第二锁存信号经过第四反相器组进行延迟，获得第四延迟信号。

经过第二延迟单元300延迟后获得的第三延迟信号和第四延迟信号分别接入输出单元400中的第一晶体管和第二晶体管。参照图4和图5所示，第一晶体管M1例如为PMOS晶体管，第二体管例如为NMOS晶体管，第一晶体管M1和第二晶体管M2的参数互补对称，这样设置旨在达到等效CMOS的效果。第一晶体管M1具有第一端、第二端和控制端，第二晶体管M2具有第一端、第二端和控制端，第三反相器组的第二端与第一晶体管M1的控制端连接，第四反相器组的第二端与第二晶体管M2的控制端连接，第一晶体管M1和第二晶体管M2的第一端分别接入第一电源信号VDD和第二电源信号GND，第一晶体管M1的第二端和第二晶体管M2的第二端连接作为输出端Vout。

在本申请的实施例中，锁存单元200具体可以为SR锁存器(Set-Reset Latch)。特别地，锁存单元200可以是由与非门构成的SR锁存器，也可以是由或非门构成的SR锁存器；相应的，第二延迟单元300的具体结构因与其连接的锁存单元200的结构不同而不同。

在一个实施例中，参照图4所示，锁存单元200-1由两个与非门构成，锁存单元200-1的第三端Q与第三反相器组的第一端连接，锁存单元200-1的第四端Q′与第四反相器组的第一端连接，第三反相器组和第四反相器组的第二端分别与输出单元400中的第一晶体管M1和第二晶体管M2的控制端连接。

在图4中，第三反相器组包括两个串联连接的第三反相器，且第四反相器组包括一个第四反相器，但本领域技术人员应理解，这并不旨在将第三反相器组和第四反相器组中的反相器数量限制为具体的数目，只要第四反相器组中包括的反相器数量小于第三反相器组中包括的反相器数量，且第三反相器的数量为偶数，第四反相器的数量为奇数即可。

下面结合图4和图6进一步描述该实施例的输出驱动电路的具体结构功能。

首先，第一晶体管M1为PMOS晶体管，第二晶体管为NMOS晶体管，当前已经处于导通状态，即控制端C为0，也即锁存单元200-1的第三端Q的信号为0。

当输入信号Vin输入变化为1时，输入的信号1经过一个第一反相器的反向和延迟到达锁存单元200-1的第一端A，也就是到达第一端A的信号为0，因为与非门的逻辑，0经过与非门后必然为1，也就是第三端Q为1，所以第三端Q的新信号先于第四端Q′的新信号传入SR锁存器的第二个与非门；而输入信号Vin需要经过四个第二反相器的延迟才到达锁存单元200-1的第二端B，也就是此时第二端B仍然是之前的信号0，B端的信号0与第三端Q的信号1进行与非运算，才将第四端Q′的信号传至SR锁存器的第一个与非门的内部输入端，当然这并不影响第三端Q的输出。第三端Q此时已经经过了第二延迟单元300-1的延迟，到达第一晶体管M1的控制端C的信号为1，第四端Q′的新信号经过一个第四反相器，才将信号Q′的信号0反转后传至第二晶体管M2的控制端，将第二晶体管M2的控制端D置为1。本领域技术人员应理解，与非门的延迟远大于反相器的延迟，因而，此阶段尽管第四反相器的数量小于第三反相器的数量，但并不能影响输出到第一晶体管M1和第二晶体管M2的控制端的信号次序。

当输入信号Vin输入变化为0时，输入的信号0经过一个第一反相器的反向和延迟到达锁存单元200-1的第一端A，也就是到达第一端A的信号为1，第一端A与上一状态的Q′即信号0进行与非运算，第三端Q的信号为1，此时第三端Q维持上一状态，这时输入信号Vin经过四个第二反相器的反向和延迟到达锁存单元200-1的第二端B，即此时B端信号为0，0与任何信号进行与非运算都为1，即此时第四端Q′先反转为高电平1，第四端Q′的信号传入至SR锁存器第一个与非门的内部输入端与第一端A的信号进行运算，并且第四端Q′的信号经由一个第四反相器的反转传输，先于第三端Q的信号到达第二晶体管M2的控制端D，即栅端。

通过以上设置，使得输入信号Vin到达锁存单元200-1的第一端A的时刻早于到达第二端B的时刻，再通过将与非门与第三反相器组和第四反相器组中反相器的合理配合，使得到达PMOS晶体管的控制端C的高电平信号早于到达NMOS晶体管的控制端D的高电平信号，到达PMOS晶体管的控制端C的低电平信号晚于到达NMOS晶体管的控制端D的低电平信号，从而使得PMOS晶体管和NMOS晶体管在满足驱动逻辑的同时错峰开启，实现了电流的错峰到达，达到了电流错开尖峰的目的，从而避免大电流通过时，大电流同时冲击NMOS晶体管和PMOS晶体管。避免了单粒子闩锁效应的发生，极大地保护了电路功能

在另一个实施例中，参照图5所示，锁存单元200-2由两个与非门构成，锁存单元200-2的第三端Q与第三反相器组的第一端连接，锁存单元200-2的第四端Q′与第四反相器组的第一端连接，第三反相器组和第四反相器组的第二端分别与输出单元400中的第一晶体管M1和第二晶体管M2的控制端连接。

在图5中，第三反相器组包括三个串联连接的第三反相器，且第四反相器组包括两个第四反相器，但本领域技术人员应理解，这并不旨在将第三反相器组和第四反相器组中的反相器数量限制为具体的数目，只要第四反相器的数量小于第三反相器的数量，且第三反相器的数量为奇数，第四反相器的数量为偶数即可。

下面结合图5和图6进一步描述该实施例的输出驱动电路的具体结构功能。

与图4中的实施例类似地，第一晶体管M1为PMOS晶体管，第二晶体管为NMOS晶体管，当前已经处于导通状态，即控制端C为0，也即锁存单元200-2的第三端Q为1。

由于图5中的实施例中锁存单元200-2是以或非门构成的逻辑，输入到输出的逻辑与锁存单元为与非门构成的锁存器时的逻辑相反。本领域技术人员应理解，为了便于描述，将锁存单元200-2的第一端A和第二端B所连接的反相器的个数进行了调整，以与图4中的逻辑相适应，但并不旨在进行限制，此处不再赘述。

当输入信号Vin输入变化为1时，输入的信号1经过两个第一反相器的延迟到达锁存单元200-2的第一端A仍为信号1，因为或非门的逻辑，信号1经过或非门后第三端Q必然为0，所以第三端Q的新信号先于第四端Q′的新信号传入SR锁存器的第二个或非门；而输入信号Vin需要经过三个第二反相器的反向延迟到达锁存单元200-2的第二端B，也就是此时第二端B仍然是之前的信号1，B端的信号1与第三端Q的信号0进行或非运算，才将第四端Q′的信号传至SR锁存器的第一个或非门的内部输入端，当然并不影响第三端Q的输出。第三端Q经过了第二延迟单元300-1的反向延迟，到达第一晶体管M1的控制端C的信号为1，这时第四端Q′的新信号经过两个第四反相器，才将第四端Q′的信号1传至第二晶体管M2的控制端，将第二晶体管M2的控制端D置为1。本领域技术人员应理解，与非门的延迟远大于反相器的延迟，因而，此阶段尽管第四反相器的数量小于第三反相器的数量，但并不能影响输出到第一晶体管M1和第二晶体管M2的控制端的信号次序。

当输入信号Vin输入变化为0时，输入的信号0经过两个第一反相器的延迟到达锁存单元200-2的第一端A为信号0，第一端A与上一状态的Q′即信号1进行或非运算，第三端Q的信号为0，此时第三端Q维持上一状态，当输入信号Vin经过三个第二反相器的反向和延迟到达锁存单元200-2的第二端B时，第二端B的信号变为1，1与任何信号进行或非运算的结果均为0，即此时第四端Q′先反转为低电平0，第四端Q′的信号传入至SR锁存器第一个或非门的内部输入端与第一端A的信号进行运算，并且第四端Q′的信号经由两个第四反相器的延迟传输，先于第三端Q的信号到达第二晶体管M2的控制端D，即栅端。

通过以上设置，使得输入信号Vin到达锁存单元200-2的第一端A的时刻早于到达第二端B的时刻，再通过将或非门与第三反相器组和第四反相器组的合理配合，参照图6，使得到达PMOS晶体管的控制端C的高电平信号早于到达NMOS晶体管的控制端D的高电平信号，到达PMOS晶体管的控制端C的低电平信号晚于到达NMOS晶体管的控制端D的低电平信号，从而使得PMOS晶体管和NMOS晶体管在满足驱动逻辑的同时错峰开启，实现了电流的错峰到达，达到了电流错开尖峰的目的，从而避免大电流通过时，大电流同时冲击NMOS晶体管和PMOS晶体管。避免了单粒子闩锁效应的发生，极大地保护了电路功能。

在一些可选的实施例中，还对输出驱动电路中晶体管的版图布局进行了改进。

具体地，如图7和图8所示，其中略去了其他器件的布局，仅示出了晶体管的版图示意。构成SR锁存器中的与非门中，每个与非门中的NMOS晶体管与另一个与非门中的NMOS晶体管相邻设置，每个与非门中的PMOS晶体管与另一与非门中的PMOS晶体管相邻设置；或者，构成SR锁存器中的或非门中，每个或非门中的NMOS晶体管与另一或非门中的NMOS晶体管相邻设置，每个或非门中的PMOS晶体管与另一或非门中的PMOS晶体管相邻设置。例如，见图7和图8，以N1至N4代表四个NMOS晶体管，P1至P4代表四个PMOS晶体管，且N1、N2、P1和P2属于同一个与非门，N3、N4、P3和P4属于另一个与非门。在进行版图布局时，四个NMOS晶体管以N1、N3、N2、N4依次排序，相应的，四个PMOS晶体管以P1、P3、P2、P4的方式依序排列。通过将晶体管进行交叉布局，相较于将同一个与非门中的PMOS或者NMOS分别相邻布置的情况，降低了单粒子辐射至同一个与非门的概率，也就减小了由于单粒子辐射引起的单粒子闩锁效应的几率，进一步对电路的功能起到保护作用。

此外，在一些可选的实施例中，如图7所示，每个晶体管形成在独立的阱中，或者如图8所示，每两个相同类型的晶体管形成在独立的阱中。多加的阱和衬底部分可以有效地收集多余的载流子，有效降低了阱和衬底内寄生电阻值以及反馈环路增益，降低闩锁效应的敏感度，避免寄生晶体管的开启。通过将MOS管分组设置在多个阱中，从而利用阱的重掺杂，相当于在各组MOS晶体管之间形成了隔离环。

本领域技术人员可以理解，本申请并不旨在限制阱的掺杂浓度，设计人员可以在实际应用中根据实际情况合理调整作为隔离环的阱的掺杂浓度，一般情况下，增大掺杂浓度可以减小作为隔离环的阱的电阻，进一步避免单粒子闩锁效应。

在一些可选的实施例中，参照图7和图8，图中还示出了对于相同类型的阱之间的距离关系。根据本申请的实施例，对于同一类型的阱，例如N阱，相邻N阱之间的距离d1越大越有利于吸收多余的载流子，同时又不会使电场互相干扰，降低触发单粒子闩锁效应的几率。具体地，同一类型的阱之间的距离d1应大于等于第一阈值。但是第一阈值也不宜太大，以避免芯片尺寸过大。本申请并不具体限定该第一阈值的具体取值，可以根据实际需求设定。可选地，第一阈值为2微米。在具体实施过程中，同类型阱之间的距离d1一般为2微米至7微米，但本申请并不限于此。

在一些可选的实施例中，每个阱的内径尺寸d2应小于或等于第二阈值。具体地，如图7和图8所示，当晶体管为条栅结构时，阱的内径尺寸d2为在俯视图中与条栅的长度垂直的方向的内环宽度。一般而言，内径越小则越不易发生闩锁效应，因此，在满足工艺尺寸的情况下应尽量减小阱的内径，例如，第二阈值可以为5微米，但本申请并不限于此。

本申请的实施例还提供一种输出驱动器，包括前述输出驱动电路。具体地，除了输出驱动电路之外，输出驱动器还可以包括数模转换器、模数转换器、脉宽调制器等模块，以实现对不同的电机以及功率器件的驱动输出。具体可以根据功能要求增减相关模块，实现相应的功能。

本实用新型针对目前现有的问题，提供一种输出驱动电路以及包含该输出驱动电路的输出驱动器，该输出驱动电路包括第一延迟单元、锁存单元、第二延迟单元和输出单元，利用锁存单元对信号的存储延迟功能，并在锁存单元的输入端和输出端分别设置具有不同数量反相器的反相器组，使得经过第一延迟单元、锁存单元和第二延迟单元后的控制信号错峰输入到两个晶体管的控制端，避免了在两个晶体管中产生瞬间大电流，提高电路稳定性，从而避免闩锁效应，延长驱动器的使用寿命；此外，通过设计版图结构，进一步避免单粒子闩锁效应的发生，具有广泛的应用前景。

显然，本实用新型的上述实施例仅仅是为清楚地说明本实用新型所作的举例，而并非是对本实用新型的实施方式的限定，对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动，这里无法对所有的实施方式予以穷举，凡是属于本实用新型的技术方案所引伸出的显而易见的变化或变动仍处于本实用新型的保护范围之列。

Claims (10)

1.一种输出驱动电路，其特征在于，包括：

第一延迟单元，包括第一反相器组和第二反相器组，用于对接入的输入信号进行延迟而相应产生第一延迟信号和第二延迟信号；

锁存单元，用于接收所述第一延迟信号和所述第二延迟信号，并生成第一锁存信号和第二锁存信号；

第二延迟单元，包括第三反相器组和第四反相器组，用于分别对所述第一锁存信号和所述第二锁存信号进行延迟，相应生成第三延迟信号和第四延迟信号；以及

输出单元，包括第一晶体管和第二晶体管，用于基于所述第三延迟信号和所述第四延迟信号的控制产生输出驱动信号，

其中，所述第一反相器组包括一个或多个串联连接的第一反相器，所述第二反相器组包括多个串联连接的第二反相器，所述第二反相器的数量大于第一反相器的数量，且二者的差值为奇数；所述第三反相器组包括多个串联连接的第三反相器，所述第四反相器组包括一个或多个串联连接的第四反相器，所述第三反相器的数量大于第四反相器的数量且二者的差值为奇数。

2.根据权利要求1所述的输出驱动电路，其特征在于，所述锁存单元为SR锁存器。

3.根据权利要求2所述的输出驱动电路，其特征在于，

所述SR锁存器由与非门构成，所述第一反相器和所述第四反相器的数量均为奇数，所述第二反相器和所述第三反相器的数量均为偶数；

或者，所述SR锁存器由或非门构成，所述第一反相器和所述第四反相器的数量均为偶数，所述第二反相器和所述第三反相器的数量均为奇数。

4.根据权利要求3所述的输出驱动电路，其特征在于，在构成所述SR锁存器的与非门或者或非门中，每个与非门或者或非门中的NMOS晶体管与另一与非门或者或非门中的NMOS晶体管相邻设置，每个与非门或者或非门中的PMOS晶体管与另一与非门或者或非门中的PMOS晶体管相邻设置。

5.根据权利要求1所述的输出驱动电路，其特征在于，

所述第一反相器组的第一端和所述第二反相器组的第一端接入输入信号，所述第一反相器组的第二端和所述第二反相器组的第二端分别与所述锁存单元的第一端和第二端连接，所述锁存单元的第三端和第四端分别与所述第三反相器组和第四反相器组的第一端连接，其中，所述锁存单元的第一端和第二端为其输入端，所述锁存单元的第三端和第四端为其输出端，

所述第一晶体管和所述第二晶体管均具有第一端、第二端和控制端，所述第三反相器组的第二端与所述第一晶体管的控制端连接，所述第四反相器组的第二端与所述第二晶体管的控制端连接，所述第一晶体管和所述第二晶体管的第一端分别接入第一电源信号和第二电源信号，所述第一晶体管的第二端和所述第二晶体管的第二端连接作为输出端。

6.根据权利要求1所述的输出驱动电路，其特征在于，第一晶体管为PMOS晶体管，第二晶体管为NMOS晶体管，且所述第一晶体管和所述第二晶体管的参数互补对称。

7.根据权利要求1-6任一项所述的输出驱动电路，其特征在于，每个晶体管形成在独立的阱中或者每两个相同类型的晶体管形成在独立的阱中。

8.根据权利要求7所述的输出驱动电路，其特征在于，相邻的同一掺杂类型的阱之间的距离大于等于第一阈值。

9.根据权利要求7所述的输出驱动电路，其特征在于，每个阱的内径小于等于第二阈值。

10.一种输出驱动器，其特征在于，包括权利要求1-9任一项所述的输出驱动电路。

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