CN112530934A - 半导体装置 - Google Patents

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diode
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彭柏霖
竹立炜
蔡明甫
李介文
苏郁迪
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Abstract

一种半导体装置包括第一二极管、第二二极管、箝位电路及第三二极管。第一二极管耦接在输入/输出(I/O)垫与第一电压端子之间。第二二极管与第一二极管、I/O垫及第二电压端子耦接。箝位电路耦接在第一电压端子与第二电压端子之间。第二二极管及箝位电路用以引导在I/O垫与第一电压端子之间流动的静电放电(electrostatic discharge，ESD)电流的第一部分。耦接至第一电压端子的第三二极管以及第二二极管包括第一半导体结构，其用以引导在I/O垫与第一电压端子之间流动的ESD电流的第二部分。

Description

半导体装置
技术领域
本案是关于一种半导体装置，特别是一种具有在输入输出垫至电压端子之 间用以静电放电的半导体结构的半导体装置。
背景技术
ESD事件产生极高的电压并导致短持续时间的高电流脉冲，此可损坏集 成电路元件。如此，二极管串触发SCR(diode string triggered SCR,DTSCR)或 低压触发SCR(lowvoltage triggered SCR,LVTSCR)广泛用于低电容ESD保护。 在一些情况下，DTSCR在ESD事件期间遭受电压过冲，而LVTSCR的效能 由于电容系数而需要提高。
发明内容
根据本案的一实施例，揭露一种半导体装置包括第一二极管、第二二极管、 箝位电路及第三二极管。第一二极管耦接在输入/输出(I/O)垫与第一电压端子 之间。第二二极管与第一二极管、I/O垫及第二电压端子耦接。箝位电路耦接 在第一电压端子与第二电压端子之间。第二二极管及箝位电路用以引导在I/O 垫与第一电压端子之间流动的静电放电(electrostatic discharge，ESD)电流的第 一部分。耦接至第一电压端子的第三二极管以及第二二极管包括第一半导体结 构，其用以引导在I/O垫与第一电压端子之间流动的ESD电流的第二部分。
附图说明
当结合随附诸图阅读时，得以自以下详细描述最佳地理解本揭示案的态 样。应注意，根据行业上的标准实务，各种特征未按比例绘制。事实上，为了 论述清楚，可任意地增大或减小各种特征的尺寸。
图1为根据一些实施例的半导体装置的部分的等效电路；
图2A为根据一些实施例的在图1中的半导体装置的一区段的平面图中的 布局图，且图2B为根据各种实施例的在图2A中的半导体装置的布局图的横 截面图；
图3A为根据各种实施例的半导体装置的部分的等效电路，且图3B为根 据一些实施例的在图3A中的半导体装置的一区段的平面图中的布局图；
图4A为根据各种实施例的半导体装置的一区段的平面图中的布局图，且 图4B为图4A中的半导体装置的布局图的横截面图；图4C及图4D为根据各 种实施例的半导体装置的平面图中的布局图；
图5A为根据各种实施例的半导体装置的一区段的平面图中的布局图，且 图5B及图5C为图5A中的半导体装置的布局图的横截面图；图5D及图5E 为根据各种实施例的半导体装置的平面图中的布局图；
图6为根据各种实施例的半导体装置的部分的等效电路；
图7A为根据一些实施例的在图6中的半导体装置的一区段的平面图中的 布局图；图7B为根据各种实施例的在图7A中的半导体装置的布局图的横截 面图；
图8A为半导体装置的部分的等效电路，且图8B为根据一些实施例的在 图8A中的半导体装置的一区段的平面图中的布局图；
图9A为根据一些实施例的在图6中的半导体装置的一区段的平面图中的 布局图，其具有掺杂区域的另一布置；图9B为根据各种实施例的在图9A中 的半导体装置的布局图的横截面图；图9C及图9D为根据一些实施例的在图 9A中的半导体装置的平面图中的布局图；
图10为根据各种实施例的半导体装置的部分的等效电路；
图11A为根据各种实施例的在图10中的等效电路的操作的示意图；图11B 为根据一些实施例的在图11A中的半导体装置的一区段的平面图中的布局图， 且图11C为图11B中的半导体装置的布局图的横截面图；
图12A为根据各种实施例的在图10中的等效电路的另一操作的示意图； 图12B为根据一些实施例的在图12A中的半导体装置的一区段的平面图中的 布局图，且图12C为图12B中的半导体装置的布局图的横截面图；
图13A为根据各种实施例的半导体装置的部分的等效电路，且图13B为 根据一些实施例的在图13A中的半导体装置的一区段的平面图中的布局图；
图14为根据各种实施例的用于操作半导体装置的方法的流程图。
【符号说明】
100,300-600,800,1000,1300:半导体装置
110:输入/输出(I/O)垫
120:电源钳位电路
130:内部电路
VDD,VSS:供应电压,电压端子
IN:ESD电流
Dp,Dn,Dn’,Dp1-Dpm,Dn1-Dnm,Dn’1-Dn’m,Dp’,Dp’1-Dp’m:二极管
R:电阻
ESDP1-ESDP4,ESDP11-ESDP1m,ESDP21-ESDP2m,ESDP31-ESDP3m:ES D路径
CELL1-CELL6,CELL11-CELL1m,CELL21-CELL2m,CELL31-CELL3m,CE LL41-CELL4m,CELL51-CELL5m,CELL61-CELL6m:ESD单元
PW1-PW3:P阱
NW1-NW3:N阱
CL1:I/O垫金属连接层
CL2:VDD金属连接层
CL3:VSS金属连接层
VSSP+,DpP+,DnP+,Dn’P+,DnP+1-DnP+p,
VSSP+1-VSSP+p,VDDP+,Dp’P+:P+掺杂区域,区域
VSSN+,DnN+,Dn’N+,DpN+,DpN+1-DpN+P,VDDN+,VDDN+1-VDDN+P,D p’N+1-Dp’N+P,Dp’N+:N+型掺杂区域,区域
XX’:横截线
P1,P11-P1m,:PNP路径
P2,P21-P2m,P3,P31-P3m:NPN路径
SI:浅沟槽隔离
R1-R4:寄生电阻
T1,T3,T5,T9:寄生PNP晶体管
T2,T4,T6,T10:寄生NPN晶体管
T7-T8:寄生晶体管
PS:P型基板
1400:方法
1401,1402:步骤
具体实施方式
以下揭示内容提供用于实施所提供标的的不同特征的许多不同实施例或 实例。以下描述部件及布置的特定实例以简化本揭示案的一实施例。当然，此 些仅为实例，且并不意欲为限制性的。举例而言，在如下描述中第一特征在第 二特征之上或在第二特征上形成可包括其中第一特征与第二特征形成为直接 接触的实施例，且亦可包括其中额外特征可在第一特征与第二特征之间形成而 使得第一特征与第二特征可不直接接触的实施例。另外，本揭示案可在各种实 例中重复元件符号及/或字母。此重复是出于简化及清楚目的，且其自身并不 表示所论述的各种实施例及/或配置之间的关系。
另外，为了描述简单，可在本文中使用诸如“在……下面”、“下方”、 “下部”、“上方”、“上部”及类似术语的空间相对术语，以描述如诸图中 所绘示的一个元件或特征与另一(其他)元件或特征的关系。除了诸图中所描 绘的定向以外，此些空间相对术语意欲涵盖元件在使用中或操作中的不同定 向。装置可以其他方式定向(旋转90度或以其他定向)，且可同样相应地解 释本文中所使用的空间相对描述词。
现参考图1。图1为根据一些实施例的半导体装置100的部分的等效电路。 为了说明，半导体装置100包括输入/输出(I/O)垫110、二极管Dp、Dn及Dn'、 电阻R、电源箝位电路120，及内部电路130。如图1中所绘示，二极管Dp 的阳极耦接至I/O垫110，且二极管Dp的阴极耦接至电压端子，此电压端子 用以接收供应电压VDD(其在以下段落中亦称作“电压端子VDD”)。电阻 R耦接在二极管Dp与电源箝位电路120之间。电源箝位电路120耦接在电压 端子VDD与用以接收供应电压VSS的电压端子(其在以下段落中亦称作“电 压端子VSS”)之间。在一些实施例中，电源箝位电路120用以箝位电压端子 VDD与电压端子VSS之间的电压。二极管Dn'的阳极及阴极耦接至电压端子 VSS。二极管Dn的阳极耦接至电压端子VSS。二极管Dn的阴极、I/O垫110 及二极管Dp的阳极彼此耦接。
如图1中所绘示，内部电路130耦接至I/O垫110。在一些实施例中，内 部电路130用以接收经由I/O垫110输入的信号，或发送经由I/O垫110输出 的信号。在一些实施例中，内部电路130包括用以处理经由I/O垫110发送的 信号或回应于经由I/O垫110发送的信号来操作的逻辑或电路。
在一些实施例中，通过在基板上的N型阱区域或P型阱区域中安置N型 扩散区域及P型扩散区域而形成二极管Dp、Dn及Dn'。将在以下段落中论述 二极管Dp、Dn及Dn'的配置的细节。然而，本揭示案的一实施例的范畴并不 意欲限于上述类型，且二极管Dp、Dn及Dn'的类型的其他适当布置在本揭示 案的一实施例的涵盖范畴内。
在一些实施例中，电阻R表示由布置成将电源箝位电路120与电压端子 VDD、二极管Dp或其他对应元件耦接的金属布线所贡献的电阻。在各种实施 例中，省略电阻R，且因此不会影响半导体装置100中的电路的操作。
为了说明，如图1中所示，二极管Dn的阳极用以接收供应电压VSS。二 极管Dp的阴极用以接收供应电压VDD。在一些实施例中，供应电压VSS为 接地电压，且供应电压VDD为电源电压。
在静电放电(electrostatic discharge,ESD)事件期间，在I/O垫110处瞬时建 立大量正电位，此通常是由与静电场的直接或间接接触引起的。当ESD事件 发生时，在半导体装置100中导通多个ESD路径(包括(例如)如图1中所 示的ESDP1及ESDP2)，以使ESD电流IN放电。具体而言，如图1中所示， ESD电流IN的一部分在I/O垫110与电压端子VSS之间流动，且被导向经过 ESD路径ESDP1，此ESD路径ESDP1是由二极管Dp、电阻R及电源箝位电 路120形成。ESD电流IN的另一部分在I/O垫110与电压端子VSS之间流动， 且被导向经过ESD路径ESDP2，其中二极管Dp及二极管Dn'包括用以使ESD 电流IN的部分放电的半导体结构。以下论述二极管Dp及二极管Dn'中所包括 的半导体结构的细节。
为了进一步理解在图1中的实施例中所示的半导体装置100的部分的结 构，现参考图2A及图2B。图2A为根据一些实施例的在图1中的半导体装置 100的一区段的平面图中的布局图。图2B为根据各种实施例的在图2A中的 半导体装置100的布局图沿横截线XX’的横截面图。
为了说明，如图2A及图2B中所示，半导体装置100包括安置在P型基 板PS上的P阱PW1、N阱NW1、P阱PW2(如图2B中所示)、二极管Dp、 Dn'及Dn、I/O垫金属连接层CL1、VDD金属连接层CL2，及VSS金属连接 层CL3。为了说明的简单，图2B中未图示I/O垫金属连接层CL1、VDD金属 连接层CL2及VSS金属连接层CL3。
为了说明，如图2A中所示，I/O垫金属连接层CL1安置在P+掺杂区域 DpP+及N+掺杂区域DnN+上，以用于区域DpP+、DnN+及I/O垫110的连接。 VDD金属连接层CL2安置在N+型掺杂区域DpN+上，以用于N+型掺杂区域 DpN+及电压端子VDD的连接。VSS金属连接层CL3安置在N+掺杂区域 Dn'N+、P+掺杂区域Dn'P+、P+掺杂区域DnP+、N+掺杂区域DnN+、N+掺杂 区域VSSN+及P+掺杂区域VSSP+上，以用于区域Dn'N+、Dn'P+、DnP+、DnN+、 VSSN+、VSSP+及电压端子VSS的连接。
在一些实施例中，二极管Dp、Dn'及Dn以及如上所述的半导体结构的至 少一部分用以形成为如图2A中所示的ESD单元CELL1。然而，本揭示案的 一实施例的范畴并不限于此种ESD单元，且其他适当种类的ESD单元在本揭 示案的一实施例的涵盖范畴内。举例而言，取决于半导体装置100所需的电流 能力，可视需要修改掺杂区域的宽度、长度、掺杂区域之间的间距以及连接层 的布置。
除了如上关于图2A所论述的区域以外，半导体装置100进一步包括浅沟 槽隔离(shallow trench isolation,STI)SI。在图2B中图示浅沟槽隔离SI的配置 以及如上关于图2A所论述的区域。此外，如图2B中所示，二极管Dp包括形 成在N阱NW1中的区域DpP+及区域DpN+。区域DpP+用作二极管Dp的阳 极，且用以耦接至I/O垫110。区域DpN+用作二极管Dp的阴极，且用以耦接 至电压端子VDD以接收供应电压VDD。二极管Dn'包括形成在与N阱NW1相邻的P阱PW2中的P+掺杂区域Dn'P+及N+掺杂区域Dn'N+。区域Dn'P+ 用作二极管Dn'的阳极。区域Dn'N+用作二极管Dn'的阴极。区域Dn'P+及Dn'N+ 用以耦接至电压端子VSS，以接收供应电压VSS。二极管Dn包括形成在P阱 PW2中的区域DnP+及区域DnN+。区域DnP+用作二极管Dn的阳极，且耦接 至电压端子VSS以接收供应电压VSS。区域DnN+用作二极管Dn的阴极，且 用以耦接至I/O垫110。
通过如上关于图2B所述的半导体结构，寄生PNP晶体管T1、寄生NPN 晶体管T2及寄生电阻R1、R2及R3如图2B中所示一般形成并耦接。在一些 实施例中，寄生PNP晶体管T1、寄生NPN晶体管T2及寄生电阻R1、R2及 R3一起作为等效硅控整流器(silicon controlledrectifier,SCR)电路。出于说明性 目的给出图2B中所示的等效SCR电路。各种等效SCR电路在本揭示案的一 实施例的涵盖范畴内。举例而言，在各种实施例中，省略寄生电阻R1、R2或R3中的至少一者。
寄生PNP晶体管T1包括作为射极的区域DpP+、作为基极的N阱NW1 及作为集极的P型基板PS。寄生PNP晶体管T1的基极经由寄生电阻R1耦接 至区域DpN+，此寄生电阻R1表示N阱NW1的固有电阻。PNP晶体管T1 的集极经由寄生电阻R2及R3耦接至区域Dn'P+，其中寄生电阻R2表示P型 基板PS的固有电阻，且寄生电阻R3表示P阱PW2的固有电阻。寄生NPN 晶体管T2包括作为集极的N阱NW1、作为基极的P阱PW2，及作为射极的 区域Dn'N+。寄生NPN晶体管T2的集极耦接至寄生PNP晶体管T1的基极。 寄生NPN晶体管T2的基极经由寄生电阻R2及R3耦接至区域Dn'P+。寄生 NPN晶体管T2的射极耦接至区域Dn'N+。
在一些实施例中，区域VSSN+、DpN+、Dn'N+、DnN+掺杂有n型掺杂剂， 包括(诸如)磷、砷或其组合。P+掺杂区域VSSP+、DpP+、Dn'P+、DnP+掺 杂有p型掺杂剂，包括(诸如)硼、铟、铝、镓或其组合。在一些实施例中， 除非另有说明，否则本文中所揭示的P阱是通过以p型掺杂剂来掺杂基板形成 的。类似地，除非另有说明，否则本文中所揭示的N阱是通过以n型掺杂剂 来掺杂基板形成的。在一些实施例中，P型基板PS包括掺杂有p型掺杂剂的 半导体材料，诸如但不限于硅、锗、化合物半导体(包括碳化硅)及砷化镓。 在一些实施例中，通过在N阱NW1及P阱PW1、PW2中形成沟槽并以介电 材料(包括(例如)二氧化硅、高密度电浆(HDP)氧化物或类似者)填充此些 沟槽来形成浅沟槽隔离SI。
继续参考图2B，为了说明，二极管Dp及二极管Dn'中所包括的半导体结 构用作ESD路径ESDP2(亦如图1中所示)，且用以作为如上所述的等效硅 控整流器(SCR)电路。换言之，二极管Dp的区域DpP+、N阱NW1、P型基板 PS、P阱PW2以及二极管Dn'的区域Dn'N+及Dn’P+用以作为SCR电路。举 例而言，在一些实施例中，自I/O垫110注入的ESD电流IN的一部分流经区 域DpP+、N阱NW1、P型基板PS、P阱PW2以及二极管Dn'的区域Dn'N+ 及Dn'P+，流至电压端子VSS。
在操作中，在ESD正对VSS(Positive-to-VSS，后文中称作“PS”模式) 或正静电放电事件期间，图1的二极管Dp及电源箝位电路120接通，以进一 步触发图2B的SCR电路。ESD电流IN的至少一部分自I/O垫110流经图1 的ESD路径ESDP1至电压端子VDD，此ESD路径ESDP1包括二极管Dp的 区域DpP+、N阱NW1以及二极管Dp的区域DpN+。此外，寄生晶体管T1及寄生晶体管T2在PS模式期间接通。因此，ESD电流IN的另一部分自I/O 垫110流经ESD路径ESDP2，流至电压端子VSS，此ESD路径ESDP2包括 寄生晶体管T1(对应于二极管Dp的区域DpP+、N阱NW1、P型基板PS)、 寄生电阻R2(对应于P型基板PS)、寄生晶体管T2(对应于N阱NW1、P阱PW2及区域Dn'N+)及寄生电阻R3，流至电压端子VSS。关于图1、图2A 及图2B中所绘示的配置，除了ESD路径ESDP1(其中ESD电流IN流经二 极管Dp、图1中的电阻R以及电源箝位电路120)以外，ESD电流IN的一部 分进一步经由ESD路径ESDP2分流至接地。
在一些实施例中，半导体装置100进一步包括形成在P阱PW1中的区域 VSSP+及VSSN+，如图2B中所示。为了说明，区域VSSN+掺杂有如上所述 的n型掺杂剂。通过包括P阱PW1中的区域VSSN+的半导体结构，在一些实 施例中亦导通ESD路径ESDP3。在各种实施例中，ESD路径ESDP3亦实施 有另一等效SCR电路，为了说明的简单，图2B中未图示此另一等效SCR电 路。ESD电流IN的另一部分自I/O垫110流经ESD路径ESDP3(包括二极管 Dp的区域DpP+，及区域VSSN+)，流至电压端子VSS。
出于说明性目的，给出图2A及图2B的配置。以上在图2A及图2B中提 及的元件的各种配置在本揭示案的一实施例的涵盖范畴内。举例而言，在各种 实施例中，省略包括P阱PW1及区域VSSP+及VSSN+的半导体结构。
现参考图3A。图3A为根据各种实施例的半导体装置300的部分的等效 电路。关于图1的实施例，为了易于理解，以相同元件符号表示图3A中的相 同元件。为了简要起见，本文中省略已在以上段落中详细论述的类似元件的特 定操作，除非需要介绍与图3A中所示的元件的协作关系。
与图1中所示的实施例相比较，图3A中所示实施例中的半导体装置300 包括并行耦接在I/O垫110与电压端子VDD之间的多个二极管Dp1至Dpm、 并行耦接在I/O垫110与电压端子VSS之间的多个二极管Dn1至Dnm，及并 行耦接至电压端子VSS的多个二极管Dn'1至Dn'm。在一些实施例中，二极 管Dp1至Dpm中的每一者皆与如关于图1至图2B所论述的二极管Dp等同。 在一些实施例中，二极管Dn1至Dnm中的每一者皆与如关于图1至图2B所 论述的二极管Dn等同。在一些实施例中，二极管Dn'1至Dn'm中的每一者皆 与如关于图1至图2B所论述的二极管Dn'等同。此外，在一些实施例中，二 极管Dp1至Dpm、二极管Dn1至Dnm以及二极管Dn'1至Dn'm的数目彼此 不同。换言之，在一些实施例中，半导体装置300包括耦接至二极管Dp1的 二极管Dp2至Dpm中的至少一个二极管、耦接至二极管Dn1的二极管Dn2 至Dnm中的至少一个二极管，以及耦接至二极管Dn'1的二极管Dn'2至Dn'm 中的至少一个二极管。
现参考图3B。图3B为根据一些实施例的在图3A中的半导体装置300的 一区段的平面图中的布局图。为了说明，半导体装置300包括布置成阵列的多 个ESD单元CELL11至CELL1m。ESD单元CELL11至CELL1m中的每一个 单元具有与在图2A中所示的实施例中的ESD单元CELL1相同的配置。如图 3B中所示，ESD单元CELL12与ESD单元CELL11相邻，ESD单元CELL13 与ESD单元CELL12相邻，等等。然而，本揭示案的一实施例的范畴并不意 欲限于成阵列的多个ESD单元的前述布置，且多个ESD单元的其他适当种类 的布置在本揭示案的一实施例的涵盖范畴内。举例而言，取决于半导体装置 300所需要的电流能力，可视需要修改阵列中所包括的ESD单元的数目。
具体在图3B中绘示出，半导体装置300提供由ESD单元CELL11至 CELL1m所提供的多个ESD路径ESDP11至ESDP1m、多个ESD路径ESDP21 至ESDP2m以及多个ESD路径ESDP31至ESDP3m。在一些实施例中，ESD 路径ESDP11至ESDP1m中的每一者具有与图2A及图2B中所示的实施例中 的ESD路径ESDP1相同的配置。以相同方式，ESD路径ESDP21至ESDP2m 中的每一者具有与ESD路径ESDP2相同的配置，且ESD路径ESDP31至 ESDP3m中的每一者具有与ESD路径ESDP3相同的配置。换言之，ESD路径 ESDP11至ESDP1m用以协作以使ESD电流IN的一部分在I/O垫110与电压 端子VSS之间放电。ESD路径ESDP21至ESDP2m用以协作以使ESD电流IN的另一部分经由二极管Dp1至Dpm及二极管Dn'1至Dn'm中所包括的半导体 结构放电。ESD路径ESDP31至ESDP3m用以协作以使ESD电流IN的另一 部分自二极管Dp1至Dpm的阳极至电压端子VSS放电。
出于说明性目的，给出二极管Dp1至Dpm、Dn1至Dnm、Dn'1至Dn'm 以及ESD单元CELL11至CELL1m的配置。上述元件的各种配置皆在本揭示 案的一实施例的涵盖范畴内。举例而言，在各种实施例中，ESD单元CELL11 至CELL1m是成列或矩阵布置，而非如图3B中所示成行布置。
现参考图4A及图4B。图4A为根据各种实施例的半导体装置400的一区 段的平面图中的布局图。图4B为根据各种实施例的在图4A中的半导体装置 400的布局图沿横截XX’的横截面图。关于图4A及图4B的实施例，为了易 于理解，以相同元件符号表示图2A及图2B中的相同元件。为了简要起见， 本文中省略已在以上段落中详细论述的类似元件的特定操作，除非需要介绍与 图4A及图4B中所示的元件的协作关系。
与图2A及图2B中所示的实施例相比较，为了说明，在图4A及图4B中 所示的实施例中，二极管Dn'的区域Dn'P+及Dn'N+在N阱NW1的一侧处安 置在P阱PW2中，而二极管Dn的掺杂区域在N阱NW1的另一侧处安置在P 阱PW1中。P阱PW1及PW2与N阱NW1相邻。此外，在P阱PW1中沿横 截线XX’的方向布置多个P+掺杂区域DnP+1至DnP+p(每一者具有如图4A 中所示的带状配置)。区域DnP+1用作二极管Dn的阳极。P+掺杂区域DnP+1 至DnP+p中的每一区域经由安置于其上的VSS金属连接层CL3耦接至电压端 子VSS。在一些实施例中，前述二极管Dn'、Dp及Dn以及如上所述的半导体 结构的至少一部分用以形成为如图4A中所示的ESD单元CELL2。应注意， 在一些其他实施例中，P+掺杂区域(图4B中未图示)安置在P阱PW2中的 区域Dn'N+旁边。P+掺杂区域中的每一区域经由安置于其上的VSS金属连接 层CL3耦接至电压端子VSS。
通过如上关于图4B所论述的半导体结构，寄生PNP晶体管T3如图4B 中所示一般形成并耦接。为了说明，区域DpP+用作将耦接至I/O垫110的寄 生PNP晶体管T3的射极，N阱NW1用作寄生PNP晶体管T3的基极，且P 型基板PS用作寄生PNP晶体管T3的集极。寄生PNP晶体管T3、P型基板 PS、P阱PW以及区域DnP+1至DnP+p用以形成为用于将正闩锁电流分流至 电压端子VSS的PNP路径P1。举例而言，在一些实施例中，在ESD PS模式 事件期间，二极管Dp及电源箝位电路120接通，由正杂讯引起的外部闩锁电 洞(latchup holes)在区域DpP+处被注入至二极管Dp中。随后，闩锁电洞流 经寄生PNP晶体管T3、P型基板PS、P阱PW1、区域VSSP+1至VSSP+p流 至电压端子VSS，此电压端子VSS在一些实施例中耦接至接地电压。
现参考图4C。图4C为根据各种实施例的半导体装置400的平面图中的布 局图。为了说明，半导体装置400包括成阵列的多个ESD单元CELL21至 CELL2m。ESD单元CELL21至CELL2m中的每一个单元具有与在图4A中所 示的实施例中的ESD单元CELL2相同的配置。如图4C中所示，ESD单元 CELL22与ESD单元CELL21相邻，ESD单元CELL23与ESD单元CELL22 相邻，等等。然而，本揭示案的一实施例的范畴并不意欲限于多个ESD单元 的前述布置，且阵列的其他适当种类的布置在本揭示案的一实施例的涵盖范畴 内。举例而言，取决于半导体装置400所需要的电流能力，可视需要修改阵列 中所包括的ESD单元的数目。
具体在图4C中绘示出，所示半导体装置400提供由ESD单元CELL21 至CELL2m所提供的多个ESD路径ESDP11至ESDP1m以及多个ESD路径 ESDP21至ESDP2m。在一些实施例中，ESD路径ESDP11至ESDP1m中的每 一者具有与图2A及图2B中所示的实施例中的ESD路径ESDP1相同的配置。 以相同方式，ESD路径ESDP21至ESDP2m中的每一者具有与ESD路径ESDP2相同的配置。换言之，ESD路径ESDP11至ESDP1m用以协作以使ESD电流 IN的一部分在I/O垫110与电压端子VSS之间放电。ESD路径ESDP21至 ESDP2m用以协作以使ESD电流IN的另一部分经由二极管Dp1至Dpm及二 极管Dn'1至Dn'm中所包括的半导体结构放电。半导体装置400亦提供多个 PNP路径P11至P1m(为了简要起见未在图4C中图示)，其协作以将正闩锁 电流分流至电压端子VSS。
现参考图4D。图4D为根据各种实施例的半导体装置400的平面图中的 布局图。为了说明，半导体装置400包括成阵列的ESD单元CELL11至CELL1m 以及ESD单元CELL21至CELL2m。如图4D中所示，ESD单元CELL11与 ESD单元CELL21相邻。ESD单元CELL11及CELL21的相同配置可重复许 多次。然而，本揭示案的一实施例的范畴并不意欲限于阵列的前述布置，且阵 列的其他适当种类的布置在本揭示案的一实施例的涵盖范畴内。举例而言，取 决于半导体装置400所需要的电流能力，可视需要修改阵列中所包括的多个 ESD单元CELL11至CELL1m以及多个ESD单元CELL21至CELL2m的数目。
具体在图4D中绘示出，所示半导体装置400提供在ESD单元CELL21 至CELL2m中的多个ESD路径ESDP11至ESDP1m及多个ESD路径ESDP21 至ESDP2m；在ESD单元CELL11至CELL1m中的多个ESD路径ESDP11至 ESDP1m、多个ESD路径ESDP21至ESDP2m及多个ESD路径ESDP31至ESDP3m。换言之，在ESD单元CELL11至CELL1m中的ESD路径ESDP11 至ESDP1m以及在ESD单元CELL21至CELL2m中的ESD路径ESDP11至 ESDP1m用以协作以使ESD电流IN的一部分在I/O垫110与电压端子VSS 之间放电。在ESD单元CELL11至CELL1m中的ESD路径ESDP21至ESDP2m 以及在ESD单元CELL21至CELL2m中的ESD路径ESDP21至ESDP2m用 以协作以使ESD电流IN的另一部分经由在ESD单元CELL11至CELL1m及 ESD CELL21至CELL2m单元中的二极管Dp1至Dpm及二极管Dn'1至Dn'm 中所包括的半导体结构放电。在ESD单元CELL11至CELL1m中的ESD路径 ESDP31至ESDP3m用以协作以使ESD电流IN的另一部分自ESD单元 CELL11至CELL1m中的二极管Dp1至Dpm的阳极至电压端子VSS放电。半 导体装置400亦提供ESD单元CELL21至CELL2m中的PNP路径P11至P1m (为了简要起见未在图4D中图示)，其协作以将正闩锁电流分流至电压端子 VSS。
出于说明性目的给出ESD单元CELL11至CELL1m及ESD单元CELL21 至CELL2m的配置。上述元件的各种配置皆在本揭示案的一实施例的涵盖范 畴内。举例而言，在一些实施例中，ESD单元CELL11至CELL1m中的两个 相邻者被安置成在ESD单元CELL21至CELL2m中的三者旁边。换言之，在 一些实施例中，多个ESD单元CELL11至CELL1m中的至少一者及多个ESD 单元CELL21至CELL2m中的至少一者布置成阵列。可根据应用来修改阵列 中的ESD单元CELL11至CELL1m及ESD单元CELL21至CELL2m的组合。
在一些实施例中，将二极管Dp及Dn的半导体结构设计成彼此紧邻，用 于进一步降低本揭示案的一实施例中的半导体装置的输入寄生电容，但本揭示 案的一实施例并不限于此。
现参考图5A、图5B及图5C。根据各种实施例，图5A为半导体装置500 的一区段的平面图中的布局图，且图5B及图5C为图5A中的半导体装置500 沿横截线XX’的横截面图。关于图2A及图2B的实施例，为了易于理解，以 相同元件符号表示图5A、图5B及图5C中的相同元件。为了简要起见，本文 中省略已在以上段落中详细论述的类似元件的特定操作，除非需要介绍与图 5A、图5B及图5C中所示的元件的协作关系。
与图2A及图2B中所示的实施例相比较，为了说明，在图5A及图5B中 所示的实施例中，在N阱NW1中沿横截线XX’的方向布置多个N+掺杂区域 DpN+1至DpN+P(每一者具有如图5A中所示的带状配置)。区域DpN+1用 作二极管Dp的阴极。N+掺杂区域DpN+1至DpN+P中的每一区域经由安置于 其上的VDD金属连接层CL2耦接至电压端子VDD。在一些实施例中，前述二极管Dn'、Dp及Dn以及如上所述的半导体结构的至少一部分用以形成为如 图5A中所示的ESD单元CELL3。
通过如上关于图5C所论述的半导体结构，寄生NPN晶体管T4如图5C 中所示一般形成并耦接。为了说明，区域DnN+用作将耦接至I/O垫110的寄 生NPN晶体管T4的射极，P阱PW2用作寄生晶体管T4的基极，且区域DpN+1 至DpN+p用作寄生NPN晶体管T4的集极。寄生NPN晶体管T4用以形成用 于将负闩锁电流分流至电压端子VDD的NPN路径P2。举例而言，在一些实施例中，负杂讯发生在I/O垫110处，且外部电子在区域DnN+处被注入至二 极管Dn中(NPN路径的箭头指示电流的方向，而电子在相反方向上流动)。 随后，闩锁电子流经区域DnN+、P阱PW2以及N阱NW2、区域DpN+1至 DpN+P，流至电压端子VDD，此电压端子VDD在一些实施例中耦接至接地 电压。
现参考图5D。图5D为根据各种实施例的半导体装置500的平面图中的 布局图。为了说明，半导体装置500包括成阵列的多个ESD单元CELL31至 CELL3m。ESD单元CELL31至CELL3m中的每一个单元具有与在图5A中所 示的实施例中的ESD单元CELL3相同的配置。如图5D中所示，ESD单元 CELL32与ESD单元CELL31相邻，ESD单元CELL33与ESD单元CELL32 相邻，等等。然而，本揭示案的一实施例的范畴并不意欲限于多个ESD单元 的前述布置，且阵列的其他适当种类的布置在本揭示案的一实施例的涵盖范畴 内。举例而言，取决于半导体装置500所需要的电流能力，可视需要修改阵列 中所包括的ESD单元的数目。
具体在图5D中绘示出，所示半导体装置500提供由ESD单元CELL31 至CELL3m所提供的多个ESD路径ESDP11至ESDP1m以及多个ESD路径 ESDP21至ESDP2m。在一些实施例中，ESD路径ESDP11至ESDP1m中的每 一者具有与图2A及图2B中所示的实施例中的ESD路径ESDP1相同的配置。 以相同方式，ESD路径ESDP21至ESDP2m中的每一者具有与ESD路径ESDP2相同的配置。换言的，ESD路径ESDP11至ESDP1m用以协作以使ESD电流 IN的一部分在I/O垫110与电压端子VSS之间放电。ESD路径ESDP21至 ESDP2m用以协作以使ESD电流IN的另一部分经由二极管Dp1至Dpm及二 极管Dn'1至Dn'm中所包括的半导体结构放电。半导体装置500亦提供多个 NPN路径P21至P2m(为了简要起见未在图5D中图示)，其协作以将负闩锁 电流分流至电压端子VDD。
现参考图5E。图5E为根据各种实施例的半导体装置500的平面图中的布 局图。为了说明，半导体装置500包括成阵列的多个ESD单元CELL31至 CELL3m及多个ESD单元CELL11至CELL1m。如图5E中所示，ESD单元 CELL11与ESD单元CELL31相邻。ESD单元CELL11及CELL31的相同配 置可重复许多次。然而，本揭示案的一实施例的范畴并不意欲限于阵列的前述布置，且阵列的其他适当种类的布置在本揭示案的一实施例的涵盖范畴内。举 例而言，取决于半导体装置500所需要的电流能力，可视需要修改阵列中所包 括的多个ESD单元CELL11至CELL1m以及多个ESD单元CELL31至 CELL3m的数目。
具体在图5E中绘示出，所示半导体装置500提供在ESD单元CELL31 至CELL3m中的多个ESD路径ESDP11至ESDP1m及多个ESD路径ESDP21 至ESDP2m；在ESD单元CELL11至CELL1m中的多个ESD路径ESDP11至 ESDP1m、多个ESD路径ESDP21至ESDP2m及多个ESD路径ESDP31至ESDP3m。换言之，在ESD单元CELL31至CELL3m中的ESD路径ESDP11 至ESDP1m以及在ESD单元CELL11至CELL1m中的ESD路径ESDP11至 ESDP1m用以协作以使ESD电流IN的一部分在I/O垫110与电压端子VSS 之间放电。在ESD单元CELL31至CELL3m中的ESD路径ESDP21至ESDP2m 以及在ESD单元CELL11至CELL1m中的ESD路径ESDP21至ESDP2m用 以协作以使ESD电流IN的另一部分经由在ESD单元CELL31至CELL3m及 ESD单元CELL11至CELL1m中的二极管Dp1至Dpm及二极管Dn'1至Dn'm 中所包括的半导体结构放电。在ESD单元CELL11至CELL1m中的ESD路径ESDP31至ESDP3m用以协作以使ESD电流IN的另一部分自ESD单元 CELL11至CELL1m中的二极管Dp1至Dpm的阳极至电压端子VSS放电。半 导体装置500亦提供ESD单元CELL31至CELL3m中的NPN路径P21至P2m (为了简要起见未在图5E中图示)，其协作以将负闩锁电流分流至电压端子 VSS。
出于说明性目的给出ESD单元CELL11至CELL1m及ESD单元CELL31 至CELL3m的配置。上述元件的各种配置皆在本揭示案的一实施例的涵盖范 畴内。举例而言，在一些实施例中，ESD单元CELL31至CELL3m连同ESD 单元CELL21至CELL2m一起形成在半导体装置500中。
现参考图6。图6为根据各种实施例的半导体装置600的部分的等效电路。 关于图1的实施例，为了易于理解，以相同元件符号表示图6中的相同元件。 为了简要起见，本文中省略已在以上段落中详细论述的类似元件的特定操作， 除非需要介绍与图6中所示的元件的协作关系。
与图1相比较，如图6中所示，半导体装置600不包括二极管Dn'。半导 体装置600包括二极管Dp'。二极管Dp'的阳极及阴极用以接收供应电压VDD。 在一些实施例中，供应电压VDD为接地电压。
继续参考图6，在ESD负对VDD(negative-to-VDD，后文中称作“ND 模式”)或负静电放电事件期间，在I/O垫110处瞬时建立大量负电位。二极 管Dn及电源箝位电路120接通，以进一步触发已形成的SCR电路(包括二极 管Dn及Dp')。为了说明，在半导体装置600中导通多个ESD路径(包括(例 如)如图6中所示的ESDP1及ESDP2)，以使ESD电流IN放电。具体而言，如图6中所示，ESD电流IN的一部分在I/O垫110与电压端子VDD之间流 动，且被导向经过ESD路径ESDP1，此ESD路径ESDP1是由二极管Dn、电 阻R及电源箝位电路120形成。ESD电流IN的另一部分在I/O垫110与电压 端子VDD之间流动，且被导向经过ESD路径ESDP2，其中二极管Dn及二极 管Dp'包括用以使ESD电流IN的部分放电的半导体结构。以下论述二极管Dp' 及二极管Dn中所包括的半导体结构的细节。
为了进一步理解在图6中的实施例中所示的半导体装置600的结构，现参 考图7A及图7B。图7A为根据一些实施例的在图6中的半导体装置600的一 区段的平面图中的布局图。图7B为根据各种实施例的在图7A中的半导体装 置的布局图沿横截线XX’的横截面图。关于图2A及图2B的实施例，为了易 于理解，以相同元件符号表示图7A及图7B中的相同元件。为了简要起见， 本文中省略已在以上段落中详细论述的类似元件的特定操作，除非需要介绍与 图7A及图7B中所示的元件的协作关系。
与图2A及图2B中的实施例相比较，如图7A及图7B中所示，半导体装 置600进一步包括安置在P型基板PS上的P阱PW2旁边的N阱NW2、二极 管Dp'，其中VDD金属连接层CL2进一步安置在二极管Dp'上。在如图7A中 所示的实施例中，N阱NW1、N阱NW2、P阱PW2、二极管Dp、Dp'及Dn 以及如上所述的半导体结构的至少一部分用以形成为ESD单元CELL4，如图 7A中所示。然而，本揭示案的一实施例的范畴并不限于此种ESD单元，且其 他适当种类的ESD单元在本揭示案的一实施例的涵盖范畴内。举例而言，取 决于半导体装置600所需的电流能力，可视需要修改掺杂区域的宽度、长度、 掺杂区域之间的间距以及连接层的布置。为了说明的简单，图7B中未图示I/O 垫金属连接层CL1、VDD金属连接层CL2及VSS金属连接层CL3。
与图2B中的实施例相比较，为了说明，如图7B中所示，二极管Dp'包括 形成在N阱NW1中的P+掺杂区域Dp'P+及N+掺杂区域Dp'N+。区域Dp'P+ 用作二极管Dp'的阳极。区域Dp'N+用作二极管Dp'的阴极。区域Dp'P+及Dp'N+ 用以耦接至电压端子VDD，以接收供应电压VDD。
通过如上关于图7B所述的半导体结构，寄生PNP晶体管T5、寄生NPN 晶体管T6及寄生电阻R1、R2及R3如图7B中所示一般形成并耦接。在一些 实施例中，寄生晶体管T5、T6及寄生电阻R1、R2及R3一起作为等效硅控 整流器(SCR)电路。出于说明性目的给出图7B中所示的等效SCR电路。各种 等效SCR电路在本揭示案的一实施例的涵盖范畴内。举例而言，在各种实施 例中，省略寄生电阻R1、R2或R3中的至少一者。
寄生PNP晶体管T5包括作为射极的P+掺杂区域Dp'P+、作为基极的N 阱NW1及作为集极的P型基板PS。PNP晶体管T5的基极经由寄生电阻器R1耦接至N+掺杂区域Dp'N+。PNP晶体管T5的集极经由寄生电阻R2及R3 耦接至P+区域DnP+。寄生NPN晶体管T6包括作为集极的N阱NW1、作为 基极的P阱PW2，及作为射极的N+掺杂区域DnN+。NPN晶体管T6的集极 耦接至PNP晶体管T5的基极。NPN晶体管T6的基极经由寄生电阻R2及R3 耦接至P+掺杂区域DnP+。
继续参考图7B，为了说明，二极管Dp'及二极管Dn中所包括的半导体结 构用作ESD路径ESDP2(亦如图6中所示)，且用以作为如上所述的SCR电 路。换言之，二极管Dp'的区域Dp'P+、N阱NW1、P型基板PS、P阱PW2 以及二极管Dn的区域DnN+及DnP+用以作为SCR电路。举例而言，在一些 实施例中，来自电压端子VDD的ESD电流IN的一部分流经二极管Dp'的区 域Dp'N+及Dp'P+、N阱NW1、P型基板PS、P阱PW2及区域DnN+，流至 I/O垫110(ESD路径ESDP2的箭头指示ESD电流IN的方向，而电子在相反 方向上流动)。
在操作中，在ESD ND模式事件期间，图6的二极管Dn及电源箝位电路 120接通，以进一步触发图7B的SCR电路。具体如图7B中所示，ESD电流 IN的至少一部分自电压端子VSS流经图6的ESD路径ESDP1至I/O垫110， 此ESD路径ESDP1包括二极管Dn的区域DnP+、P阱PW2以及二极管Dn 的区域DnN+。此外，寄生PNP晶体管T5及寄生NPN晶体管T6在ND模式 期间接通。因此，ESD电流IN的另一部分自电压端子VDD流经ESD路径 ESDP2(包括寄生电阻R1、PNP寄生晶体管T5、寄生电阻R2及寄生NPN晶 体管T6)至I/O垫110(ESD路径ESDP2的箭头指示ESD电流IN的方向， 而电子在相反方向上流动)。
在一些实施例中，半导体装置600进一步包括形成在N阱NW2中的 VDDP+及VDDN+，如图7B中所示。为了说明，区域VDDP+掺杂有如上所 述的p型掺杂剂。通过包括N阱NW2中的区域VDDP+的半导体结构，在一 些实施例中亦导通ESD路径ESDP3。在各种实施例中，ESD路径ESDP3亦 实施有另一等效SCR电路，为了说明的简单，图7B中未图示此另一等效SCR 电路。ESD电流IN的另一部分自电压端子VDD流经ESD路径ESDP3(包括 区域VDDP+以及二极管Dn的区域DnN+)，流至I/O垫110。
出于说明性目的，给出图7A及图7B的配置。以上在图7A及图7B中提 及的元件的各种配置在本揭示案的一实施例的涵盖范畴内。举例而言，在各种 实施例中，省略包括N阱NW2及区域VDDP+及VDDN+的半导体结构。
现参考图8A。图8A为根据各种实施例的半导体装置800的部分的等效 电路。关于图3A及图6的实施例，为了易于理解，以相同元件符号表示图8A 中的相同元件。为了简要起见，本文中省略已在以上段落中详细论述的类似元 件的特定操作，除非需要介绍与图8A中所示的元件的协作关系。
与图3A及图6中所示的实施例相比较，图8A中所示的实施例中的半导 体装置800进一步包括并行耦接至电压端子VDD的多个二极管Dp'1至Dp'm， 而不包括多个二极管Dn'1至Dn'm。二极管Dp'1至Dp'm中的每一者皆与二极 管Dp'等同。此外，在一些实施例中，多个二极管Dp1至Dpm、二极管Dn1 至Dnm以及二极管Dp'1至Dp'm的数目彼此不同。换言之，在一些实施例中， 半导体装置800包括耦接至二极管Dp1的二极管Dp2至Dpm中的至少一个二 极管、耦接至二极管Dn1的二极管Dn2至Dnm中的至少一个二极管，以及耦 接至二极管Dp'1的二极管Dp'2至Dp'm中的至少一个二极管。
现参考图8B。图8B为根据一些实施例的在图8A中的半导体装置800的 一区段的平面图中的布局图。为了说明，半导体装置800包括布置成阵列的多 个ESD单元CELL41至CELL4m。多个ESD单元CELL41至CELL4m中的每 一个单元具有与在图7A中所示的实施例中的ESD单元CELL4相同的配置。 如图8B中所示，ESD单元CELL42与ESD单元CELL41相邻，ESD单元CELL43与ESD单元CELL42相邻，等等。然而，本揭示案的一实施例的范 畴并不意欲限于成阵列的多个ESD单元的前述布置，且多个ESD单元的其他 适当种类的布置在本揭示案的一实施例的涵盖范畴内。举例而言，取决于半导 体装置800所需要的电流能力，可视需要修改阵列中所包括的ESD单元的数 目。
具体在图8B中绘示出，半导体装置800提供由ESD单元CELL41至 CELL4m所提供的多个ESD路径ESDP11至ESDP1m、多个ESD路径ESDP21 至ESDP2m以及多个ESD路径ESDP31至ESDP3m。在一些实施例中，ESD 路径ESDP11至ESDP1m中的每一者具有与图7A及图7B中所示的实施例中 的ESD路径ESDP1相同的配置。以相同方式，ESD路径ESDP21至ESDP2m 中的每一者具有与ESD路径ESDP2相同的配置，且ESD路径ESDP31至ESDP3m中的每一者具有与ESD路径ESDP3相同的配置。换言之，ESD路径 ESDP11至ESDP1m用以协作以使ESD电流IN的一部分在I/O垫110与电压 端子VDD之间放电。ESD路径ESDP21至ESDP2m用以协作以使ESD电流 IN的另一部分经由二极管Dn1至Dnm及二极管Dp'1至Dp'm中所包括的半导 体结构放电。ESD路径ESDP31至ESDP3m用以协作以使ESD电流IN的另 一部分自电压端子VDD至二极管Dn1至Dnm的阳极放电。
出于说明性目的，给出二极管Dp1至Dpm、Dn1至Dnm及Dp'1至Dp'm、 ESD单元CELL41至CELL4m的配置。上述元件的各种配置皆在本揭示案的 一实施例的涵盖范畴内。举例而言，在各种实施例中，ESD单元CELL41至 CELL4m是成列或矩阵布置，而非如图8B中所示成行布置。
现参考图9A及图9B。图9A为根据一些实施例的在图6中的半导体装置 600的一区段的平面图中的布局图，其具有掺杂区域的另一布置。图9B为根 据各种实施例的在图9A中的半导体装置600的布局图沿横截线XX’的横截面 图。关于图7A及图7B的实施例，为了易于理解，以相同元件符号表示图9A 及图9B中的相同元件。为了简要起见，本文中省略已在以上段落中详细论述 的类似元件的特定操作，除非需要介绍与图9A及图9B中所示的元件的协作 关系。
与图7A及图7B中所示的实施例相比较，为了说明，在图9A及图9B中 所示的实施例中，在N阱NW1中沿横截线XX’的方向布置多个N+掺杂区域 Dp'N+1至Dp'N+p(每一者具有如图9A中所示的带状配置)。区域Dp'N+1 用作二极管Dp'的阴极。N+掺杂区域Dp'N+1至Dp'N+p中的每一区域经由安 置于其上的VDD金属连接层CL2耦接至电压端子VDD。在一些实施例中， 前述二极管Dp'、Dp及Dn以及如上所述的半导体结构的至少一部分用以形成 为如图7A中所示的ESD单元CELL5。应注意，在一些实施例中，在N阱NW2 中存在安置成在区域VDDP+旁边的多个N+掺杂区域VDDN+1至VDDN+p。 N+掺杂区域VDDN+1至VDDN+p中的每一区域经由安置于其上的VDD金属 连接层CL2耦接至电压端子VDD。
通过如上关于图9B所论述的半导体结构，寄生晶体管T7及T8如图9B 中所示一般形成并耦接。为了说明，区域DnN+用作将耦接至I/O垫110的寄 生晶体管T7及T8的射极。P阱PW2用作寄生晶体管T7及T8的基极。多个 区域Dp'N+1至Dp'N+p用作晶体管T7的集极。多个区域VDDN+1至VDDN+p 用作晶体管T8的集极。寄生晶体管T7及T8的基极经由区域DnP+耦接至电 压端子VSS。
为了说明，寄生晶体管T7及T8用以形成用于将负闩锁电流分流至电压 端子VDD的NPN路径P3。举例而言，在一些实施例中，负杂讯发生在I/O 垫110处，且外部电子在区域DnN+处被注入至二极管Dn中(NPN路径的箭 头指示电流的方向，而电子在相反方向上流动)。随后，闩锁电子自区域DnN+、 P阱PW2以及N阱NW1及NW2、区域Dp'N+1至Dp'N+p以及多个区域VDDN+1至VDDN+p流经NPN路径P3，流至电压端子VDD，此电压端子 VDD在一些实施例中耦接至接地电压。
现参考图9C及图9D。图9C及图9D为根据一些实施例的在图9A中的 半导体装置600的平面图中的布局图。为了说明，半导体装置600包括成阵列 的多个ESD单元CELL51至CELL5m。ESD单元CELL51至CELL5m中的每 一个单元具有与在图9A中所示的实施例中的ESD单元CELL5相同的配置。 如图9C中所示，ESD单元CELL51至CELL5m中的一者被安置成与ESD单 元CELL51至CELL5m中的另一者相邻。然而，本揭示案的一实施例的范畴 并不意欲限于阵列的前述布置，且阵列的其他适当种类的布置在本揭示案的一 实施例的涵盖范畴内。举例而言，取决于半导体装置600所需要的电流能力， 可视需要修改阵列中所包括的ESD单元的数目。
继续参考图9C，半导体装置600提供由ESD单元CELL51至CELL5m所 提供的多个ESD路径ESDP11至ESDP1m、多个ESD路径ESDP21至ESDP2m 以及多个ESD路径ESDP31至ESDP3m。在一些实施例中，ESD路径ESDP11 至ESDP1m中的每一者具有与图7A及图7B中所示的实施例中的ESD路径 ESDP1相同的配置。以相同方式，ESD路径ESDP21至ESDP2m中的每一者 具有与ESD路径ESDP2相同的配置，且ESD路径ESDP31至ESDP3m中的 每一者具有与ESD路径ESDP3相同的配置。换言的，ESD路径ESDP11至 ESDP1m用以协作以使ESD电流IN的一部分在I/O垫110与电压端子VDD 之间放电。ESD路径ESDP21至ESDP2m用以协作以使ESD电流IN的另一 部分经由二极管Dn1至Dnm及二极管Dp'1至Dp'm中所包括的半导体结构放 电。ESD路径ESDP31至ESDP3m用以协作以使ESD电流IN的另一部分自 二极管Dn1至Dnm的阳极至电压端子VDD放电。半导体装置600亦提供多 个NPN路径P31至P3m(为了简要起见未在图9C中图示)，其协作以将负 闩锁电流分流至电压端子VDD。
出于说明性目的给出图9A至图9C的配置。上述元件的各种配置皆在本 揭示案的一实施例的涵盖范畴内。
现参考图9D。图9D为根据各种实施例的半导体装置600的平面图中的 布局图。为了说明，半导体装置600包括成阵列的ESD单元CELL41至CELL4m 以及ESD单元CELL51至CELL5m。如图9D中所示，ESD单元CELL41与 ESD单元CELL51相邻。ESD单元CELL41及CELL51的相同配置可重复许 多次。然而，本揭示案的一实施例的范畴并不意欲限于阵列的前述布置，且阵 列的其他适当种类的布置在本揭示案的一实施例的涵盖范畴内。举例而言，取 决于半导体装置600所需要的电流能力，可视需要修改阵列中所包括的多个 ESD单元CELL41至CELL4m以及多个ESD单元CELL51至CELL5m的数目。
具体在图9D中绘示出，半导体装置600提供在ESD单元CELL41至 CELL4m中的ESD路径ESDP11至ESDP1m、ESD路径ESDP21至ESDP2m 及ESD路径ESDP31至ESDP3m；在ESD单元CELL51至CELL5m中的ESD 路径ESDP11至ESDP1m、ESD路径ESDP21至ESDP2m及多个ESD路径ESDP31至ESDP3m。换言之，在ESD单元CELL41至CELL4m中的ESD路 径ESDP11至ESDP1m以及在ESD单元CELL51至CELL5m中的ESD路径 ESDP11至ESDP1m用以协作以使ESD电流IN的一部分在I/O垫110与电压 端子VSS之间放电。在ESD单元CELL41至CELL4m中的ESD路径ESDP21 至ESDP2m以及在ESD单元CELL51至CELL5m中的ESD路径ESDP21至 ESDP2m用以协作以使ESD电流IN的另一部分经由在ESD单元CELL41至 CELL4m及ESD单元CELL51至CELL5m中的二极管Dn1至Dnm及二极管 Dp'1至Dp'm中所包括的半导体结构放电。在ESD单元CELL41至CELL4m中的ESD路径ESDP31至ESDP3m以及在ESD单元CELL51至CELL5m中 的ESD路径ESDP31至ESDP3m用以协作以使ESD电流IN的另一部分自ESD 单元CELL41至CELL4m及ESD单元CELL51至CELL5m中的二极管Dn1 至Dn'm的阴极至电压端子VDD放电。半导体装置600亦提供ESD单元 CELL51至CELL5m中的多个NPN路径P31至P3m(为了简要起见未在图9D 中图示)，其协作以将负闩锁电流分流至电压端子VDD。
出于说明性目的给出ESD单元CELL41至CELL4m及ESD单元CELL51 至CELL5m的配置。上述元件的各种配置皆在本揭示案的一实施例的涵盖范 畴内。
现参考图10。图10为根据各种实施例的半导体装置1000的部分的等效 电路。关于图1及图6的实施例，为了易于理解，以相同元件符号表示图10 中的相同元件。为了简要起见，本文中省略已在以上段落中详细论述的类似元 件的特定操作，除非需要介绍与图10中所示的元件的协作关系。
与图1及图6中所示的实施例相比较，如图10中所示，半导体装置1000 同时包括二极管Dp'及Dn'。二极管Dp'的阳极及阴极耦接至电压端子VDD。 二极管Dn'的阳极及阴极耦接至电压端子VSS。以下将详细论述二极管Dp'及 Dn'之间的协作关系。
现参考图11A。图11A为根据各种实施例的在图10中的等效电路的操作 的示意图。关于图11A的实施例，为了易于理解，以相同元件符号表示图1 中的相同元件。为了简要起见，本文中省略已在以上段落中详细论述的类似元 件的特定操作，除非需要介绍与图11A中所示的元件的协作关系。
为了说明，在I/O垫110处的ESD PS模式事件期间，与图1中所示的实 施例相比较，在半导体装置1000中导通多个ESD路径，包括(例如)如图 11A中所示在电压端子VDD及VSS之间的ESD路径ESDP4。以另一方式解 释，I/O垫110与电压端子VSS之间的ESD电流IN的一部分可经由ESD路 径ESDP4放电。具体而言，二极管Dp'及Dn'包括半导体结构，此半导体结构用以在I/O垫110的电压位准最高，供应电压VDD的电压位准高于供应电压 VSS且电压端子VSS耦接至接地电压时，将ESD电流IN的一部分自电压端 子VDD导向至电压端子VSS。
为了进一步理解在图11A中的实施例中所示的半导体装置1000的结构， 现参考图11B及图11C。图11B为根据一些实施例的在图11A中的半导体装 置1000的一区段的平面图中的布局图。图11C为图11B中的半导体装置1000 的布局图沿横截线XX’的横截面图。关于图2A及图2B的实施例，为了易于 理解，以相同元件符号表示图11A及图11B中的相同元件。为了简要起见， 本文中省略已在以上段落中详细论述的类似元件的特定操作，除非需要介绍与 图11B及图11C中所示的元件的协作关系。
与图2A及图2B中所示的实施例相比较，如图11B及图11C中所示，半 导体装置1000进一步包括与P阱PW2相邻的N阱NW3，以及与安置在P型 基板PS(如图11C中所示)上的N阱NW3相邻的P阱PW3，二极管Dp'的 区域Dp'N+及Dp'P+安置在N阱NW3中。二极管Dn的区域DnN+及DnP+安 置在P阱PW3中，而非安置在P阱PW2中。在如图11B中所示的实施例中， N阱NW1、NW2及NW3，P阱PW1、PW2及PW3，二极管Dp、Dp'、Dn 及Dn'以及如上所述的半导体结构的至少一部分用以形成为ESD单元CELL6， 如图11B中所示。为了说明的简单，图11C中未图示I/O垫金属连接层CL1、 VDD金属连接层CL2及VSS金属连接层CL3。然而，本揭示案的一实施例的范畴并不限于此种ESD单元，且其他适当种类的ESD单元在本揭示案的一实 施例的涵盖范畴内。举例而言，取决于半导体装置1000所需的电流能力，可 视需要修改掺杂区域的宽度、长度、掺杂区域之间的间距以及连接层的布置。
为了说明，如图11C中所示，二极管Dp'的区域Dp'N+用作二极管Dp'的 阴极。二极管Dp'的区域Dp'P+用作二极管Dp'的阳极。区域Dp'P+及Dp'N+用 以耦接至电压端子VDD，以接收供应电压VDD。二极管Dn的区域DnN+用 作二极管Dn的阴极，且用以耦接至I/O垫110。二极管Dn的区域DnP+用作 二极管Dn的阳极，且用以耦接至电压端子VSS。
通过如上关于图11C所述的半导体结构，寄生PNP晶体管T9及寄生NPN 晶体管T10以及寄生电阻R4进一步如图11C中所示一般形成并耦接。在一些 实施例中，寄生PNP晶体管T9、寄生NPN晶体管T10及寄生电阻R4一起作 为等效硅控整流器(SCR)电路。出于说明性目的给出图11C中所示的等效SCR 电路。各种等效SCR电路在本揭示案的一实施例的涵盖范畴内。举例而言， 在各种实施例中，省略寄生电阻R4。
寄生PNP晶体管T9包括作为射极的区域Dp'P+、作为基极的N阱NW3 及作为集极的P型基板PS。寄生PNP晶体管T9的集极经由寄生电阻R4耦接 至寄生NPN晶体管T10的基极。寄生NPN晶体管T10包括作为集极的N阱 NW3、作为基极的P阱PW2，及作为射极的区域Dn'N+。寄生NPN晶体管 T10的集极耦接至寄生PNP晶体管T9的基极。
继续参考图11C，为了说明，二极管Dp'的区域Dp'P+、N阱NW3、P型 基板PS、P阱PW2及区域Dn'N+用作电压端子VSS及VDD之间的ESD路径 ESDP4。与图2A及图2B中所示的实施例相比较，在图11C中所示的实施例 中，在ESD PS模式事件期间，图11A的二极管Dp及电源箝位电路120接通， 以进一步触发ESD路径ESDP4。以另一方式解释，除了ESD电流IN的一部 分经由ESD路径ESDP1、ESDP2及ESDP3放电以外，ESD电流IN的另一部 分自电压端子VDD流经ESD路径ESDP4(包括寄生PNP晶体管T9、寄生电 阻R4及寄生NPN晶体管T10)至电压端子VSS。通过图11A至图11C中所 绘示的配置，除了ESD路径ESDP1、ESDP2及ESDP3以外，亦提供了双向 SCR电路。在ESD PS模式事件期间，ESD电流IN的一部分进一步经由ESD 路径ESDP4分流至接地。
现参考图12A、图12B及图12C。图12A为根据各种实施例的在图10中 的等效电路的另一操作的示意图。图12B为根据一些实施例的在图12A中的 半导体装置1000的一区段的平面图中的布局图。图12C为图12B中的半导体 装置1000的布局图沿横截线XX’的横截面图。关于图11A、图11B及图11C 的实施例，为了易于理解，以相同元件符号表示图12A、图12B及图12C中 的相同元件。为了简要起见，本文中省略已在以上段落中详细论述的类似元件的特定操作，除非需要介绍与图12A、图12B及图12C中所示的元件的协作 关系。
为了说明，在I/O垫110处的ESD ND模式事件期间，在半导体装置1000 中导通电压端子VDD及VSS之间的ESD路径ESDP4。具体在图12A中说明， 二极管Dn及电源箝位电路120接通且进一步触发ESD路径ESDP4。以另一 方式解释，除了ESD电流IN的一部分经由ESD路径ESDP1、ESDP2及ESDP3 放电以外，ESD电流IN的另一部分自电压端子VDD流经ESD路径ESDP4(包括寄生PNP晶体管T9、寄生电阻R4及寄生NPN晶体管T10)至电压端 子VSS(ESD路径ESDP4的箭头指示电流的方向，而电子在相反方向上流动)。 通过图12A至图12C中所绘示的配置，除了ESD路径ESDP1、ESDP2及ESDP3 以外，亦提供了双向SCR电路。在ESD ND模式事件期间，ESD电流IN的 一部分进一步经由ESD路径ESDP4分流至接地。
现参考图13A及图13B。图13A为半导体装置1300的部分的等效电路。 图13B为根据一些实施例的图13A中的半导体装置1300的一区段的平面图中 的布局图。关于图3A、图3B、图8A、图8B、图10及图11B的实施例，为 了易于理解，以相同元件符号表示图13A及图13B中的相同元件。为了简要 起见，本文中省略已在以上段落中详细论述的类似元件的特定操作，除非需要 介绍与图13A及图13B中所示的元件的协作关系。
与图10中所示的实施例相比较，图13A中所示实施例中的半导体装置 1300包括并行耦接在I/O垫110与电压端子VDD之间的二极管Dp1至Dpm、 并行耦接在I/O垫110与电压端子VSS之间的二极管Dn1至Dnm、并行耦接 至电压端子VSS的二极管Dn'1至Dn'm，以及并行耦接至电压端子VDD的二 极管Dp'1至Dp'm。此外，在一些实施例中，二极管Dp1至Dpm、二极管Dn1 至Dnm、二极管Dn'1至Dn'm及二极管Dp'1至Dp'm的数目彼此不同。换言 之，在一些实施例中，半导体装置1300包括耦接至Dp1的二极管Dp2至Dpm 中的至少一个二极管、耦接至Dn1的二极管Dn2至Dnm中的至少一个二极管， 耦接至Dn'1的二极管Dn'2至Dn'm中的至少一个二极管，以及耦接至Dp'1的 二极管Dp'2至Dp'm中的至少一个二极管。
现参考图13B。图13B为根据各种实施例的在图13A中的半导体装置1300 的一区段的平面图中的布局图。为了说明，半导体装置1300包括布置成阵列 的多个ESD单元CELL61至CELL6m。ESD单元CELL61至CELL6m中的每 一个单元具有与在图11B中所示的实施例中的ESD单元CELL6相同的配置。 如图13B中所示，ESD单元CELL62与ESD单元CELL61相邻，等等。然而， 本揭示案的一实施例的范畴并不意欲限于成阵列的多个ESD单元的前述布 置，且多个ESD单元的其他适当种类的布置在本揭示案的一实施例的涵盖范 畴内。举例而言，取决于半导体装置1300所需要的电流能力，可视需要修改 阵列中所包括的ESD单元的数目。为了简要起见，本文中省略图13A及图13B 的实施例中的类似元件的特定操作，其已在图11A至图11C及图12A至图12C 中详细论述。
现参考图14。图14为根据各种实施例的用于操作半导体装置100、300、 400、500、800、1000及1300的方法1400的流程图。
将图11A、图11B及图11C中所绘示的实施例作为实例来论述方法1400。 在步骤1401中，在一些实施例中，在ESD PS模式事件期间，导通I/O垫110 与电压端子VSS之间的ESD路径ESDP1，此电压端子VSS用以接收供应电 压VSS。在ESD路径ESDP1中，二极管Dp耦接在I/O垫110与电压端子VDD 之间以接收供应电压VDD，且电源箝位电路120耦接在电压端子VDD及VSS 之间。
在步骤1402中，导通I/O垫110与电压端子VSS之间的ESD路径ESDP2。 在ESD路径ESDP2中，二极管Dp及具有耦接至电压端子VSS的两个端子的 二极管Dn'包括半导体结构。此半导体结构用以作为等效硅控整流器(SCR)电 路。
在一些实施例中，方法1400进一步包括导通电压端子VDD及VSS之间 的ESD路径ESDP4。在ESD路径ESDP4中，二极管Dn'及具有耦接至电压端 子VDD的两个端子的二极管Dp'包括另一半导体结构。另一半导体结构用以 作为另一SCR电路。
在一些实施例中，方法1400进一步包括在二极管Dp的一侧处形成二极 管Dn。二极管Dn包括P阱PW3、耦接至I/O垫110的N+掺杂区域DnN+， 及耦接至电压端子VSS的至少一个P+掺杂区域DnP+。此外，在一些实施例 中，形成二极管Dn进一步包括形成多个P+掺杂区域DnP+1至DnP+N。多个 P+掺杂区域DnP+1至DnP+N中的每一者在平面图中具有带状配置，且多个 P+掺杂区域DnP+1至DnP+N是如图4B中所示的实施例一般沿横截线XX’的 方向布置。
在一些实施例中，包括在二极管Dp及Dn'、二极管Dn及Dp'或二极管 Dp'及Dn'中的半导体结构的两个掺杂区域之间的更近间距导致将ESD电流IN 分流至接地的更佳能力，其中半导体结构作为SCR电路。举例而言，如图2B 中所示，二极管Dp的区域DpP+与二极管Dn'的Dn'N+之间的间距越近，二极 管Dp及Dn'中所包括的SCR电路的有效性越高。
在一些方法中，如上所述的一些半导体装置包括用于对内部电路提供ESD 保护的电源箝位电路。然而，在没有虚设二极管(诸如，本揭示案的一实施例 中所提供的二极管Dn'及Dp')的半导体结构的情况下，当ESD电流流经上拉 二极管、金属布线及电源箝位电路时，内部电路会遭受高的电压降。
与以上方法相比较，本揭示案的一实施例提供了一种半导体装置，此半导 体装置包括至少一个新创建的SCR电路，以使ESD电流自I/O垫至接地放电， 并进一步减小了跨内部电路的电压降。因此，与先前方法相比较，本揭示案的 一实施例中所提供的半导体装置允许集成电路元件的更高ESD鲁棒性。此外， 实现了来自I/O垫的较低寄生电容，以便用于高速应用中。
以上说明包括例示性操作，但此些操作未必以所示次序执行。根据本揭示 案的一实施例的各种实施例的精神及范畴，可适当地添加、替换、改序及/或 消除操作。
在一些实施例中，揭示一种半导体装置，此半导体装置包括第一二极管、 第二二极管、箝位电路及第三二极管。第一二极管的第一端子耦接至第一电压 端子，此第一电压端子用以接收第一供应电压。第二二极管的第一端子、输入 /输出(I/O)垫以及第一二极管的第二端子彼此耦接，且第二二极管的第二端子 耦接至第二电压端子，此第二电压端子用以接收第二供应电压。箝位电路耦接 在第一电压端子与第二电压端子之间。第二二极管及箝位电路用以导向静电放 电(ESD)电流的第一部分在I/O垫与第一电压端子之间流动。第三二极管的第 一端子及第二端子耦接至第一电压端子。第二二极管及第三二极管包括第一半 导体结构，此第一半导体结构用以导向ESD电流的第二部分在I/O垫与第一 电压端子之间流动。
在一实施例中，第二二极管及第三二极管中的第一半导体结构用以作为一 等效硅控整流器(SCR)电路。
在一实施例中，第二二极管及第三二极管中的第一半导体结构包括：基板、 第一类型的第一阱、第一类型的第一掺杂区域、第二类型的第二掺杂区域、第 二类型的第二阱、第一类型的第三掺杂区域、第二类型的第四掺杂区域。第一 类型的第一阱安置在基板上。第一类型的第一掺杂区域安置在第一阱中且用作 第二二极管的第二端子。第二类型的第二掺杂区域安置在第一阱中且用作第二 二极管的第一端子。第二类型的第二阱安置在基板上且与第一阱相邻。第一类 型的第三掺杂区域安置在第二阱中且用作第三二极管的第一端子。第二类型的 第四掺杂区域安置在第二阱中且用作第三二极管的第二端子。其中第二掺杂区 域、第一阱、基板、第二阱及第三掺杂区域用以作为等效硅控整流器(SCR)电 路。
在一实施例中，进一步包括：在I/O垫与第一电压端子之间并联耦接至第 一二极管的第四二极管、在I/O垫与第二电压端子之间并联耦接至第二二极管 的第五二极管或并联耦接至第三二极管的第六二极管中的至少一者。
在一实施例中，进一步包括第四二极管，其中第四二极管的第一端子及第 二端子耦接至第二电压端子。其中第四二极管及第三二极管包括第二半导体结 构，第二半导体结构用以引导ESD电流的第三部分自第二电压端子至第一电 压端子或自第一电压端子至第二电压端子。
在一实施例中，第三二极管及第四二极管用以作为等效硅控整流器(SCR) 电路。
在一实施例中，其中第一半导体结构包括：基板、第一类型的第一阱、第 一类型的第一掺杂区域、第二类型的第二掺杂区域、第二类型的第二阱、第一 类型的第三掺杂区域、第二类型的第四掺杂区域。第一类型的第一阱安置在基 板上。第一类型的第一掺杂区域安置在第一阱中且用作第二二极管的第二端 子。第二类型的第二掺杂区域安置在第一阱中且用作第二二极管的第一端子。 第二类型的第二阱安置在基板上且与第一阱相邻。第一类型的第三掺杂区域安 置在第二阱中且用作第三二极管的第一端子。第二类型的第四掺杂区域安置在 第二阱中且用作第三二极管的第二端子。其中第二掺杂区域、第一阱、基板、第二阱及第三掺杂区域用以作为等效硅控整流器(SCR)电路。
在一实施例中，进一步包括在I/O垫与第一电压端子之间并联耦接至第一 二极管的一第四二极管、在I/O垫与第二电压端子之间并联耦接至第二二极管 的一第五二极管或并联耦接至第三二极管的一第六二极管中的至少一者。
在一实施例中，进一步包括第四二极管，其中第四二极管的第一端子及第 二端子耦接至第二电压端子。其中第四二极管及第三二极管包括第二半导体结 构，第二半导体结构用以引导ESD电流的第三部分自第二电压端子至第一电 压端子或自第一电压端子至第二电压端子。
在一实施例中，第三二极管及第四二极管用以作为等效硅控整流器(SCR) 电路。
在一实施例中，其中第一半导体结构包括基板、第一类型的第一阱、第一 类型的第一掺杂区域、第二类型的第二掺杂区域、第二类型的第二阱、第一类 型的第三掺杂区域、第二类型的第四掺杂区域。第一类型的第一阱安置在基板 上。第一类型的第一掺杂区域安置在第一阱中且用作第二二极管的第二端子。 第二类型的第二掺杂区域安置在第一阱中且用作第二二极管的第一端子。第二 类型的第二阱安置在基板上且与第一阱相邻。第一类型的第三掺杂区域安置在 第二阱中且用作第三二极管的第一端子。第二类型的第四掺杂区域，安置在第 二阱中且用作第三二极管的第二端子。其中第二掺杂区域、第一阱、基板、第 二阱及第三掺杂区域用以作为一等效硅控整流器(SCR)电路。
在一实施例中，其中第二半导体结构包括基板、第三掺杂区域、第四掺杂 区域、第一类型的第三阱、第一类型的第五掺杂区域、第二类型的第六掺杂区 域。第一类型的第三阱安置在基板上且与第二阱相邻。第一类型的第五掺杂区 域安置在第三阱中且用作第四二极管的第一端子。第二类型的第六掺杂区域安 置在第三阱中且用作第四二极管的第二端子。其中第三掺杂区域、第二阱、基 板、第三阱及第六掺杂区域用以作为第二等效硅控整流器电路。
亦揭示一种半导体装置，此半导体装置包括基板、安置基板上的第一类型 的第一阱、安置在第一阱中的第一类型的第一掺杂区域、安置在第一阱中的第 二类型的第二掺杂区域、安置在基板上且与第一阱相邻的第二类型的第二阱、 安置在第二阱中的第一类型的第三掺杂区域，以及安置在第二阱中的第二类型 的第四掺杂区域。第一掺杂区域用作第一二极管的第一端子且耦接至第一电压 端子，此第一电压端子用以接收第一供应电压。第二掺杂区域用作第一二极管 的第二端子且耦接至输入/输出(I/O)垫。第三掺杂区域用作第二二极管的第一 端子且耦接至第二电压端子，此第二电压端子用以接收第二供应电压。第四掺 杂区域用作第二二极管的第二端子且耦接至第二电压端子。第一二极管、第一 电压端子以及耦接在第一电压端子与第二电压端子之间的箝位电路用作I/O垫 与第二电压端子之间的第一静电放电(ESD)路径。第二掺杂区域、第一阱、基 板、第二阱及第三掺杂区域用作I/O垫与第二电压端子之间的第二ESD路径。
在一些实施例中，进一步包括第二类型的第三阱、第一类型的第五掺杂区 域、第二类型的至少一个第六掺杂区域。第二类型的第三阱安置在基板上且与 第一阱相邻。第一类型的第五掺杂区域安置在第三阱中，其中第五掺杂区域用 作第三二极管的一第一端子且耦接至I/O垫。第二类型的至少一个第六掺杂区 域安置在第三阱中，其中至少一个第六掺杂区域用作第三二极管的第二端子且 耦接至第二电压端子。
在一些实施例中，第一至第三阱、第一至第五掺杂区域以及至少一个第六 掺杂区域用在半导体装置的布局的单元中，且半导体装置进一步包括：布置成 一阵列的多个单元。
在一些实施例中，至少一个第六掺杂区域包括多个第六掺杂区域，每一者 在平面图中具有带状配置，其中等第六掺杂区域是沿第一方向布置。
在一些实施例中，第一至第三阱、第一至第五掺杂区域以及等第六掺杂区 域用在半导体装置的布局的单元中，且半导体装置进一步包括布置成阵列的多 个单元。
在一些实施例中，第一至第三阱、第一至第五掺杂区域以及等第六掺杂区 域中的个第六掺杂区域用在半导体装置的布局的第一单元中，以及第一至第三 阱、第一至第五掺杂区域以及等第六掺杂区域用在半导体装置的布局的第二单 元中。半导体装置进一步包括多个第一单元中的至少一者及多个第二单元中的 至少一者是布置成阵列。
在一些实施例中，进一步包括第一类型的第三阱、第一类型的第五掺杂区 域、第二类型的第六掺杂区域、第二类型的第四阱、第一类型的第七掺杂区域、 第二类型的第八掺杂区域。第一类型的第三阱安置在基板上且与第二阱相邻。 第一类型的第五掺杂区域安置在第三阱中，其中第五掺杂区域用作第三二极管 的第一端子且耦接至第一电压端子，第一电压端子用以接收第一供应电压。第 二类型的第六掺杂区域安置在第三阱中，其中第六掺杂区域用作第三二极管的 第二端子且耦接至第一电压端子。第二类型的第四阱安置在基板上且与第三阱 相邻。第一类型的第七掺杂区域安置在第四阱中，其中第七掺杂区域用作第四 二极管的第一端子且耦接至I/O垫。第二类型的第八掺杂区域安置在第四阱中， 其中第八掺杂区域用作第四二极管的第二端子且耦接至第二电压端子，第二电 压端子用以接收第二供应电压。
在一些实施例中，其中第三掺杂区域、第二阱、基板、第三阱及第六掺杂 区域用作第一电压端子与第二电压端子之间的第三ESD路径。
在一些实施例中，第一至第四阱及第一至第八掺杂区域用在半导体装置的 一布局的一单元中，且半导体装置进一步包括布置成一阵列的多个单元。
亦揭示一种方法，此方法包括导通输入/输出(I/O)垫与第一电压端子之间 的第一静电放电(ESD)路径，此第一电压端子用以接收第一供应电压，其中在 此第一ESD路径中，第一二极管耦接在I/O垫与第二电压端子之间，此第二 电压端子用以接收第二供应电压，且箝位电路耦接该第一电压端子与第二电压 端子之间；以及导通I/O垫与第一电压端子之间的第二ESD路径，其中在此 第二ESD路径中，第一二极管及具有耦接至第一电压端子的两个端子的第二 二极管包括第一半导体结构，且第一半导体结构用以作为第一等效硅控整流器 (SCR)电路。
在一些实施例中，进一步包括导通第一电压端子与第二电压端子之间的第 三ESD路径。在第三ESD路径中，第二二极管及具有耦接至第二电压端子的 两个端子的第三二极管包括第二半导体结构，且第二半导体结构用以作为第二 等效SCR电路。
在一些实施例中，第三二极管安置在第一二极管的一侧处，其中第三二极 管包括第一类型的阱、耦接至I/O垫的第二类型的第一掺杂区域，以及耦接至 第一电压端子的第一类型的至少一个第二掺杂区域。
在一些实施例中，至少一个第二掺杂区域包括多个第二掺杂区域，每一者 在平面图中具有带状配置，其中等第二掺杂区域是沿第一方向布置。
前文概述了若干实施例的特征，使得熟悉此项技术者可较佳地理解本揭示 案的一实施例的态样。熟悉此项技术者应了解，他们可容易地使用本揭示案的 一实施例作为设计或修改用于实现相同目的及/或达成本文中所介绍的实施例 的相同优势的其它制程及结构的基础。熟悉此项技术者亦应认识到，此些等效 构造不脱离本揭示案的一实施例的精神及范畴，且他们可在不脱离本揭示案的 一实施例的精神及范畴的情况下在本文中作出各种改变、代替及替换。

Claims (1)

1.一种半导体装置，其特征在于，包括：
一第一二极管，其中该第一二极管的一第一端子耦接至一第一电压端子，该第一电压端子用以接收一第一供应电压；
一第二二极管，其中该第二二极管的一第一端子、一输入/输出(I/O)垫以及该第一二极管的一第二端子彼此耦接，且该第二二极管的一第二端子耦接至一第二电压端子，该第二电压端子用以接收一第二供应电压；
一箝位电路，耦接在该第一电压端子与该第二电压端子之间，其中该第二二极管及该箝位电路用以引导一静电放电(ESD)电流的一第一部分在该I/O垫与该第一电压端子之间流动；以及
一第三二极管，其中该第三二极管的一第一端子及一第二端子耦接至该第一电压端子；
其中该第二二极管及该第三二极管包括一第一半导体结构，该第一半导体结构用以引导该ESD电流的一第二部分在该I/O垫与该第一电压端子之间流动。
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