KR20140038813A - 낮은 트리거 전압과 높은 홀딩 전압 특성을 가지는 정전기 방전 보호소자 - Google Patents

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Abstract

낮은 트리거 전압 특성과 높은 홀딩 전압 특성을 가지는 정전기 방전 보호소자가 개시된다. N웰 영역상에 형성된 P+영역 또는 P웰 영역 상에 형성된 N+영역은 외부에 대해 플로팅되고, 접합면에서 제너 항복 현상이 발생된다. 또한, N웰과 P웰의 접합에서는 애벌런치 항복 현상이 발생되어 트리거 동작이 수행된다.

Description

낮은 트리거 전압과 높은 홀딩 전압 특성을 가지는 정전기 방전 보호소자{Electrostatic Discharge Protecting Device of having Low Trigger Voltage and High Holding Voltage}
본 발명은 정전기 방전 보호소자에 관한 것으로, 더욱 상세하게는 높은 홀딩 전압을 가지는 정전기 방전 보호소자에 관한 것이다.
정전기 방전 보호회로는 특정의 기능을 수행하는 반도체 회로를 보호하는 기능을 수행한다. 예컨대, 외부 전원 또는 다른 전자소자로부터 높은 입력전압이나 사용가능한 전원 전압을 상회하는 전압이 입력되는 경우, 반도체 회로를 보호한다. 즉, 반도체 내부 회로의 정상 동작을 보장하기 위해 정전기 방전 보호회로는 입력단에 배치되는 특징을 가진다.
기존의 정전기 방전 보호회로로는 SCR(Silicon Controlled Rectifier)이 사용된다.
도 1은 종래 기술에 따른 SCR을 도시한 회로도이다.
도 1을 참조하면, SCR은 애노드 단자와 캐소드 단자 사이에 2개의 트랜지스터들 Q1 및 Q2, 2개의 저항들 Rnwell 및 Rpwell을 가진다.
애노드 단자와 캐소드 단자 사이에는 입력전압 Vin이 인가된다. 애노드 단자에 연결된 제1 노드 N1과 제2 노드 N2 사이에는 저항 Rnwell이 배치되고, 제3 노드 N3 및 제4 노드 N4 사이에는 저항 Rpwell이 배치된다.
또한, 트랜지스터 Q1은 PNP 타입이며, 에미터 단자는 제1 노드 N1에 연결되고, 베이스 단자는 제2 노드 N2에 연결되며, 컬렉터 단자는 제3 노드 N3에 연결된다. 트랜지스터 Q2는 NPN 타입이며, 에미터 단자는 제4 노드 N4에 연결되고, 베이스 단자는 제3 노드 N3에 연결된다. 또한, 컬렉터 단자는 제2 노드 N2에 연결된다.
입력전압 Vin이 서서히 증가하면, 트랜지스터 Q1에 의해 입력전류 Iin도 서서히 증가한다. 특정의 고전압에서 제2 노드 N2와 제3 노드 N3 에서는 애벌런치 항복(Avalanche Breakdown)이 발생된다. 애벌런치 항복에 의해 입력전압 Vin은 하강하며, 입력전류 Iin은 높은 값을 가진다.
애벌런치 항복이 발생되는 특정의 고전압을 트리거 전압이라 지칭하고, 하강된 전압을 홀딩 전압이라 지칭한다.
도 2는 상기 도 1의 회로도가 실리콘 기판 상에 구현된 단면도이다.
도 2를 참조하면, 기판(100) 상에 N웰(110)과 P웰(140)이 형성된다.
N웰(110) 상에는 제1 N+ 영역(120) 및 제1 P+ 영역(130)이 형성된다. 제1 N+ 영역(120) 및 제1 P+ 영역(130) 상에는 금속배선이 형성되고, 애노드 단자로서 기능한다. 또한, P웰(140) 상에는 제2 N+ 영역(160) 및 제2 P+ 영역(150)이 형성된다. 제2 N+ 영역(160) 및 제2 P+ 영역(150) 상에는 금속배선이 형성되고, 캐소드 단자로서 기능한다.
또한, 제1 P+ 영역(130), N웰(110) 및 P웰(140)은 PNP 트랜지스터로서 트랜지스터 Q1을 형성한다. 제2 N+ 영역(160), P웰(140) 및 N웰(110)은 NPN 트랜지스터로서 트랜지스터 Q2를 형성한다. N웰(110)과 제1 N+ 영역(120) 사이의 저항은 저항 Rnwell을 형성하고, P웰(140)과 제2 P+ 영역(150) 사이의 저항은 저항 Rpwell을 형성한다.
캐소드 단자와 애노드 단자 사이에 입력전압 Vin이 인가되면, N웰(110)과 P웰(140) 사이에는 역바이어스가 인가된다. 저농도로 도핑된 N웰(110)과 P웰(140)로 인해 낮은 전압에서의 항복현상은 발생되지 않는다. 입력전압 Vin이 트리거 전압에 도달하면, N웰(110)과 P웰(140)의 접합계면에서는 애벌런치 항복이 발생된다. 따라서, 입력전압 Vin은 트리거 동작에 의해 홀딩전압으로 하강된다.
상술한 구조와 메커니즘에서 통상적인 SCR 구조는 약 20V 정도의 높은 트리거 전압을 가지고, 약 2V 정도의 낮은 홀딩 전압을 가진다. 높은 트리거 전압을 가지는 경우, 원치않는 고전압이 인가되더라도, 트리거 동작이 수행되지 않는 문제가 발생한다. 따라서, 고전압은 내부회로로 전달되어 반도체 회로의 동작불량을 유발한다. 또한, 낮은 홀딩전압은 내부회로의 동작에 부하로서 영향을 미친다. 따라서, 인가전압의 오버슈팅이나 노이즈가 발생될 가능성이 상존하여 내부회로의 오동작을 유발한다.
본 발명이 이루고자 하는 기술적 과제는 감소된 트리거 전압과 증가된 홀딩 전압으로 동작하는 정전기 방전 보호소자를 제공하는데 있다.
상기 과제를 해결하기 위한 본 발명은, 기판 상에 저농도로 도핑된 N웰; 상기 기판 상에 형성되고, 상기 N웰과 접합을 형성하는 P웰; 상기 N웰 상에 형성되고, 고농도로 도핑되고, 애노드 단자에 연결된 제1 N+영역; 상기 N웰 상에 형성되고, 고농도로 도핑된 제1 P+영역; 상기 N웰 상에 형성되고, 고농도로 도핑된 N+확산영역; 상기 P웰 상에 형성되고, 고농도로 도핑된 제2 N+영역; 상기 P웰 상에 형성되고, 고농도로 도핑되고, 캐소드 단자에 연결된 제2 P+영역; 및 상기 P웰 상에 형성되고, 고농도로 도핑된 P+확산영역을 포함하고, 상기 제1 P+영역 또는 상기 제2 N+영역의 접합면에서는 제너 항복 현상이 발생되고, 상기 N웰 및 상기 P웰의 접합면에서는 애벌런치 항복 현상이 발생되어 트리거 동작이 수행되며, 상기 N+확산영역 및 상기 P+확산영역을 통한 캐리어의 재결합에 의한 홀딩 전압이 형성되는 것을 특징으로 하는 정전기 방전 보호소자를 제공한다.
상술한 본 발명에 따르면, 정전기 방전 보호소자는 낮은 트리거 전압과 높은 홀딩 전압을 구현한다. 따라서, 높은 트리거 전압에 따라 높은 입력전압이 다른 반도체 회로로 인가되고, 내부 배선이 파괴되거나, 트랜지스터가 열화손상되는 현상은 방지된다. 또한, 상승된 홀딩 전압으로 인해 전압의 오버슈팅이나 원치않는 노이즈가 발생되는 현상도 최소화된다.
도 1은 종래 기술에 따른 SCR을 도시한 회로도이다.
도 2는 상기 도 1의 회로도가 실리콘 기판 상에 구현된 단면도이다.
도 3은 본 발명의 바람직한 실시예에 따른 정전기 방전 보호소자의 단면도이다.
도 4는 본 발명의 바람직한 실시예에 따른 정전기 방전 보호소자를 도시한 다른 단면도이다.
도 5는 본 발명의 바람직한 실시예에 따른 정전기 방전 보호소자를 도시한 또 다른 단면도이다.
도 6은 본 발명의 바람직한 실시예에 따른 정전기 방전 보호소자의 특성을 도시한 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
실시예
도 3은 본 발명의 바람직한 실시예에 따른 정전기 방전 보호소자의 단면도이다.
도 3을 참조하면, 기판(200) 상에 N웰(210) 및 P웰(250)이 형성된다.
N웰(210) 상에는 제1 N+영역(220), 제1 P+영역(230) 및 N+확산영역(240)이 구비된다. 상기 N웰(210)과의 접합을 형성하는 P웰(250) 상에는 제2 N+영역(270), 제2 P+영역(260) 및 P+확산영역(280)이 구비된다.
상기 기판은 반도체 기판이며, 실리콘 재질임이 바람직하다. 따라서, N웰 또는 N+영역을 형성하기 위해서는 5족 원소를 도우너로 이용한다. 반면, P웰 또는 P+영역르 형성하기 위해서는 3족 원소를 억셉터로 이용한다.
2개의 N+영역들(220, 270) 및 N+확산영역(240)은 도우너에 의해 고농도로 도핑되고, 2개의 P+영역(230, 260) 및 P+확산영역(280)은 억셉터에 의해 고농도로 도핑된 상태이다. 또한, N웰(210)은 도우너가 저농도로 도핑된 상태이고, P웰(250)은 억셉터가 저농도로 도핑된 상태이다. 이하, 동일하게 적용된다.
애노드 단자는 제1 N+영역(220) 상에 형성되고, 제1 P+영역(230)은 외부에 대해서는 플로팅된다. 다만, 제1 P+영역(230)과 인접한 제1 N+영역(220)을 통해 애노드 단자와 전기적으로 연결된다. 또한, 상기 제1 P+영역(230)은 제1 N+영역(220)과 일정한 거리를 두고 이격된 것으로 도시되나, 실시의 형태에 따라 제1 P+영역(230)은 제1 N+영역(220)과 접합을 형성할 수 있다. 특히, 보다 낮은 트리거 전압을 구현하고자 하는 경우, 제1 P+영역(230)은 제1 N+영역(220)과 접합을 형성함이 바람직하다.
캐소드 단자는 제2 N+영역(270) 및 제2 P+영역(260) 상에 형성된다. 상기 제2 N+영역(270)과 제2 P+영역(260)은 일정한 거리를 두고 이격됨이 바람직하다. 또한, 제2 N+영역(270)과 제2 P+영역(260)으로부터 이격된 거리에 P+확산영역(280)이 구비된다.
애노드 단자와 캐소드 단자 사이에 입력전압 Vin이 인가되면, 제1 N+영역(220)과 제1 P+영역(230)사이에는 역바이어스가 인가된다. 만일, 제1 N+영역(220)이 제1 P+영역(230)과 직접 접합을 형성하는 경우, 역바이어스는 제1 N+영역(220)과 제1 P+영역(230)의 접합에서 직접 형성된다. 또한, 제1 N+영역(220)과 제1 P+영역(230)이 일정 거리를 두고 이격된 경우, N웰(210)을 통해 역바이어스가 형성된다.
인가되는 입력전압 Vin에 의해 제1 P+영역(230)의 계면에서는 제너 항복 현상이 발생된다. 제너 항복 현상은 고농도 도핑이 이루어진 접합에서 역바이어스가 인가되는 경우에 발생한다. 즉, P형 반도체층과 N형 반도체층의 에너지 대역은 비교적 낮은 전압에서도 서로 교차된다. 교차된 에너지 대역을 통해 전자의 터널링이 발생되는 현상을 제너 항복이라 지칭한다. 제1 P+영역(230)은 엑셉터로 고농도로 도핑된 상태이며, 제1 N+영역(220)은 도우너로 고농도로 도핑된 상태이다. 따라서, 제1 P+영역(230)의 접합계면에서 형성된 공핍영역(depletion region)의 폭은 좁은 양상을 가진다. 따라서, 비교적 낮은 입력전압 Vin에서도 제1 P+영역(230)을 통한 전자의 터널링은 발생되고, 많은 양의 역방향 전류가 제1 N+영역(220)으로부터 제1 P+영역(230)으로 흐른다.
제너 항복에 따른 고에너지의 캐리어는 N웰(210)을 흐르고, N웰(210)과 P웰(250)의 접합의 계면에서 고에너지의 캐리어에 의한 원자의 충돌이온화(impact ionization) 현상이 발생된다. 충돌이온화는 일종의 격자 산란 현상으로 이해된다. 즉, N웰(210)과 P웰(250) 사이에는 비교적 큰 폭을 가지는 공핍 영역이 형성된다. 고에너지의 캐리어는 공핍 영역 내의 격자와 이온화 충돌을 일으키고, 전자-정공 쌍(Electron Hole Pair)을 형성한다. 공핍 영역에서 형성된 이온화 충돌을 통해 형성된 전자는 전계에 의해 N웰(210)로 이동하고, 정공은 P웰(250)로 이동한다. 따라서, N웰(210)로부터 P웰(250)을 향하는 역방향 전류가 형성된다. 이를 애벌런치 항복이라 지칭한다.
상술한 제너 항복과 애벌런치 항복을 이용하는 트리거 동작의 메커니즘은 애벌런치 항복만을 이용하는 트리거 동작보다 낮은 전압에서 구동되는 특징이 있다. 예컨대 애벌런치 항복만을 이용하는 경우, 제1 N+영역(220)과 N웰(210) 사이의 저항성분 또는 제1 P+영역(230)과 N웰(210) 사이의 정바이어스의 인가에 따른 캐리어의 이동은 낮은 에너지 상태로 구현된다. 따라서, 애노드 단자에는 높은 전압이 인가되어야만 캐리어는 높은 에너지 상태를 가지고, N웰(210)과 P웰(250)의 계면에서 이온화 충돌을 발생시킨다. 반면, 제1 P+영역(230)에서 제너 항복 현상에 의해 높은 에너지를 가지는 캐리어는 낮은 전압에서도 N웰(210)과 P웰(250)의 계면에서 이온화 충돌을 발생시킨다.
따라서, 애벌런치 항복만을 이용하는 트리거 전압에 비해 낮은 트리거 전압을 가질 수 있다. 특히, 제너 항복 현상에 필요한 전압은 애벌런치 항복 현상에 필요한 전압보다 낮은 값을 가지므로, 비교적 낮은 입력전압 Vin에서 트리거 동작이 발생될 수 있다.
트리거 동작이 수행되는 경우, N웰(210)과 P웰(250) 접합에서의 애벌런치 항복에 의해 애노드 단자와 캐소드 단자 사이의 전압은 감소한다. 이를 홀딩 전압이라 지칭한다. 또한, 상기 도 3의 단면도에서 제1 P+영역(230), N웰(210) 및 P웰(250)은 PNP 트랜지스터를 형성하고, N웰(210), P웰(250) 및 제2 N+영역(270)은 PNP 트랜지스터를 형성한다. 트리거 동작 이후에 홀딩 전압을 유지하는 동작을 래치 모드에 진입한 것으로 명명한다.
상기 래치 모드를 유지하기 위해 정전기 방전 보호회로는 하기의 수학식 1을 따른다.
수학식 1
βPNPㆍβNPN ≥1
상기 수학식 1에서 βPNP는 PNP 트랜지스터의 전류이득이다. 이는 PNP 트랜지스터의 공통 에미터 구조에서의 전류이득으로 해석될 수 있다. 또한, 상기 수학식 1에서 βNPN는 NPN 트랜지스터의 전류이득이다. 이는 NPN 트랜지스터의 공통 에미터 구조에서의 전류이득으로 해석될 수 있다.
트랜지스터에서 베이스 단자의 전류가 증가하고, 컬렉터 단자의 전류가 일정한 값을 가지는 경우, 전류이득 는 감소하는 특징이 있다. 베이스 단자의 전류는 베이스에서의 전자와 정공의 재결합이 발생되는 경우, 증가한다.
상기 도 3에서 PNP 트랜지스터의 베이스 단자는 N웰(210)이 해당되며, NPN 트랜지스터의 베이스 단자는 P웰(250)이 해당된다.
PNP 트랜지스터에서 전류를 형성하는 다수 캐리어는 정공이다. 래치 모드에서 PNP 트랜지스터의 베이스 단자인 N웰(210)을 흐르는 정공의 일부는 N+확산영역(240)에서 과잉 전자와 재결합된다. 따라서, 베이스 단자에 공급되는 전류는 증가되어야 하며, 이를 통해 βPNP는 감소된다.
마찬가지로, NPN 트랜지스터의 베이스 단자는 P웰(250)에서는 다수 캐리어인 전자가 흐른다. 전자는 P+확산영역(280)에서 과잉 정공과 재결합된다. 이를 통해 βNPN도 감소된다.
바이폴라 트랜지스터의 일정 전압에서의 전류 이득이 감소되고, 수학식 1을 만족하기 위해서는 홀딩전압은 증가하여야 한다.
따라서, 상술한 구조 및 동작을 통해 트리거 전압을 감소시키고, 홀딩 전압을 증가시킬 수 있다.
도 4는 본 발명의 바람직한 실시예에 따른 정전기 방전 보호소자를 도시한 다른 단면도이다.
도 4를 참조하면, 기판(200) 상에 N웰(210) 및 P웰(250)이 형성되고, N웰(210) 상에는 제1 N+영역(220), 제1 P+영역(230) 및 N+확산영역(240)이 구비된다. 상기 N웰(210)과의 접합을 형성하는 P웰(250) 상에는 제2 N+영역(270), 제2 P+영역(260) 및 P+확산영역(280)이 구비된다.
애노드 단자는 제1 N+영역(220) 및 제1 P+ 영역(230) 상에 형성된다.
또한, 캐소드 단자는 제2 P+영역(260) 상에 형성되고, 제2 N+영역(270)은 외부에 대해 플로팅된다. 또한, 상기 제2 N+영역(270)은 제2 P+영역(260)과 일정한 거리를 두고 이격된 것으로 도시되나, 실시의 형태에 따라 제2 N+영역(270)은 제2 P+영역(260)과 접합을 형성할 수 있다. 특히, 보다 낮은 트리거 전압을 구현하고자 하는 경우, 제2 N+영역(270)은 제2 P+영역(260)과 접합을 형성함이 바람직하다.
또한, 제2 N+영역(270)과 제2 P+영역(260)으로부터 이격된 거리에 P+확산영역(280)이 구비된다.
상기 도 3과 달리 제너 항복 현상은 제2 N+ 영역(270)에서 발생된다. 즉, 역바이어스된 제2 P+영역(260) 및 제2 N+영역(270)에서 제너 항복이 발생되거나, 저농도로 도핑된 P웰(250) 및 제2 N+영역(270)에서 제너 항복이 발생된다. 제너 항복에 따른 높은 에너지의 전자는 N웰(210)과 P웰(250)의 접합에서 애벌런치 항복을 발생시킨다. 이를 통해 비교적 낮은 입력전압 Vin에서도 트리거 동작이 수행될 수 있다.
또한, 상기 수학식 1에서 설명된 바와 같이 외부에 대해 플로팅된 P+확산영역(280)을 통해 전류이득 βNPN은 감소되고, 외부에 대해 플로팅된 N+확산영역(240)을 통해 전류이득 βPNP는 감소된다. 따라서, 홀딩 전압은 상승된다.
도 5는 본 발명의 바람직한 실시예에 따른 정전기 방전 보호소자를 도시한 또 다른 단면도이다.
도 5를 참조하면, 도 3 및 도 4에서 설명된 바와 동일하게 기판(200) 상에 N웰(210) 및 P웰(250)이 구비된다.
또한, N웰(210) 상에는 제1 N+영역(220), 제1 P+영역(230) 및 N+확산영역(240)이 구비된다. N웰(210)과 접합을 형성하는 P웰(250) 상에는 제2 N+영역(270), 제2 P+영역(260) 및 P+확산영역(280)이 형성된다.
또한, 제1 N+영역(220)은 애노드 단자에 전기적으로 연결되고, 제1 P+영역(230) 및 N+확산영역(240)은 외부에 대해 플로팅된다. 외부에 대해 플로팅된 제1 P+영역(230)은 제1 N+영역(220)과 직접 접합을 형성할 수 있다. 설명된 바대로 역방향의 PN접합을 형성하는 제1 P+영역(230)과 제1 N+영역(220)에서는 제너 항복이 발생될 수 있다. 만일, 제1 P+영역(230)이 제1 N+영역(220)과 일정 거리로 이격된 경우, N웰(210)과 제1 P+영역(230)의 접합계면에서 제너 항복이 발생될 수 있다. 이는 상기 도 3에서 설명된 바와 동일하다.
제2 P+영역(260)은 캐소드 단자에 전기적으로 연결되고, 제2 N+영역(270) 및 P+확산영역(280)은 외부에 대해 플로팅된다. 외부에 대해 플로팅된 제2 N+영역(270)은 제2 P+영역(260)과 직접 접합을 형성할 수 있다. 상기 도 4에서 설명된 바대로 제2 N+영역(260)의 계면에서 제너 항복이 발생된다.
이를 통해 보다 낮은 입력전압 Vin에서 N웰(210)과 P웰(250)의 접합에서는 애벌런치 항복이 발생되고, 트리거 동작이 수행된다.
또한, N+확산영역(240)을 통해 정공의 재결합이 발생되고, P+확산영역(280)을 통해 전자의 재결합이 발생된다. 따라서, 홀딩 전압은 증가한다.
도 6은 본 발명의 바람직한 실시예에 따른 정전기 방전 보호소자의 특성을 도시한 그래프이다.
도 6을 참조하면, 점선은 상기 도 2에 도시된 종래 기술에 따른 정전기 방전 보호소자의 전압-전류 특성을 나타내고, 실선은 본 발명에 따른 정전기 방전 보호소자의 전압-전류 특성을 나타낸다.
입력전압 Vin의 인가되면, 특정의 전압에서 트리거 동작이 발생되어 전압은 강하된다. 이후에는 입력전압 Vin의 미미한 변동에도 입력전류 Iin이 급격히 변동되는 특성이 나타난다.
종래 기술인 도 2의 정전기 방전 보호소자는 N웰과 P웰에서의 애벌런치 항복 현상만을 이용한다. 따라서, 캐리어에 의한 원자의 충돌 이온화를 발생시키기 위해서는 높은 에너지를 가진 캐리어가 형성되어야 하며, 높은 에너지를 가진 캐리어는 높은 입력전압 Vin의 구현에 의해 수행될 수 있다. 따라서, 입력전압 Vin의 인가에 따른 트리거 전압 Vt1은 높은 값을 가진다. 또한, 애벌런치 항복에 따라 래치 상태에서의 홀딩 전압 Vh1은 낮은 값을 가진다.
반면, 본 발명에 따른 정전기 방전 보호소자는 N웰 상 또는 P웰 상에서의 PN 접합에서의 역바이어스에 따른 제너 항복 현상을 추가적으로 이용한다. 제너 항복에 따른 높은 에너지의 캐리어는 비교적 낮은 입력전압 Vin에서도 N웰 및 P웰의 접합에서 애벌런치 항복을 일으킨다. 따라서, 도 2의 정전기 방전 보호회로가 가지는 트리거 전압 Vt1에 비해 낮은 트리거 전압 Vt2를 가진다.
또한, N웰 상에 형성된 N+확산영역 및 P웰 상에 형성된 P+확산영역으로 인해 트랜지스터의 베이스 단자의 전류를 증가시킨다. 따라서, 전류이득 는 감소하고, 이를 통해 홀딩 전압 Vh2는 상승된다.
상술한 본 발명에 따른 정전기 방전 보호소자는 낮은 트리거 전압과 높은 홀딩 전압을 구현한다. 따라서, 높은 트리거 전압에 따라 높은 입력전압이 다른 반도체 회로로 인가되고, 내부 배선이 파괴되거나, 트랜지스터가 열화손상되는 현상은 방지된다. 또한, 상승된 홀딩 전압으로 인해 전압의 오버슈팅이나 원치않는 노이즈가 발생되는 현상도 최소화된다.
200 : 기판 210 : N웰
220 : 제1 N+영역 230 : 제1 P+영역
240 : N+확산영역 250 : P웰
260 : 제2 P+영역 270 : 제2 N+영역
280 : P+확산영역

Claims (6)

  1. 기판 상에 저농도로 도핑된 N웰;
    상기 기판 상에 형성되고, 상기 N웰과 접합을 형성하는 P웰;
    상기 N웰 상에 형성되고, 고농도로 도핑되고, 애노드 단자에 연결된 제1 N+영역;
    상기 N웰 상에 형성되고, 고농도로 도핑된 제1 P+영역;
    상기 N웰 상에 형성되고, 고농도로 도핑된 N+확산영역;
    상기 P웰 상에 형성되고, 고농도로 도핑된 제2 N+영역;
    상기 P웰 상에 형성되고, 고농도로 도핑되고, 캐소드 단자에 연결된 제2 P+영역; 및
    상기 P웰 상에 형성되고, 고농도로 도핑된 P+확산영역을 포함하고,
    상기 제1 P+영역 또는 상기 제2 N+영역의 접합면에서는 제너 항복 현상이 발생되고, 상기 N웰 및 상기 P웰의 접합면에서는 애벌런치 항복 현상이 발생되어 트리거 동작이 수행되며,
    상기 N+확산영역 및 상기 P+확산영역을 통한 캐리어의 재결합에 의한 홀딩 전압이 형성되는 것을 특징으로 하는 정전기 방전 보호소자.
  2. 제1항에 있어서, 상기 제1 P+영역은 상기 제1 N+영역과 PN접합을 형성하고, 상기 제1 P+영역은 외부에 대해 플로팅되는 것을 특징으로 하는 정전기 방전 보호소자.
  3. 제1항에 있어서, 상기 제2 N+영역은 상기 제2 P+영역과 PN접합을 형성하고, 상기 제2 N+영역은 외부에 대해 플로팅되는 것을 특징으로 하는 정전기 방전 보호소자.
  4. 제1항에 있어서, 상기 제1 P+영역은 상기 제1 N+영역과 PN접합을 형성하고, 제2 N+영역은 상기 제2 P+영역과 PN접합을 형성하고, 상기 제1 P+영역 및 상기 제2 N+영역은 외부에 대해 플로팅되는 것을 특징으로 하는 정전기 방전 보호소자.
  5. 제1항에 있어서, 상기 N+확산영역은 정공의 재결합을 수행하는 것을 특징으로 하는 정전기 방전 보호소자.
  6. 제1항에 있어서, 상기 P+확산영역은 전자의 재결합을 수행하는 것을 특징으로 하는 정전기 방전 보호소자.
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