CN213521822U - 一种输出驱动电路和输出驱动器 - Google Patents

Abstract

本实用新型公开了一种输出驱动电路和输出驱动器，输出驱动电路包括总线保持单元，包括至少两个首尾相接的反相器，形成输入保持信号；第一延迟单元，对输入保持信号进行延迟，输出第一延迟信号和第二延迟信号，其中第一反相器组中串联的反相器数量小于第二反相器组中串联的反相器数量，差值为奇数；锁存单元，对第一延迟信号和第二延迟信号进行锁存输出第一锁存信号和第二锁存信号；第二延迟单元，其中第四反相器组中串联的反相器数量小于第三反相器组中串联的反相器数量，差值为奇数；输出单元包括第一晶体管和第二晶体管。本实用新型提供的输出驱动电路可以同时实现对输入信号的断路保持和晶体管的错峰开启与关闭，避免了闩锁效应。

Description

一种输出驱动电路和输出驱动器

技术领域

本实用新型涉及半导体技术领域，特别是涉及一种输出驱动电路和输出驱动器。

背景技术

体硅CMOS是以硅衬底和在硅衬底上制作的阱分别作为基底制作NMOS和PMOS，然后组成互补对称结构，在半导体集成电路中应用广泛。然而，由于其互补对称结构，其存在闩锁效应。如图1和图2所示，CMOS结构中的固有寄生n-p-n-p结构，即寄生NPN晶体管(Q1)和PNP晶体管(Q2)，在空间单粒子的轰击下，衬底/阱中的寄生晶体管内会产生单粒子电流，由于器件内部存在寄生电阻(Rnw和Rsub)，当触发电流在寄生电阻上产生的压降达到寄生晶体管开启的压降时，寄生晶体管的发射结正偏导通，并产生足够大的集电极电流使另一个寄生晶体管也处于正向偏置导通，导致电源(VDD)和地(GND)之间出现大电流，形成正反馈电路，电流持续增大，这种骤然增大的电流会使CMOS器件无法正常工作甚至烧毁。

电压瞬变产生的过电应力及光照、辐射作用都是引发闩锁效应的外部原因，尤其辐射环境中，高能单粒子射线会辐射至CMOS器件的氧化层中，产生电子-空穴对，积累的能量导致CMOS器件中寄生的晶体管正向偏置导通，从而导致单粒子闩锁效应的发生，而一旦单粒子闩锁效应由于正反馈而持续放大，则输出驱动电路将会因过大的电流而烧毁。此外，现有技术的CMOS电路抗噪声能力差，一旦输入信号存在噪声，输出的驱动信号将存在错误。

实用新型内容

为了解决上述问题至少之一，本实用新型提供一种输出驱动电路，包括：

总线保持单元，包括至少一组首尾相接的反相器，用于对接入的输入信号进行电平保持，形成输入保持信号，

第一延迟单元，包括第一反相器组和第二反相器组，用于对输入保持信号进行延迟，输出第一延迟信号和第二延迟信号，其中，第一反相器组包括一个或多个串联连接的第一反相器，第二反相器组包括多个串联连接的第二反相器，其中第一反相器的数量小于第二反相器的数量且二者的差值为奇数，

锁存单元，包括SR锁存器，用于对第一延迟信号和第二延迟信号进行锁存，输出第一锁存信号和第二锁存信号，

第二延迟单元，包括第三反相器组和第四反相器组，分别用于对第一锁存信号和第二锁存信号进行延迟，生成第三延迟信号和第四延迟信号，其中第三反相器组包括多个串联连接的第三反相器，第四反相器组包括一个或多个串联连接的第四反相器，第四反相器的数量小于第三反相器的数量且二者的差值为奇数，

输出单元，包括第一晶体管和第二晶体管，用于基于第三延迟信号和第四延迟信号的控制产生输出驱动信号。

在一些可选的实施例中，输出单元包括第一输出驱动单元和第二输出驱动单元，第一输出驱动单元和第二输出驱动单元的第一端分别用于接入第三延迟信号和第四延迟信号，第二端分别用于接入第一电源信号和第二电源信号，第三端相互连接作为输出端，其中：

第一输出驱动单元包括N路并联连接的第一输出驱动子单元，每路第一输出驱动子单元包括串联连接的第五反相器组和第一晶体管，第n路第一输出驱动子单元中的第五反相器组具有串联连接的i_n个第五反相器；

第二输出驱动单元包括N路并联连接的第二输出驱动子单元，每路第二输出驱动子单元包括串联连接的第六反相器组和第二晶体管，第n路第二输出驱动子单元中的第六反相器组具有串联连接的i_n个第六反相器，

其中，N为正整数，N≥2，n∈[1,2,…N]，i₁～i_N分别为奇数或者i₁～i_N分别为偶数，i_n>i_n-1。

在一些可选的实施例中，SR锁存器由与非门构成或者由或非门构成；

当SR锁存器由与非门构成时，第三反相器的数量与第n路第一输出驱动子单元中第五反相器的数量之和为偶数，第四反相器的数量与第n路第二输出驱动子单元中第六反相器的数量之和为奇数；

当SR锁存器由或非门构成时，第三反相器的数量与第n路第一输出驱动子单元中第五反相器的数量之和为奇数，第四反相器的数量与第n路第二输出驱动子单元中第六反相器的数量之和为偶数。

在一些可选的实施例中，第五反相器组和第六反相器组均具有第一端和第二端，第一晶体管和第二晶体管均具有第一端、第二端和控制端，

在第一输出驱动单元中，第五反相器组的第一端用于接入第三延迟信号，第五反相器组的第二端与第一晶体管的控制端连接，第一晶体管的第一端用于接入第一电源信号，第一晶体管的第二端作为输出端；

在第二输出驱动单元中，第六反相器组的第一端用于接入第四延迟信号，第六反相器组的第二端与第二晶体管的控制端连接，第二晶体管的第一端用于接入第二电源信号，第二晶体管的第二端作为输出端。

在一些可选的实施例中，输出单元由第一晶体管和第二晶体管构成，第一晶体管和第二晶体管均具有第一端、第二端和控制端，第一晶体管和第二晶体管的控制端分别用于接入第三延迟信号和第四延迟信号，第一端分别用于接入第一电源信号和第二电源信号，第二端相互连接作为输出端，

SR锁存器由与非门构成或者由或非门构成；当SR锁存器由与非门构成时，第三反相器的数量为偶数，第四反相器的数量为奇数；当SR锁存器由或非门构成时，第三反相器的数量为奇数，第四反相器的数量为偶数。

在一些可选的实施例中，第一晶体管为PMOS晶体管且第二晶体管为NMOS晶体管，第一晶体管和第二晶体管的参数互补对称。

在一些可选的实施例中，总线保持单元包括两组首尾相接的反相器，其中一组首尾相接的反相器形成的输入保持信号输入第一反相器组，另一组首尾相接的反相器形成的输入保持信号输入第二反相器组；

或者总线保持单元包括一组首尾相接的反相器，形成的输入保持信号分路输入第一反相器组和第二反相器组。

在一些可选的实施例中，在构成SR锁存器的与非门或者或非门中，每个与非门或者或非门中的NMOS晶体管与另一与非门或者或非门中的NMOS晶体管相邻设置，每个与非门或者或非门中的PMOS晶体管与另一与非门或者或非门中的PMOS晶体管相邻设置。

在一些可选的实施例中，每两个第一晶体管被设置在同一阱中；每两个第二晶体管被设置在同一阱中。

本实用新型第二个方面提供一种输出驱动器，包括前述第一个方面所述的输出驱动电路。

本实用新型的有益效果如下：

本实用新型针对目前现有的问题，提供一种输出驱动电路和输出驱动器，通过设置总线保持单元，使得输入到输出驱动电路的源信号能够被保持，从而在输入端信号瞬时中断时持续供给信号，同时使得输入端具有一定的抗噪声能力；此外，通过设置第一延迟单元，其包括两路具有不同反相器数量的反相器组，并配合以锁存单元，能够控制信号错峰输入到输出单元中两个晶体管的控制端，避免了在两个晶体管中产生瞬间大电流，从而避免闩锁效应，提高电路稳定性，延长输出驱动电路以及输出驱动器的使用寿命；本申请还通过优化版图结构，进一步避免单粒子闩锁效应的发生。

附图说明

下面结合附图对本实用新型的具体实施方式作进一步详细的说明。

图1为根据现有技术的输出驱动电路的示意性剖视图。

图2为根据现有技术的输出驱动电路内的寄生晶体管的等效电路原理图。

图3为根据现有技术的输出驱动电路的示意性电路原理图。

图4为根据现有技术的输出驱动电路的输入噪声的影响示意图。

图5为根据本申请一个实施例的输出驱动电路的示意性电路原理图。

图6为根据本申请另一实施例的输出驱动电路的示意性电路原理图。

图7为体现根据本申请的实施例中总线保持单元对输入信号的抗干扰特性的波形示意图。

图8示出根据本申请实施例的输出驱动电路中输入到第一晶体管和第二晶体管的栅端信号的示意性波形图。

图9和图10示出根据本申请实施例的输出驱动电路中锁存单元的晶体管布局的示意性版图。

图11示出根据本申请实施例的输出驱动电路中输出单元的晶体管布局的示意性版图。

具体实施方式

为了更清楚地说明本实用新型，下面结合优选实施例和附图对本实用新型做进一步的说明。附图中相似的部件以相同的附图标记进行表示。本领域技术人员应当理解，下面所具体描述的内容是说明性的而非限制性的，不应以此限制本实用新型的保护范围。

本实用新型中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。在现有技术中，如图3所示，通常是以两个互补对称的PMOS晶体管与NMOS晶体管连接成CMOS电路作为输出驱动电路，在每个MOS晶体管的输入控制端连接一个反相器以对输入波形进行整形，然而上文所述的寄生晶体管的存在使得该结构存在由于单粒子效应而烧毁的风险，在辐射环境中尤为明显。

此外，因为CMOS电路的输入端通常连接有反相器，而一般反相器的翻转电压值为VCC/2(其中VCC表示输入信号的峰值)，当输入信号低于VCC/2时，不翻转，一旦高于VCC/2则翻转。参照图4，当输入到输出驱动电路的信号中存在噪声信号时，会导致信号误翻转的情况，即出现多个相对于输入端的高翻转点和低翻转点输出的高电平VOH和低电平VOL。因而，现有输出驱动电路抗噪声能力差。

另外，当输入信号突然中断时，会使输出驱动电路的输入端突然出现电路输入信号悬空的情况，使输入端产生不定态，有可能会出现中间电位情况，致使驱动电路输出端的P/NMOS晶体管出现同时开启或同时关闭的情况，损害电路功能，严重时会导致电流过大而烧毁芯片。

基于以上问题，本申请的实施例提供一种输出驱动电路，包括：

总线保持单元，包括至少一组首尾相接的反相器，用于对接入的输入信号进行电平保持，形成输入保持信号，

第一延迟单元，包括第一反相器组和第二反相器组，用于对输入保持信号进行延迟，输出第一延迟信号和第二延迟信号，其中，第一反相器组包括一个或多个串联连接的第一反相器，第二反相器组包括多个串联连接的第二反相器，其中第一反相器的数量小于第二反相器的数量且二者的差值为奇数，

锁存单元，包括SR锁存器，用于对第一延迟信号和第二延迟信号进行锁存，输出第一锁存信号和第二锁存信号，

第二延迟单元，包括第三反相器组和第四反相器组，分别用于对第一锁存信号和第二锁存信号进行延迟，生成第三延迟信号和第四延迟信号，其中第三反相器组包括多个串联连接的第三反相器，第四反相器组包括一个或多个串联连接的第四反相器，第四反相器的数量小于第三反相器的数量且二者的差值为奇数，

输出单元，包括第一晶体管和第二晶体管，用于基于第三延迟信号和第四延迟信号的控制产生输出驱动信号。

在本实施例中，通过设置包括总线保持单元，使得输入到输出驱动电路的源信号能够被保持，从而在输入端信号瞬时中断时持续供给信号，并且使得输出驱动电路具有一定的抗噪声能力；通过设置第一延迟单元，配合以锁存单元，能够控制信号错峰输入到输出单元中两个晶体管的控制端，避免了在两个晶体管中产生瞬间大电流，从而避免闩锁效应，提高电路稳定性，延长输出驱动电路的使用寿命。

在一个具体的实施例中，参照图5和图6所示，本申请实施例的输出驱动电路包括总线保持单元100、第一延迟单元200、锁存单元300和输出单元400，为了保证电路输出逻辑正确，在锁存单元300与输出单元400之间还设有第二延迟单元500。

需要说明的是，图5和图6中示出了锁存单元和第二延迟单元结构有区别的两个实施例，并且为了区分，在图5中表示为锁存单元300-1和第二延迟单元500-1，在图6中表示为锁存单元300-2和第二延迟单元500-2。本文中，当不需要区分时，统一表示为锁存单元300和第二延迟单元500。

其中，总线保持单元100作为输出驱动电路的输入单元，包括两组两两首尾相接的反相器1、反相器2、反相器3、反相器4。其中反相器1的输入端与反相器2的输出端连接，且反相器2的输入端与反相器1的输出端连接，从而形成两个反相器的交叉连接；反相器3和反相器4的连接方式类似，不赘述。以反相器1和反相器2为例，当输入信号输入反相器1时，输入信号可经过反相器1翻转成另一种状态，当翻转后的信号再输入反相器2时，信号再次翻转，恢复到原来的信号状态，此时反相器2的输出端接于反相器1的输入端。当外部的输入信号突然撤销时，通过总线保持单元100能使电路保持原有的电路信号状态，从而避免了由于输入端电路信号突然中断导致的信号悬空情况和瞬时短路，能够持续地给电路供应信号，进而保护了电路正常运行。

如前述，总线保持单元100旨在利用首尾相接的反相器对输入信号进行保持，以持续地供应输入保持信号。图5和图6所示的实施例中，是将输入信号Vin分路输入到两组首尾相接的反相器，获得两路输入保持信号，其中一路输入保持信号输出至第一反相器组，另一路输入保持信号输出至第二反相器组。在其它实施例中，总线保持单元100也可以仅包括一组首尾相接的反相器，获得的输入保持信号分路后输出给第一反相器组和第二反相器组。

此外，上述总线保持单元100还具有抗干扰的作用。相较于上文描述的现有技术中的输入端的反相器由于噪声导致的误翻转问题，当在输入端增设总线保持单元100后，输入信号经过总线保持单元100后的波形如图7所示。

以首尾相接的反相器1和反相器2为例，当输入信号为低电平时，传输至反相器2的输入端的信号为高电平，当反相器2工作时，其内部的NMOS晶体管开启，会形成下拉电流，所以反相器2输出端会将会下拉源电压；同理，当输入信号为高电平时，传输至反相器2的输入端为低电平，当反相器2工作时，其内部的PMOS晶体管开启，会形成灌电流，所以反相器2输出端会抬高源电压。因而经过以上作用原理，输入信号经过总线保持单元100中首尾相接的反相器回到输入端时，上升翻转点和下降翻转点将不再是传统的VCC/2单值，而是出现了图7所示的拉低到低于VCC/2的电压与抬高到高于VCC/2的电压之间的翻转窗口，只要输入信号中的噪声在窗口之间波动，则均不会产生翻转，也就有效避免了由于噪声原因而使输出端做出错误判断而影响电路的正常功能，从而确保电路逻辑正确。

仍然参照图5，第一延迟单元200包括两路延迟，分别为第一反相器组和第二反相器组，第一反相器组包括一个或多个串联连接的第一反相器，第二反相器组包括多个串联连接的第二反相器，第一反相器组与第二反相器组用于对来自于总线保持单元100的输入保持信号进行延迟，相应输出第一延迟信号和第二延迟信号。其中第一反相器的数量小于第二反相器的数量，差值为奇数。

具体地，如图5所示，第一反相器组包括奇数个第一反相器，具体为3个第一反相器，第二反相器组包括偶数个第二反相器，具体为4个第二反相器。输入保持信号经过第一反相器组后被延迟并反相，即，电平翻转，输入保持信号经过第二反相器组后信号延迟但电平保持不变，但是翻转后的信号比保持的信号早1个延迟时间到达锁存单元300。本领域技术人员应理解，该设置旨在使到达锁存单元300的第一端的信号逻辑与输入信号不变而到达锁存单元300的第二端的信号逻辑相反，且能够达到上述第一延迟信号和第二延迟信号错峰到达锁存单元300的效果，而并不旨在限制具体的反相器的数量。本领域技术人员应理解，第一反相器组与第二反相器组之间的反相器数量差越大，则错峰越明显。图5中第一反相器和第二反相器的数量设置是在考虑芯片面积与延迟效果这两种情况下的折衷考虑。本领域技术人员可以根据实际设计情况合理选择第一反相器和第二反相器的数量，以达到良好的信号延迟效果，并满足芯片尺寸要求。

如图5所示，来自于第一反相器组的第一延迟信号和来自于第二反相器组的第二延迟信号在锁存单元300中进行锁存处理。锁存单元300具体可以是SR锁存器，图5中示出了由两个与非门构成的SR锁存器的示例，但本领域技术人员应理解，锁存单元300也可以为如图6所示的由两个或非门构成的SR锁存器，具体结构区别将在下文具体描述。

具体地，第一延迟信号接入到锁存单元300的第一端A，第二延迟信号接入到锁存单元300的第二端B。如图5和图6所示，锁存单元300对内还包括内部交叉与输出端Q和Q′连接的端口，形成交叉反馈，以达到对信号锁存的目的，通过锁存单元300的锁存功能可以将第一延迟信号和第二延迟信号在锁存单元300内进行分路保持。

进一步具体地，由锁存单元300输出的锁存信号经过第二延迟单元500，即，经过锁存单元300的分路保持后在由Q和Q′端输出的锁存信号经过第三反相器组和第四反相器组分别进行延迟。

经过第二延迟单元500后的第三延迟信号和第四延迟信号分别接入输出单元400。输出单元400至少包括第一晶体管和第二晶体管，第一晶体管和第二晶体管基于第三延迟信号和第四延迟信号的控制而输出驱动信号。具体地，参照图5和图6所示，第一输出驱动单元401中的第一晶体管M1、M2、M3、M4均为PMOS晶体管，第二输出驱动单元402中的第二晶体管M1′、M2′、M3′、M4′均为NMOS晶体管。并且，为了达到等效CMOS的效果，第一晶体管和第二晶体管的参数互补对称。

在一些可选的实施例中，如图5和图6所示，输出单元400包括第一输出驱动单元401和第二输出驱动单元402，第一输出驱动单元401和第二输出驱动单元402的第一端分别接入第三延迟信号和第四延迟信号，第二端分别接入第一电源信号和第二电源信号，第三端相互连接作为输出端，其中：

第一输出驱动单元401包括N路并联连接的第一输出驱动子单元，每路第一输出驱动子单元包括串联连接的第一晶体管和第五反相器组，第n路第一输出驱动子单元中的第五反相器组具有串联连接的i_n个第五反相器；

第二输出驱动单元402包括N路并联连接的第二输出驱动子单元，每路第二输出驱动子单元包括串联连接的第二晶体管和第六反相器组，第n路第二输出驱动子单元中的第六反相器组具有串联连接的i_n个第六反相器，

其中，N为正整数，N≥2，n∈[1,2,…N]，i₁～i_N分别为奇数或者i₁～i_N分别为偶数，i_n>i_n-1。

在本实施例中，输出单元400包括两个输出驱动单元，且每个输出驱动单元中分别设置并联连接的多路输出驱动子单元，各并联的输出驱动子单元中设置不同数目的反相器，使得各并联支路通过反相器的延迟而将电流分级输出，从而可以将电流分流，进而避免了电流过大导致的闩锁效应，提高电路的稳定性，延长输出驱动电路和输出驱动器的使用寿命。

需要注意的是，为了方便描述，图5和图6的示例中仅示出了每一输出驱动单元中包括并联连接的4路输出驱动子单元的情形，但本领域技术人员应理解，本申请并不旨在限制每个输出驱动单元中并联的输出驱动子单元的数量，只要第一输出驱动单元401中的第一输出驱动子单元与第二输出驱动单元402中的第二输出驱动子单元的数量相等，并且每一路第一输出驱动子单元与相应路第二输出驱动子单元中反相器的数量相等、第一晶体管与第二晶体管的参数互补对称，以保证第一输出驱动单元和第二输出驱动单元的对称即可。

另外，根据本实施例的设置原理，原则上并联的输出驱动子单元的数量越多，也就是N越大，越更有利于通过电流分流以避免单粒子闩锁效应，即抗辐射效果越好，器件功能越稳定。但在实际应用中也需要考虑电路尺寸，具体可以根据实际需要折衷考虑。在具体实施过程中，一般并联的输出驱动子单元的数量是4～8个，即N为4～8。

进一步参考图5，在第一输出驱动单元401中，第1路第一输出驱动子单元中的第五反相器的数量为3个；第2路第一输出驱动子单元中的第五反相器的数量为5个；第3路第一输出驱动子单元中的第五反相器的数量为7个；第4路第一输出驱动子单元中的第五反相器的数量为9个。与此对应地，第二输出驱动子单元402中，第1路第二输出驱动子单元中的第六反相器的数量为3个；第2路第二输出驱动子单元中的第六反相器的数量为5个；第3路第二输出驱动子单元中的第六反相器的数量为7个；第4路第二输出驱动子单元中的第六反相器的数量为9个。

根据本申请的实施例，在第一输出驱动单元401中，第2路中第五反相器的数目大于第1路中第五反相器的数量，第3路中第五反相器的数量大于第2路中第五反相器的数量，第4路中第五反相器的数量大于第3路中第五反相器的数量；在第二输出驱动单元402中同理。优选地，如图5所示，以上多路输出驱动子单元中反相器的数量构成等差数列，且公差为2。

本领域技术人员应理解，本申请并不旨在限制两个输出驱动单元中并联的每一路输出驱动子单元内反相器的数量。在相应路输出驱动子单元的反相器数量对应相等的情况下，每一路输出驱动子单元中反相器的数量可以分别为奇数，比如1、3、5……个，再比如3、5、7、9……个，其中相邻两路输出驱动子单元中的反相器数量的差值相等，均为2；还比如1、5、7、9……个，相邻两路输出驱动子单元中的反相器数量的差值不相等。在相应路输出驱动子单元的反相器数量对应相等的情况下，每一路输出驱动子单元中反相器的数量也可以分别为偶数，比如2、4、6……个，再比如为4、6、8、10……个，其中相邻两路输出驱动子单元中的反相器数量的差值相等，均为2；还比如2、6、8、10……个，相邻两路输出驱动子单元中的反相器的差值不等。

通过以上方式，可以利用反相器的延时功能，每个输出驱动单元内输出驱动子单元的反相器数量互不相同，使得每个输出驱动子单元的输出时刻不同，相互之间差两个反相器或更多个反相器的延迟时间。另外，通过设置各个输出驱动子单元之间相差偶数个反相器，可以使得对于输出驱动单元中每个输出驱动子单元内由反相器组接入到晶体管的输入信号均相同，也就是每个并联支路的输出逻辑完全相同，加之第一输出驱动单元401与第二输出驱动单元402的反相器完全对称，以及第一晶体管与第二晶体管互补对称，从而在等效功能上仍可以实现CMOS输出驱动。

更进一步，通过以上方式，利用并联支路电流的分流特性，使得两个输出驱动单元的每个支路上的电流被各个输出驱动子单元逐级分流，并利用反相器的延迟分级输出，从而可以避免电流的骤然增大，减小大电流流过晶体管使其触发导通的几率，避免闩锁效应的发生，对电路起到良好的保护作用。

如前述，第二延迟单元500用于保证电路输出逻辑正确，特别地，参照图5和图6所示的实施例，由于锁存单元300的结构不同，相应地与其配合的第二延迟单元500也不同，具体而言，是第二延迟单元500中的第三反相器组中和第四反相器组中反相器的数量有限制，从而再进一步影响与之配合的输出单元400中的两路输出驱动单元中反相器的数量。

限制条件为，如图5所示，当锁存单元300是由与非门构成的SR锁存器时，第三反相器组中的第三反相器的数量与第一输出驱动单元401中每一路第一输出驱动子单元的第五反相器的数量之和均为偶数，第四反相器组中的第四反相器的数量与第二输出驱动单元402中每一路第二输出驱动子单元的第六反相器的数量之和均为奇数；如图6所示，当SR锁存器是由或非门构成时，第三反相器组中的第三反相器的数量与第一输出驱动单元401中每一路第一输出驱动子单元的第五反相器的数量之和为奇数，第四反相器组中的第四反相器的数量与第二输出驱动单元402中每一路第二输出驱动子单元的第六反相器的数量之和为偶数。通过以上限制条件，在保证输出单元400对电流分级分流的情况下，同时确保与锁存单元300中内部结构逻辑配合，以保证第一晶体管和第二晶体管正确错峰开启。

当然值得说明的是，输出单元400也可以仅由第一晶体管和第二晶体管构成(未示出)，第一晶体管和第二晶体管均具有第一端、第二端和控制端，第一晶体管和第二晶体管的控制端分别接入第三延迟信号和第四延迟信号，第一端分别接入第一电源信号VDD和第二电源信号GND，第二端相互连接作为输出端。其中，当SR锁存器由与非门构成时，第三反相器组中的反相器的数量为偶数，第四反相器组中的反相器的数量为奇数；当SR锁存器由或非门构成时，第三反相器组中的反相器的数量为奇数，第四反相器组中的反相器的数量为偶数。经过总线保持单元100、第一延迟单元200、锁存单元300、第二延迟单元500的输入信号保持作用和对驱动大电流的错峰抵达作用，能够对第一晶体管和第二晶体管的输出驱动进行有效保护，改善现有技术中的问题。

下面结合图5和图6，进一步描述锁存单元300分别为由与非门构成的SR锁存器和由或非门构成的SR锁存器时，第一延迟单元200、锁存单元300、第二延迟单元500、输出单元400的结构原理和功能。

在一个实施例中，参照图5所示，锁存单元300-1由与非门构成，锁存单元300-1的第一端A与第一反相器组的第二端连接，锁存单元300-1的第二端B与第二反相器组的第二端连接，锁存单元300-1的第三端Q与第三反相器组的第一端连接，锁存单元300-1的第四端Q′与第四反相器组的第一端连接，第三反相器组的第二端与输出单元400中的第一端C连接，第四反相器组的第二端与输出单元400中的第二端D连接。

在图5中，第三反相器组包括串联连接的3个第三反相器且第四反相器组包括串联连接的2个第四反相器，但本领域技术人员应理解，这并不旨在将第三反相器组和第四反相器组中的反相器数量限制为具体的数目，只要第四反相器组中包括的反相器数量小于第三反相器组中包括的反相器数量，且第一锁存信号到达输出单元400的第一晶体管的控制端的信号未经过翻转，而第二锁存信号到达输出单元400的第二晶体管的控制端的信号经过翻转即可。

结合图5和图8所示，第一晶体管为PMOS晶体管，第二晶体管为NMOS晶体管。当前PMOS晶体管已经处于导通状态，即输出单元400的第一端C为1，也即锁存单元300-1的第三端Q为0。

当输入信号Vin输入变化为0时，输入的信号0经过总线保持单元100和第一反相器组后到达锁存单元300-1的第一端A仍为信号0，因为与非门的逻辑，0经过与非门后必然为1，也就是第三端Q为1，所以第三端Q的新信号先于第四端Q′的新信号传入SR锁存器的第二个与非门；而输入信号Vin需要经过总线保持单元100和第二反相器组的延迟才到达锁存单元300-1的第二端B，也就是此时第二端B仍然是之前的信号0，B端的信号0与第三端Q的信号1进行与非运算，才将第四端Q′的信号传至SR锁存器的第一个与非门的内部输入端，当然，这并不影响第三端Q的输出。第三端Q的输出此时已经过第二延迟单元500-1和输出单元400中的反相器延迟，到达第一晶体管的控制端的信号为1，由第四端Q′输出的新信号经由第二延迟单元500-1的延迟并与输出单元400中的反相器配合，才将信号Q′的信号0翻转后传至第二晶体管的控制端，将第二晶体管的控制端置为1。本领域技术人员应理解，与非门的延迟远大于反相器的延迟，因而，此阶段尽管第四反相器组中的反相器数量小于第三反相器组中反相器的数量，但并不能影响输出到第一晶体管和第二晶体管的控制端的信号次序。

当输入信号Vin输入变化为1时，输入的信号1经过总线保持单元100和第一反相器组后到达锁存单元300-1的第一端A仍为信号1，第一端A与上一状态的Q′端输出的第二锁存信号即信号0进行与非运算，第三端Q输出的第一锁存信号为信号1，此时第三端Q维持上一状态，这时输入信号Vin经过总线保持单元100和第二反相器组的反相和延迟到达锁存单元300-1的第二端B，即此时B端信号为0，0与任何信号进行与非运算都为1，即此时第四端Q′输出的信号为高电平1，第四端Q′的信号传入至SR锁存器第一个与非门的内部输入端与第一端A的信号进行运算，并且由第四端Q′输出的信号经由第二延迟单元500-1的延迟并与输出单元400中的反相器配合，先于第三端Q的信号到达第二晶体管的控制端，也就是栅端。

通过以上设置，使得输入信号Vin到达锁存单元300-1的第一端A的时刻早于到达第二端B的时刻，通过与非门、第三反相器组以及第四反相器组合理配合，使得到达PMOS晶体管的控制端(即，栅端)的高电平信号早于到达NMOS晶体管的控制端(即，栅端)的高电平信号，到达PMOS晶体管的控制端的低电平信号晚于到达NMOS晶体管的控制端的低电平信号，从而使得PMOS晶体管和NMOS晶体管在满足驱动逻辑的同时错峰开启，实现了电流的错峰到达，达到了电流错开尖峰的目的，从而避免大电流通过时，大电流同时冲击NMOS晶体管和PMOS晶体管，也就避免了单粒子闩锁效应的发生，极大地保护了电路功能。

在另一个实施例中，参照图6所示，锁存单元300-2由两个或非门构成，锁存单元300-2的第一端A与第一反相器组的第二端连接，锁存单元300-2的第二端B与第二反相器组的第二端连接，锁存单元300-2的第三端Q与第三反相器组的第一端连接，锁存单元300-2的第四端Q′与第四反相器组的第一端连接，第三反相器组的第二端与输出单元400中的第一端C连接，第四反相器组的第二端与输出单元400的第二端D连接。

在图6中，第三反相器组包括两个串联连接的第三反相器，且第四反相器组包括1个第四反相器，但本领域技术人员应理解，这并不旨在将第三反相器组和第四反相器组中的反相器数量限制为具体的数目，只要第四反相器组中包括的反相器数量小于第三反相器组中包括的反相器数量，且第一锁存信号到达输出单元的第一晶体管的控制端的信号未经过翻转而第二锁存信号到达输出单元的第二晶体管的控制端的信号未经过翻转即可。

与图5中的实施例类似地，图6中第一晶体管为PMOS晶体管，第二晶体管为NMOS晶体管，当前PMOS晶体管已经处于导通状态，即控制端为0，也即锁存单元300-2的第三端Q输出的第一锁存信号为1。

当输入信号Vin输入变化为1时，输入的信号1经过总线保持单元100和第一反相器组后到达锁存单元300-2的第一端A仍为信号1，因为或非门的逻辑，1经过或非门后第三端Q输出的信号必然为0，所以第三端Q的新信号先于第四端Q′的新信号传入SR锁存器的第二个或非门；而输入信号Vin需要经过总线保持单元100和第二反相器组的反相器的反相延迟到达锁存单元300-2的第二端B，也就是此时第二端B输入的信号仍然是之前的信号1，B端的信号1与第三端Q的信号0进行或非运算，才将第四端Q′的信号传至SR锁存器的第一个或非门的内部输入端，当然这并不影响第三端Q信号的输出。由第三端Q输出的第一锁存信号经由第二延迟单元500-1的延迟并与输出单元400中的反相器配合，到达第一晶体管的控制端的信号为1，这时由第四端Q′输出的新信号经由第二延迟单元500-1的延迟并与输出单元400中的反相器配合，才将由第四端Q′输出的信号1传至第二晶体管的控制端，将第二晶体管的控制端置为1。本领域技术人员应理解，与非门的延迟远大于反相器的延迟，因而，此阶段尽管第四反相器组中的反相器数量小于第三反相器组中反相器的数量，但并不能影响输出到第一晶体管和第二晶体管的控制端的信号次序。

当输入信号Vin输入变化为0时，输入的信号0经过总线保持单元100和第一反相器组后到达锁存单元300-2的第一端A为信号0，第一端A与上一状态的Q′端输出的第二锁存信号即信号1进行或非运算，第三端Q输出的信号为0，此时第三端Q维持上一状态，当输入信号Vin经过总线保持单元100和第二反相器组的反相器的反相和延迟到达锁存单元200-2的第二端B时，第二端B的信号变为1，1与任何信号进行或非运算为0，即此时第四端Q′的信号先翻转为低电平0，第四端Q′的信号传入至SR锁存器第一个或非门的内部输入端，并与第一端A的信号进行运算，并且由第四端Q′输出的信号经由第二延迟单元500-1的延迟并与输出单元400中的反相器配合，先于第三端Q的信号到达第二晶体管的控制端，即栅端。

通过以上设置，使得输入信号Vin到达锁存单元300-2的第一端A的时刻早于到达第二端B的时刻，通过将与非门、第三反相器组和第四反相器组合理配合，参照图8，使得到达PMOS晶体管的控制端(即，栅端)的高电平信号早于到达NMOS晶体管的控制端(即，栅端)的高电平信号，到达PMOS晶体管的控制端的低电平信号晚于到达NMOS晶体管的控制端的低电平信号，从而使得PMOS晶体管和NMOS晶体管在满足驱动逻辑的同时错峰开启，实现了电流的错峰到达，达到了电流错开尖峰的目的，从而避免大电流通过时，大电流同时冲击NMOS晶体管和PMOS晶体管，这样就避免了单粒子闩锁效应的发生，极大地保护了电路功能。

在一些可选的实施例中，还对输出驱动电路中晶体管的布局进行了改进。

具体地，如图9所示，其中略去了其他器件的布局，仅示出了晶体管的版图示意，在构成SR锁存器中的两个与非门中，其中一个与非门中的NMOS晶体管与另一个与非门中的NMOS晶体管相邻设置，其中一个与非门中的PMOS晶体管与另一个与非门中的PMOS晶体管相邻设置；或者，在构成SR锁存器中的两个或非门中，其中一个或非门中的NMOS晶体管与另一个或非门中的NMOS晶体管相邻设置，其中一个或非门中的PMOS晶体管与另一个或非门中的PMOS晶体管相邻设置。

以N1至N4代表四个NMOS晶体管，P1至P4代表四个PMOS晶体管，且N1、N2、P1和P2属于同一个与非门，N3、N4、P3和P4属于另一个与非门为例进行说明。在进行版图布局时，四个NMOS晶体管以N1、N3、N2、N4依次排序，相应的，四个PMOS晶体管以P1、P3、P2、P4的方式依序排列。通过将晶体管进行交叉布局，相较于将同一个与非门中的PMOS晶体管或者NMOS晶体管分别相邻布置的情况，降低了单粒子辐射至同一个与非门的概率，也就减小了由于单粒子辐射引起的单粒子闩锁效应的几率，进一步对电路的功能起到保护作用。

在一些可选的实施例中，如图9所示，锁存单元中的每个晶体管被设置在独立的阱中，或者，如图10所示，锁存单元中每两个相同类型的晶体管被设置在独立的阱中，以利用阱的重掺杂形成隔离环，更有效地收集多余的单粒子电荷，此外，还可以设置不同宽度的多个阱构成多个隔离环，以分阶段地吸收多余电荷，以增强保护。

在一些可选的实施例中，如图11所示，输出单元中的每两个晶体管形成在独立的阱中。多加的阱和衬底部分可以有效地收集多余的载流子，有效降低了阱和衬底内寄生电阻值以及反馈环路增益，降低闩锁效应的敏感度，避免寄生晶体管的开启。通过将MOS管分组设置在多个阱中，从而利用阱的重掺杂，相当于在各组MOS晶体管之间形成了隔离环。本领域技术人员可以理解，本申请并不旨在限制阱的掺杂浓度，设计人员可以在实际应用中根据实际情况合理调整作为隔离环的阱的掺杂浓度，一般情况下，增大掺杂浓度可以减小作为隔离环的阱的电阻，进一步避免单粒子闩锁效应。

在一些可选的实施例中，参照图9-11所示，图中示出了对于相同类型的阱之间的距离关系。根据本申请的实施例，对于同一类型的阱，例如N阱，相邻N阱之间的距离d1越大越有利于吸收多余的载流子，同时又不会使电场互相干扰，降低触发单粒子闩锁效应的几率。具体地，同一类型的阱之间的距离d1应大于等于第一阈值。但是第一阈值也不宜太大，以避免芯片尺寸过大。本申请并不具体限定该第一阈值的具体取值，可以根据实际需求设定。可选地，第一阈值为2微米。在具体实施过程中，同类型阱之间的距离d1一般为2微米至7微米，但并不限于此。

在一些可选的实施例中，每个阱的内径尺寸d2应小于或等于第二阈值。具体地，如图9-11所示，当晶体管为条栅结构时，阱的内径尺寸d2为在俯视图中与条栅的长度垂直的方向的内环宽度。一般而言，内径越小则越不易发生闩锁效应，因此，在满足工艺尺寸的情况下应尽量减小阱的内径，例如，第二阈值可以为5微米。

本申请的实施例还提供一种输出驱动器，包括前述输出驱动电路。具体地，除了输出驱动电路之外，输出驱动器还可以包括数模转换器、模数转换器、脉宽调制器等模块，以实现对不同的电机以及功率器件的驱动输出。具体可以根据功能要求增减相关模块，实现相应的功能。

本实用新型针对目前现有的问题，提供一种输出驱动电路和输出驱动器，通过设置总线保持单元，使得输入到输出驱动电路的源信号能够被保持，从而在输入端信号瞬时中断时持续供给信号，同时使得输入端具有一定的抗噪声能力；此外，通过设置第一延迟单元，其包括两路具有不同反相器数量的反相器组，并配合以锁存单元，能够控制信号错峰输入到两个晶体管的控制端，避免了在两个晶体管中产生瞬间大电流，从而避免闩锁效应，提高电路稳定性，延长驱动器的使用寿命；本申请还通过优化版图结构，进一步避免单粒子闩锁效应的发生。

显然，本实用新型的上述实施例仅仅是为清楚地说明本实用新型所作的举例，而并非是对本实用新型的实施方式的限定，对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动，这里无法对所有的实施方式予以穷举，凡是属于本实用新型的技术方案所引伸出的显而易见的变化或变动仍处于本实用新型的保护范围之列。

Claims (10)

1.一种输出驱动电路，其特征在于，包括：

总线保持单元，包括至少一组首尾相接的反相器，用于对接入的输入信号进行电平保持，形成输入保持信号，

第一延迟单元，包括第一反相器组和第二反相器组，用于对所述输入保持信号进行延迟，输出第一延迟信号和第二延迟信号，其中，所述第一反相器组包括一个或多个串联连接的第一反相器，所述第二反相器组包括多个串联连接的第二反相器，其中所述第一反相器的数量小于所述第二反相器的数量且二者的差值为奇数，

锁存单元，包括SR锁存器，用于对所述第一延迟信号和所述第二延迟信号进行锁存，输出第一锁存信号和第二锁存信号，

第二延迟单元，包括第三反相器组和第四反相器组，分别用于对所述第一锁存信号和所述第二锁存信号进行延迟，生成第三延迟信号和第四延迟信号，其中所述第三反相器组包括多个串联连接的第三反相器，所述第四反相器组包括一个或多个串联连接的第四反相器，所述第四反相器的数量小于所述第三反相器的数量且二者的差值为奇数，

输出单元，包括第一晶体管和第二晶体管，用于基于所述第三延迟信号和所述第四延迟信号的控制产生输出驱动信号。

2.根据权利要求1所述的输出驱动电路，其特征在于，所述输出单元包括第一输出驱动单元和第二输出驱动单元，所述第一输出驱动单元和所述第二输出驱动单元的第一端分别用于接入所述第三延迟信号和所述第四延迟信号，第二端分别用于接入第一电源信号和第二电源信号，第三端相互连接作为输出端，其中：

所述第一输出驱动单元包括N路并联连接的第一输出驱动子单元，每路第一输出驱动子单元包括串联连接的第五反相器组和所述第一晶体管，第n路第一输出驱动子单元中的第五反相器组具有串联连接的i_n个第五反相器；

所述第二输出驱动单元包括N路并联连接的第二输出驱动子单元，每路第二输出驱动子单元包括串联连接的第六反相器组和所述第二晶体管，第n路第二输出驱动子单元中的第六反相器组具有串联连接的i_n个第六反相器，

其中，N为正整数，N≥2，n∈[1,2,…N]，i₁～i_N分别为奇数或者i₁～i_N分别为偶数，i_n>i_n-1。

3.根据权利要求2所述的输出驱动电路，其特征在于，所述SR锁存器由与非门构成或者由或非门构成；

当所述SR锁存器由与非门构成时，所述第三反相器的数量与所述第n路第一输出驱动子单元中第五反相器的数量之和为偶数，所述第四反相器的数量与所述第n路第二输出驱动子单元中第六反相器的数量之和为奇数；

当所述SR锁存器由或非门构成时，所述第三反相器的数量与所述第n路第一输出驱动子单元中第五反相器的数量之和为奇数，所述第四反相器的数量与所述第n路第二输出驱动子单元中第六反相器的数量之和为偶数。

4.根据权利要求2所述的输出驱动电路，其特征在于，所述第五反相器组和所述第六反相器组均具有第一端和第二端，所述第一晶体管和所述第二晶体管均具有第一端、第二端和控制端，

在所述第一输出驱动单元中，所述第五反相器组的第一端用于接入所述第三延迟信号，所述第五反相器组的第二端与所述第一晶体管的控制端连接，所述第一晶体管的第一端用于接入所述第一电源信号，所述第一晶体管的第二端作为输出端；

在所述第二输出驱动单元中，所述第六反相器组的第一端用于接入所述第四延迟信号，所述第六反相器组的第二端与所述第二晶体管的控制端连接，所述第二晶体管的第一端用于接入所述第二电源信号，所述第二晶体管的第二端作为输出端。

5.根据权利要求1所述的输出驱动电路，其特征在于，所述输出单元由第一晶体管和第二晶体管构成，所述第一晶体管和所述第二晶体管均具有第一端、第二端和控制端，所述第一晶体管和所述第二晶体管的控制端分别用于接入所述第三延迟信号和所述第四延迟信号，第一端分别用于接入第一电源信号和第二电源信号，第二端相互连接作为输出端，

所述SR锁存器由与非门构成或者由或非门构成；当所述SR锁存器由与非门构成时，所述第三反相器的数量为偶数，所述第四反相器的数量为奇数；当所述SR锁存器由或非门构成时，所述第三反相器的数量为奇数，所述第四反相器的数量为偶数。

6.根据权利要求1-5中任一项所述的输出驱动电路，其特征在于，所述第一晶体管为PMOS晶体管且所述第二晶体管为NMOS晶体管，所述第一晶体管和所述第二晶体管的参数互补对称。

7.根据权利要求1所述的输出驱动电路，其特征在于，所述总线保持单元包括两组首尾相接的反相器，其中一组首尾相接的反相器形成的输入保持信号输入所述第一反相器组，另一组首尾相接的反相器形成的输入保持信号输入所述第二反相器组；

或者所述总线保持单元包括一组首尾相接的反相器，形成的输入保持信号分路输入第一反相器组和第二反相器组。

8.根据权利要求3或5所述的输出驱动电路，其特征在于，在构成所述SR锁存器的与非门或者或非门中，每个与非门或者或非门中的NMOS晶体管与另一与非门或者或非门中的NMOS晶体管相邻设置，每个与非门或者或非门中的PMOS晶体管与另一与非门或者或非门中的PMOS晶体管相邻设置。

9.根据权利要求2所述的输出驱动电路，其特征在于，每两个所述第一晶体管被设置在同一阱中；每两个所述第二晶体管被设置在同一阱中。

10.一种输出驱动器，其特征在于，包括权利要求1-9任一项所述的输出驱动电路。

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