CN101593973B - 静电放电保护电路 - Google Patents
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Abstract
一种静电放电保护电路，包括：射极与外部电路相连，集电极通过第一寄生电阻接地的PNP管；集电极通过第二寄生电阻与外部电路相连，射极接地的NPN管；以及分别与所述PNP管的基极和所述NPN管的基极相连的触发电压调整电路，所述触发电压调整电路包括二极管串。所述静电放电电路的触发电压调整自由度高，并且工艺成本低。
Description
技术领域
本发明涉及静电放电保护电路。
背景技术
如今，随着集成电路制造工艺的改进，CMOS集成电路的特征尺寸也越来越小。然而，随之而来的，集成电路对于静电放电(ESD，ElectrostaticDischarge)的防护能力也越来越弱，即随着器件尺寸的越来越小，器件所能承受的静电电压也越来越小。并且，由于集成电路所处的工作环境中的静电并不会因为集成电路尺寸的缩小而有任何改变，因此，与大尺寸集成电路相比，现今采用深亚微米制造工艺制造的集成电路更容易受到静电放电的影响而损坏。
集成电路组件中首先遭遇静电放电的通常为直接耦接至集成电路芯片的焊垫或端子的输入/输出电路。因而，静电放电保护电路通常也与输入/输出电路相连。目前，可控硅整流器(SCR，Silicon Controlled Rectifier)由于具有良好的静电放电保护特性以及相对较小的器件面积而被广泛应用于集成电路的静电放电保护电路上。通常都是通过设计器件结构来生成寄生的可控硅整流器来提供静电放电保护。
在例如申请号为200610108738.5的中国专利申请中就提及了一种寄生可控硅整流器的结构。参照图1所示，所述寄生可控硅整流器110包括，连接到集成电路的第一电极116，所述第一电极116和第一接地端(未标示)之间的寄生PNP管112，所述寄生PNP管112和第一接地端之间的寄生电阻120，所述第一电极116和第二接地端(未标示)之间的寄生NPN管114，以及所述寄生NPN管114和第一电极116之间的寄生电阻118。
然而，随着集成电路尺寸的日渐缩小，需要触发电压较低的静电放电保护结构来提供更好的静电放电保护，由于目前采用的可控硅整流器通常具有较高的触发电压，为了降低可控硅整流器的触发电压，一般采用如图2所示的可控硅整流器结构。所述可控硅整流器包括PNP管Q1、NPN管Q2以及NMOS管M1，所述PNP管Q1射极与IO Pad相连，集电极通过寄生电阻Rpw接地；所述NPN管Q2集电极通过寄生电阻RNW与IO Pad相连，射极接地。而所述NMOS管M1的栅极、源极及基极基底，漏极与所述PNP管Q1的基极以及NPN管Q2的集电极相连，通过所述NMOS管M1可以调节所述可控硅整流器的触发电压，从而达到降低所述可控硅整流器触发电压的目的。然而，由于所述结构依赖于所述NMOS管的制作工艺，当需要重新调整所述可控硅整流器的触发电压时，就可能需要更改所述NMOS管的制作工艺，一方面限制了可控硅整流器的触发电压的调整自由度，另一方面也会增加工艺的复杂性，并且增加工艺成本。
发明内容
本发明解决的问题是，现有技术可控硅整流器结构的触发电压调整自由度较低的问题。
本发明还解决的问题是，现有技术可控硅整流器结构的触发电压调整时需改动工艺，从而增加工艺的复杂性，并且增加工艺成本。
为解决上述问题，本发明提供一种静电放电保护电路，包括：射极与外部电路相连，集电极通过第一寄生电阻接地的PNP管；集电极通过第二寄生电阻与外部电路相连，射极接地的NPN管；以及分别与所述PNP管的基极和所述NPN管的基极相连的触发电压调整电路，所述触发电压调整电路包括二极管串。
可选的，所述二极管串的正极与所述PNP管的基极相连，所述二极管串的负极与所述NPN管的基极相连。
可选的，所述触发电压调整电路还包括：与所述二极管串相连，用于控制二极管串电流路径开启或关闭的二极管串控制电路。
可选的，所述二极管串控制电路包括控制PMOS管和由第三电阻及第一电容组成的RC结构，所述第三电阻的第一端与所述外部电路相连，第二端与所述第一电容的第一端相连，所述第一电容的第二端接地，所述控制PMOS管的栅极与所述第三电阻的第二端以及第一电容的第一端相连；所述二极管串的正极通过所述控制PMOS管与所述PNP管的基极相连，所述二极管串的负极与所述NPN管的基极相连。
与现有技术相比，上述所公开的静电放电保护电路具有以下优点：上述静电放电保护电路在PNP管的基极和NPN管的基极之间串接触发电压调整电路，所述触发电压调整电路包括二极管串，当二极管串整个导通时，通过二极管串上传输的电流开启所述PNP管和所述NPN管，从而触发所述静电放电电路。由于二极管仅需很小的电压即可导通，并且通过调整二极管串的二极管的数量，就能调整所述静电放电电路的触发电压，因而调整自由度高。并且调整所述二极管数量无需改动工艺，从而降低工艺的复杂性，减小了工艺成本。
附图说明
图1是现有技术的一种静电放电保护电路示意图；
图2是现有技术的另一种静电放电保护电路示意图；
图3a是本发明静电放电保护电路的第一实施例示意图；
图3b是图3a所示电路的结构示意图；
图3c是图3b所示结构布图的简易示意图；
图4a是本发明静电放电保护电路的第二种实施例示意图；
图4b是图4a所示电路的结构示意图；
图5是图3a或图4a所示静电放电保护电路中二极管的寄生管的示意图。
具体实施方式
本发明所公开的静电放电保护电路通过在PNP管的基极和NPN管的基极之间串接触发电压调整电路，所述触发电压调整电路包括二极管串，当二极管串整个导通时，通过二极管串上传输的电流开启所述PNP管和所述NPN管，从而触发所述静电放电电路。由于二极管仅需很小的电压即可导通，并且通过调整二极管串的二极管的数量，就能调整所述静电放电电路的触发电压。
本发明静电放电电路的一种实施方式包括：
射极与外部电路相连，集电极通过第一寄生电阻接地的PNP管；集电极通过第二寄生电阻与外部电路相连，射极接地的NPN管；以及分别与所述PNP管的基极和所述NPN管的基极相连的触发电压调整电路，所述触发电压调整电路包括二极管串。
在上述静电放电电路的具体应用中，所述二极管串的正极与所述PNP管的基极相连，所述二极管串的负极与所述NPN管的基极相连。
在上述静电放电电路的具体应用中，所述触发电压调整电路还可以包括：与所述二极管串相连，用于控制二极管串电流路径开启或关闭的二极管串控制电路。
所述二极管串控制电路可以包括控制PMOS管和由第三电阻及第一电容组成的RC结构，所述第三电阻的第一端与所述外部电路相连，第二端与所述第一电容的第一端相连，所述第一电容的第二端接地，所述控制PMOS管的栅极与所述第三电阻的第二端以及第一电容的第一端相连；所述二极管串的正极通过所述控制PMOS管与所述PNP管的基极相连，所述二极管串的负极与所述NPN管的基极相连。
下面通过两个具体的静电放电电路实例来进行进一步说明。
参照图3a所示，本发明静电放电保护电路10的第一实施例包括：
射极与外部电路相连，集电极通过第一寄生电阻R1接地的PNP管Q1；集电极通过第二寄生电阻R2与外部电路相连，射极接地的NPN管Q2；以及分别与所述PNP管Q1的基极和所述NPN管Q2的基极相连的二极管串11。所述二极管串11作为触发电压调整电路。所述二极管串11至少包括两个二极管，本例中为三个。为方便说明，定义为第一二极管(图未标)、第二二极管(图未标)和第三二极管(图未标)。其中第一二极管的正极作为二极管串的正极，第二二极管的正极与第一二极管的负极相连，第三二极管的正极与第二二极管的负极相连，第三二极管的负极作为二极管串的负极。而所述二极管串11的正极与所述PNP管Q1的基极相连，所述二极管串11的负极与所述NPN管Q2的基极相连。
图3b为对应上述实施例的静电放电保护电路的结构示意图。结合图2a和图2b所示，P+区20、N+区21以及P+区22构成寄生PNP管Q1，N+区21、P+区22以及N+区23构成寄生NPN管Q2，所述第一寄生电阻R1为NW(N阱)区25的寄生电阻，所述第二寄生电阻R2为PW(P阱)区26的寄生电阻。N+区24为NW区25的接触孔、P+区27为PW区26的接触孔。而所述二极管串11分别接于N+区21和P+区22，即分别接于寄生PNP管Q1的基极和寄生NPN管Q2的基极。
图3C为图3b所示结构布图的简易示意图。为使得说明一致，采用与图3b相同的标号，即图形24即对应作为NW区24的接触孔的N+区24；图形20即对应P+区20；图形21即对应N+区21；图形22即对应P+区22；图形23即对应N+区23；图形27即对应作为PW区26的接触孔的P+区27。
由于二极管串11中的二极管的正向导通电压很小，因而当所述静电放电电路10面临静电放电时，只需很小的静电放电电压VESD，就能够使得所述二极管导通。即，当发生静电放电时，参照图3a中的虚线箭头所示，所述静电放电电流通过P+区20(PNP管Q1的射极)或N+区24(第二寄生电阻R2)流向N+区21(PNP管Q1的基极)，参照图2b中的虚线箭头所示，所述静电放电电流将向所述二极管串11传输。而所述二极管串11两端的电压也逐渐变大，即所述N+区21(PNP管Q1的基极)和P+区22(NPN管Q2的基极)之间的电压也逐渐增大。当二极管串11两端的电压大于二极管串11的导通电压时，即所述二极管串11两端电压大于所述二极管串11中所有二极管的导通电压之和时，所述二极管串11正向导通。此时二极管串11才会向所述NPN管Q2的基极注入较大电流，促使其快速开启，而不必依赖所述NPN管Q2的集电极-基极结反向击穿才触发其进入开启状态。继续参照图3b中的虚线箭头所示，所述电流由P+区22流向N+区23或P+区27，此时所述PNP管Q1也将开启，从而整个SCR结构进入开启状态，将所述电流引导向接地端。从而，所述静电放电电路10保护了集成电路免遭静电放电的损坏。
从上述过程说明可以看到，所述PNP管Q1和所述NPN管Q2是在所述二极管串11正向导通后，由所述二极管串11传输的电流触发开启，从而使整个静电放电电路触发。在此过程中，由于所述二极管串11两端的电压一旦达到正向导通电压就能快速导通，使得所述NPN管Q2也随之快速开启，因而所述静电放电电路10在面临静电放电时即能够较快触发，将静电放电电流引导入接地端。
并且，从上述说明中还可以看到，所述二极管串11两端的电压近似于整个静电放电电路的触发电压。通过调整二极管串11上串接的二极管的数量，即可调节所述静电放电电路10的触发电压。因而，根据所述静电放电路10的触发电压要求，即可很方便地得到串接的二极管的数量，因而，所述静电放电电路10的触发电压的调整自由度高。而由于调整所述二极管数量无需改动工艺，从而降低工艺的复杂性，也减小了工艺成本。
参照图4a所示，本发明静电放电保护电路10的第二实施例包括：
射极与外部电路相连，集电极通过第一寄生电阻R1接地的PNP管Q1；集电极通过第二寄生电阻R2与外部电路相连，射极接地的NPN管Q2；源极与所述PNP管的基极相连的控制PMOS管MP1，所述控制PMOS管MP1的栅极与由第三电阻R3和第一电容C1组成的RC结构相连；以及分别与所述控制PMOS管MP1的漏极和所述NPN管Q2的基极相连的二极管串11。所述二极管串11至少包括两个二极管，本例中为三个。为方便说明，定义为第一二极管(图未标)、第二二极管(图未标)和第三二极管(图未标)。其中第一二极管的正极作为二极管串的正极，第二二极管的正极与第一二极管的负极相连，第三二极管的正极与第二二极管的负极相连，第三二极管的负极作为二极管串的负极。所述二极管串11的正极通过所述控制PMOS管MP1与所述PNP管的基极相连，所述二极管串11的负极与所述NPN管Q2的基极相连。所述二极管串11、控制PMOS管MP1以及RC结构共同构成触发电压调整电路。
对上述电路作进一步说明，所述第三电阻R3的第一端与所述外部电路相连，第二端与所述第一电容C1的第一端相连，所述第一电容C1的第二端接地，所述控制PMOS管MP1的栅极与所述第三电阻R3的第二端以及第一电容C1的第一端相连。
图4b为对应上述实施例的静电放电保护电路的结构示意图。结合图4a和图4b所示，P+区20、N+区21以及P+区22构成寄生PNP管Q1，N+区21、P+区22以及N+区23构成寄生NPN管Q2，所述第一寄生电阻R1为NW区25的寄生电阻，所述第二寄生电阻R2为PW区26的寄生电阻。N+区24为NW区25的接触孔、P+区27为PW区26的接触孔。而所述二极管串11的一端通过PMOS管MP1接于N+区21，另一端接于P+区22。
本例中的静电放电电路10的静电放电保护工作过程参照第一实施例的相关描述。本例中的静电放电电路相对于第一实施例的静电放电电路，其优势在于更小的漏电流。
结合图5和图4b所示，所述二极管串11中的二极管是制作在NW中，即由NW中的P+区和N+区构成，例如P+区43和N+区40、P+区43和N+区44以及P+区46和N+区47。每一个NW中的二极管都会与相邻的PW形成一个寄生的PNP管，如图3b中的虚线圈所示，P+区43和N+区40以及P+区42构成第一寄生PNP管、P+区43和N+区44以及P+区45构成第二寄生PNP管、P+区46和N+区47以及P+区48构成第三寄生PNP管。
当处于正常工作环境下时，所述寄生PNP管会将外部电路的电流引入PW或PSUB，即存在漏电流。而由于二极管串11是将所述二极管串联，即如图4b中，N+区41与P+区42相连，N+区45与P+区46相连，因而所述第一寄生PNP管的基极也将与第二寄生PNP管的射极相连，而第二寄生PNP管的基极也将与第三寄生PNP管的射极相连，所述结构将产生达林顿效应。所述达林顿效应是指所述寄生PNP管的连接结构将使得电流被逐级放大，从而漏电流也将越来越大。因此，在正常工作环境下，所述二极管串11的结构会导致所述静电放电电路10存在严重的漏电流。因而需要有能够控制二极管串电流路径开启或关闭的二极管串控制电路。
而图4a和图4b所示的控制PMOS管MP1能在没有静电放电，即正常工作环境下关闭所述二极管串11的电流路径，从而减少所述静电放电电路10的漏电流。而为了保证所述控制PMOS管MP1在正常工作环境下关闭，在静电放电期间开启，可以如本例中设置由所述R3和C1组成的RC结构，通过调整所述RC结构的时常数，来调节控制PMOS管MP1开启的时刻。当然，也可以通过外接电压来对所述控制PMOS管MP1开启的时刻进行控制，这里就不再展开说明了。
综上所述，上述静电放电保护电路在PNP管的基极和NPN管的基极之间串接用于调整静电放电电路的触发电压调整电路，所述触发电压调整电路包括二极管串，当二极管串整个导通时，通过二极管串上传输的电流开启所述PNP管和所述NPN管，从而触发所述静电放电电路。由于二极管仅需很小的电压即可导通，并且通过调整二极管串的二极管的数量，就能调整所述静电放电电路的触发电压，因而调整自由度高。并且调整所述二极管数量无需改动工艺，从而降低工艺的复杂性，减小了工艺成本。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (5)
1.一种静电放电保护电路，其特征在于，包括：射极与外部电路相连，集电极通过第一寄生电阻接地的PNP管；集电极通过第二寄生电阻与外部电路相连，射极接地的NPN管；以及分别与所述PNP管的基极和所述NPN管的基极相连的触发电压调整电路，所述触发电压调整电路包括二极管串，所述二极管串的正极与所述PNP管的基极相连，所述二极管串的负极与所述NPN管的基极相连。
2.如权利要求1所述的静电放电保护电路，其特征在于，所述二极管串至少包括两个二极管，其中一个二极管的正极与另一个二极管的负极相连，负极作为二极管串的负极，另一个二极管的正极作为二极管串的正极。
3.一种静电放电保护电路，其特征在于，包括：射极与外部电路相连，集电极通过第一寄生电阻接地的PNP管；集电极通过第二寄生电阻与外部电路相连，射极接地的NPN管；以及分别与所述PNP管的基极和所述NPN管的基极相连的触发电压调整电路，所述触发电压调整电路包括二极管串，所述触发电压调整电路还包括：与所述二极管串相连，用于控制二极管串电流路径开启或关闭的二极管串控制电路，
所述二极管串控制电路包括控制PMOS管；所述二极管串的正极通过所述控制PMOS管与所述PNP管的基极相连，所述二极管串的负极与所述NPN管的基极相连。
4.如权利要求3所述的静电放电保护电路，其特征在于，所述二极管串控制电路包括控制PMOS管和由第三电阻及第一电容组成的RC结构，所述第三电阻的第一端与所述外部电路相连，第二端与所述第一电容的第一端相连，所述第一电容的第二端接地，所述控制PMOS管的栅极与所述第三电阻的第二端以及第一电容的第一端相连；所述二极管串的正极通过所述控制PMOS管与所述PNP管的基极相连，所述二极管串的负极与所述NPN管的基极相连。
5.如权利要求3或4所述的静电放电保护电路，其特征在于，所述二极管串至少包括两个二极管，其中一个二极管的正极与另一个二极管的负极相连，负极作为二极管串的负极，另一个二极管的正极作为二极管串的正极。
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| CN101593973A (zh) | 2009-12-02 |
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