CN207588823U - 触发器电路 - Google Patents

Abstract

本申请公开了一种触发器电路，包括：时钟信号产生模块，用于产生两个非交叠的时钟信号；以及传输模块，用于根据所述两个非交叠的时钟信号传输输入信号，所述时钟信号产生模块包括触发模块，用于根据输入的时钟信号产生第一触发信号和第二触发信号；以及驱动模块，用于分别根据所述第一触发信号和所述第二触发信号产生第一时钟信号和第二时钟信号，传输模块包括依次串联的第一传输门模块，第一锁存模块，第二传输门模块以及第二锁存模块，所述触发模块包括延时模块，用于使所述第一触发信号先于所述第二触发信号产生，从而使所述第一时钟信号先于所述第二时钟信号产生，保证信号的正确传输，增加了电路的可靠性。

Description

触发器电路

技术领域

本实用新型涉及半导体集成电路技术领域，更具体地涉及一种触发器电路。

背景技术

随着集成电路的不断发展，作为集成电路基本功能电路单元的触发器得到了广泛使用。传统的触发器，两个输出端(TCLK1与TCLK2)是完全反向关系，但是在实际版图布线过程中，TCLK2可能比TCLK1先到，同时TCLK1和TCLK2上升和下降也需要时间，如果TCLK1和TCLK2在上升下降过程中，输入信号D有变化，由于触发器的四个传输门都是弱导通，错误的信号就会被传递到触发器中。

实用新型内容

有鉴于此，本实用新型的目的在于提供一种能产生非交叠时钟信号且根据产生的时钟信号控制信号传输的触发器电路。

根据本实用新型提供的一种触发器电路，包括：时钟信号产生模块，用于产生两个非交叠的时钟信号；以及传输模块，用于根据所述两个非交叠的时钟信号传输输入信号，所述时钟信号产生模块包括触发模块，用于根据输入的时钟信号产生第一触发信号和第二触发信号；以及驱动模块，用于分别根据所述第一触发信号和所述第二触发信号产生第一时钟信号和第二时钟信号，传输模块包括依次串联的第一传输门模块，第一锁存模块，第二传输门模块以及第二锁存模块，其特征在于，所述触发模块包括延时模块，用于使所述第一触发信号先于所述第二触发信号产生，从而使所述第一时钟信号先于所述第二时钟信号产生。

优选地，所述延时模块包括第一延时模块和第二延时模块，所述第一延时模块包括串联的第一电阻和第一电容，所述第二延时模块包括串联的第二电阻和第二电容。

优选地，通过设定所述第一电阻，第一电容，第二电阻以及第二电容的参数可以控制所述第一延时模块和所述第二延时模块的延时时间。

优选地，所述触发模块还包括第一和第二与非门以及第一至第七非门，所述第一非门的输入端与时钟信号输入端相连于第五节点，输出端与所述第一与非门的第一输入端相连，所述第一与非门的第二输入端接收所述第二延时模块产生的第二延时信号，输出端与所述第二非门及所述第六非门的输入端分别相连于第六节点，所述第二与非门的第一输入端与所述时钟信号输入端相连，第二输入端接收所述第一延时模块产生的第一延时信号，输出端与所述第三非门及所述第七非门的输入端分别相连于第七节点，所述第二非门及所述第三非门的输出端分别与所述第一电阻和所述第二电阻相连，所述第四非门及所述第五非门的输入端分别与所述第一电容及所述第二电容相连，输出端分别与所述第一与非门及所述第二与非门的第二输入端相连，所述第六非门及第七非门的输出端分别与所述驱动模块相连，分别产生所述第一触发信号和所述第二触发信号。

优选地，所述驱动模块包括：第八非门，输入端接收所述第一触发信号，输出端输出所述第一时钟信号；以及第九非门，输入端接收所述第二触发信号，输出端输出所述第二时钟信号。

优选地，所述第一传输门模块包括由第一金属氧化物半导体晶体管和第二金属氧化物半导体晶体管组成的第一传输门，输入端与所述输入信号相连，输出端与第一节点相连；所述第二传输门模块包括由第一金属氧化物半导体晶体管和第二金属氧化物半导体晶体管组成的第二传输门，输入端与输出端分别与第二节点和第三节点相连。

优选地，所述第一锁存模块包括第三传输门，输入端与输出端分别与所述第二节点以及第一节点相连；第三与非门，第一输入端与所述第一节点相连，第二输入端接收第一复位信号，输出端与第十非门相连；第十非门，输出端与所述第二节点连接，所述第二锁存模块包括第四传输门，输入端与输出端分别与第四节点以及第三节点相连；第四与非门，第一输入端与所述第三节点相连，第二输入端接收第二复位信号，输出端与第十一非门相连；第十一非门，输出端与所述第四节点连接。

优选地，所述第一时钟信号为低电平时，所述输入端信号传递至所述第一节点及所述第二节点，所述第一时钟信号为高电平时，所述第一锁存模块锁存所述第一节点的信号。

优选地，所述第二时钟信号为低电平时，所述第二节点信号传递至所述第三节点及所述第四节点，所述第二时钟信号为高电平时，所述第二锁存模块锁存所述第三节点的信号。

优选地，所述第一复位信号及所述第二复位信号为低电平时，所述第二节点和所述第四节点的信号也复位为低电平。

本实用新型提供的触发器电路，通过增加延时模块产生非交叠的两个时钟信号，且第二时钟信号一定比第一时钟信号晚产生，保证信号的正常传输，增加了电路的可靠性。

附图说明

通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其他目的、特征和优点将更为清楚。

图1示出本实用新型的触发器电路的电路结构示意图。

图2示出本实用新型的触发器电路的电压模拟示意图。

具体实施方式

以下将参照附图更详细地描述本实用新型。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。

应当理解，当称元件“耦接到”或“连接到”另一元件时，它可以是直接耦接或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的、或者其结合。相反，当称元件“直接耦接到”或“直接连接到”另一元件时，意味着两者不存在中间元件。除非上下文明确要求，否则整个说明书和权利要求书中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。

图1示出本实用新型的触发器电路的电路结构示意图。

如图1所示，本实用新型实施例提供的触发器电路包括时钟信号产生模块100和传输模块200，时钟信号产生模块100包括触发模块110和驱动模块120，用于产生两个非交叠的时钟信号；传输模块200包括依次串联的第一传输门模块210，第一锁存模块220，第二传输门模块230以及第二锁存模块240，用于根据两个时钟信号传输输入信号D。

触发模块110用于根据输入的时钟信号产生第一触发信号TCLK1B和第二触发信号TCLK2B；驱动模块120用于分别根据第一触发信号TCLK1B和第二触发信号TCLK2B产生第一时钟信号TCLK1和第二时钟信号TCLK2，第一传输门模块210和第二传输门模块230用于传输输入信号D，第一锁存模块220和第二锁存模块240用于分时锁存传输信号，保证信号的正确传输。

触发模块110包括延时模块111以及其他部分。延时模块111用于使第一触发信号TCLK1B先于第二触发信号TCLK2B产生，从而使第一时钟信号TCLK1先于第二时钟信号TCLK2产生，包括第一延时模块和第二延时模块，第一延时模块包括串联的第一电阻R1和第一电容C1，第二延时模块包括串联的第二电阻R2和第二电容C2。RC延时电路的电阻和电容都对电流存在阻碍作用，其总阻抗由电阻和容抗确定，通过设定第一电阻R1，第一电容C1，第二电阻R2以及第二电容C2的参数可以控制第一延时模块和第二延时模块的延时时间，从而保证第一时钟信号TCLK1先于第二时钟信号TCLK2产生。

触发模块110的其他模块包括第一和第二与非门U1和U2，以及第一至第七非门N1-N7。第一非门N1的输入端与时钟信号CLK输入端相连于第五节点Q5，输出端与第一与非门U1的第一输入端相连；第一与非门U1的第二输入端接收第二延时模块产生的第二延时信号，输出端与第二非门N2及第六非门N6的输入端分别相连于第六节点Q6；第二与非门U2的第一输入端与时钟信号CLK输入端相连于第五节点Q5，第二输入端接收第一延时模块产生的第一延时信号，输出端与第三非门N3及第七非门N7的输入端分别相连于第七节点Q7；第二非门N2及第三非门N3的输出端分别与第一电阻R1和第二电阻R2相连；第四非门N4及第五非门N5的输入端分别与第一电容C1和第一电阻R1及第二电容C2和第二电阻R2相连，输出端分别与第一与非门U1及第二与非门U2的第二输入端相连；第一电容C1和第二电容C2的第二端接地；第六非门N6及第七非门N7的输出端分别与驱动模块120相连，分别产生第一触发信号TCLK1B和第二触发信号TCLK2B。

驱动模块120包括第八非门N8和第九非门N9，第八非门N8的输入端接收第一触发信号TCLK1B，输出端输出第一时钟信号TCLK1；第九非门N9的输入端接收所述第二触发信号TCLK2B，输出端输出第二时钟信号TCLK2。

传输模块200的四个传输门PT1-PT4都是CMOS传输门，参数相同，具有两个控制端和一个输入端，一个输出端，当PMOS对应控制端为低电平，NMOS控制端对应为高电平时，传输门导通，信号从输入端传输至输出端，当PMOS对应控制端为高电平，NMOS控制端对应为低电平时，传输门关闭。

第一传输门模块210包括由第一金属氧化物半导体晶体管PMOS和第二金属氧化物半导体晶体管NMOS组成的第一传输门PT1，输入端与输入信号D相连，输出端与第一节点Q1相连；第二传输门模块230包括由第一金属氧化物半导体晶体管NMOS和第二金属氧化物半导体晶体管PMOS组成的第二传输门PT2，输入端与输出端分别与第二节点Q2和第三节点Q3相连。

第一锁存模块220包括：第三传输门PT3，其输入端与输出端分别与第二节点Q2以及第一节点Q1相连；第三与非门U3，其第一输入端与第一节点Q1相连，第二输入端接收第一复位信号RB1，输出端与第十非门N10相连；第十非门N10，其输出端与第二节点Q2连接。第二锁存模块240包括第四传输门PT4，其输入端与输出端分别与第四节点Q4以及第三节点Q3相连；第四与非门U4，其第一输入端与第三节点Q3相连，第二输入端接收第二复位信号RB2，输出端与第十一非门N11相连；第十一非门N11，输出端与第四节点Q4连接。

图2示出本实用新型的触发器电路的电压模拟示意图。

以下参照图2对本实用新型触发器电路工作原理进行详细说明。对于传输模块200，当第一复位信号RB1及第二复位信号RB2为低电平时，由于第三与非门U3和第十非门N10以及第四与非门U4和第十一非门N11的特性，使第二节点Q2和第四节点Q4的信号也复位为低电平。

当第一复位信号RB1为高电平，产生的第一时钟信号TCLK1为低电平时，第一传输门PT1导通，输入端信号D传递至第一节点Q1，再经过第三与非门U3和第十非门N10传递至第二节点Q2；当第一时钟信号TCLK1为高电平时，第一传输门PT1关闭，第三传输门PT3导通，第一锁存模块220锁存第一节点Q1的信号。同理，当第二复位信号RB2为高电平，第二时钟信号TCLK2为低电平时，第二传输门PT1导通，第二节点Q2信号传递至第三节点Q3，再经过第四与非门U4和第十一非门N11传递至第四节点Q4；当第二时钟信号TCLK2为高电平时，第二传输门PT2关闭，第四传输门PT4导通，第二锁存模块240锁存第三节点Q3的信号。

如图2所示，第一复位信号RB1及第二复位信号RB2均为高电平时，时钟输入信号CLK通过触发模块110和驱动模块120产生非交叠的第一时钟信号TCLK1和第二时钟信号TCLK2。当第一时钟信号TCLK1为低电平时，第二时钟信号TCLK2为高电平，D信号发生变化，被传递到第一节点Q1以及第二节点Q2，由于第二时钟信号TCLK2在短暂时间内仍为高电平，第三节点Q3信号仍被锁存在第二锁存模块240中，第三节点Q3信号被保持，同时第四节点Q4信号被保持，不会产生错误的跳变信号。当第一时钟信号TCLK1变成高电平时候，第一节点Q1的信号被锁存在第一锁存模块220中，此时第二时钟信号TCLK2为低电平，第二节点Q2的信号才被传递到第三节点Q3，同时传递到第四节点Q4。当第一时钟信号TCLK1和第二时钟信号TCLK2往复上升下降，四个节点的信号随之变化。

综上所述，本实用新型实施例提供的触发器电路，通过增加延时模块产生非交叠的两个时钟信号，且第二时钟信号一定比第一时钟信号晚产生，根据非交叠的时钟信号控制输入信号的传递，减小传输门弱导通带来的错误，保证信号的正常传输，增加了电路的可靠性。

在本实用新型的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本实用新型的描述中，除非另有说明，“多个”的含义是两个或两个以上；“已知”、“固定”、“给定”和“预定”通常情况下，指的是一个值，数量、参数、约束条件、条件、状态、流程、过程、方法、实施，或各种组合等在理论上是可变的，但是如果提前设定，则在后续使用中是保持不变的。

依照本实用新型的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该实用新型仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本实用新型的原理和实际应用，从而使所属技术领域技术人员能很好地利用本实用新型以及在本实用新型基础上的修改使用。本实用新型仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种触发器电路，包括：

时钟信号产生模块，用于产生两个非交叠的时钟信号；以及

传输模块，用于根据所述两个非交叠的时钟信号传输输入信号，

所述时钟信号产生模块包括触发模块，用于根据输入的时钟信号产生第一触发信号和第二触发信号；以及驱动模块，用于分别根据所述第一触发信号和所述第二触发信号产生第一时钟信号和第二时钟信号，

传输模块包括依次串联的第一传输门模块，第一锁存模块，第二传输门模块以及第二锁存模块，

其特征在于，所述触发模块包括延时模块，用于使所述第一触发信号先于所述第二触发信号产生，从而使所述第一时钟信号先于所述第二时钟信号产生。

2.根据权利要求1所述的触发器电路，其特征在于，所述延时模块包括第一延时模块和第二延时模块，

所述第一延时模块包括串联的第一电阻和第一电容，

所述第二延时模块包括串联的第二电阻和第二电容。

3.根据权利要求2所述的触发器电路，其特征在于，通过设定所述第一电阻，第一电容，第二电阻以及第二电容的参数可以控制所述第一延时模块和所述第二延时模块的延时时间。

4.根据权利要求3所述的触发器电路，其特征在于，所述触发模块还包括第一与非门和第二与非门以及第一非门，第二非门，第三非门，第四非门，第五非门，第六非门和第七非门，

所述第一非门的输入端与时钟信号输入端相连于第五节点，输出端与所述第一与非门的第一输入端相连，

所述第一与非门的第二输入端接收所述第二延时模块产生的第二延时信号，输出端与所述第二非门及所述第六非门的输入端分别相连于第六节点，

所述第二与非门的第一输入端与所述时钟信号输入端相连，第二输入端接收所述第一延时模块产生的第一延时信号，输出端与所述第三非门及所述第七非门的输入端分别相连于第七节点，

所述第二非门及所述第三非门的输出端分别与所述第一电阻和所述第二电阻相连，

所述第四非门及所述第五非门的输入端分别与所述第一电容及所述第二电容相连，输出端分别与所述第一与非门及所述第二与非门的第二输入端相连，

所述第六非门及第七非门的输出端分别与所述驱动模块相连，分别产生所述第一触发信号和所述第二触发信号。

5.根据权利要求4所述的触发器电路，其特征在于，所述驱动模块包括：

第八非门，输入端接收所述第一触发信号，输出端输出所述第一时钟信号；以及

第九非门，输入端接收所述第二触发信号，输出端输出所述第二时钟信号。

6.根据权利要求1所述的触发器电路，其特征在于，

所述第一传输门模块包括由第一金属氧化物半导体晶体管和第二金属氧化物半导体晶体管组成的第一传输门，输入端与所述输入信号相连，输出端与第一节点相连；

所述第二传输门模块包括由第一金属氧化物半导体晶体管和第二金属氧化物半导体晶体管组成的第二传输门，输入端与输出端分别与第二节点和第三节点相连。

7.根据权利要求6所述的触发器电路，其特征在于，

所述第一锁存模块包括第三传输门，输入端与输出端分别与所述第二节点以及第一节点相连；第三与非门，第一输入端与所述第一节点相连，第二输入端接收第一复位信号，输出端与第十非门相连；第十非门，输出端与所述第二节点连接，

所述第二锁存模块包括第四传输门，输入端与输出端分别与第四节点以及第三节点相连；第四与非门，第一输入端与所述第三节点相连，第二输入端接收第二复位信号，输出端与第十一非门相连；第十一非门，输出端与所述第四节点连接。

8.根据权利要求7所述的触发器电路，其特征在于，所述第一时钟信号为低电平时，所述输入端信号传递至所述第一节点及所述第二节点，所述第一时钟信号为高电平时，所述第一锁存模块锁存所述第一节点的信号。

9.根据权利要求8所述的触发器电路，其特征在于，所述第二时钟信号为低电平时，所述第二节点信号传递至所述第三节点及所述第四节点，所述第二时钟信号为高电平时，所述第二锁存模块锁存所述第三节点的信号。

10.根据权利要求9所述的触发器电路，其特征在于，所述第一复位信号及所述第二复位信号为低电平时，所述第二节点和所述第四节点的信号也复位为低电平。