CN108233894A - 一种基于双模冗余的低功耗双边沿触发器 - Google Patents

Abstract

本发明涉及一种基于双模冗余的低功耗双边沿触发器，包括时钟网络、第一锁存器、第二锁存器、C单元和保持器，第一锁存器和第二锁存器均为由时钟信号控制的锁存器电路结构，第一锁存器含有一个信号输入端IN1、一个信号输出端OUT1；第二锁存器含有一个信号输入端IN2、一个信号输出端OUT2；C单元含有第一信号输入端IN3、第二信号输入端IN4和信号输出端OUT3；保持器含有一个信号输入端IN5、一个信号输出端OUT4。本发明在输入信号存在毛刺的情况下，具有更低的功耗，由于本发明采用了C单元，降低了时钟网络的负载，从而有效减少了时钟网络上的功耗，又由于采用了钟控技术，抑制了电路中的无效跳变，减少了电路中无效跳变所带来的额外功耗。

Description

一种基于双模冗余的低功耗双边沿触发器

技术领域

本发明涉及集成电路技术领域，尤其是一种基于双模冗余的低功耗双边沿触发器。

背景技术

随着集成电路的飞速发展，集成电路工艺尺寸不断缩小，晶体管集成数目和晶体管时钟频率也在不断增加，从而造成集成电路芯片的功耗问题日益突出。在同步数字超大规模集成电路设计中，时钟系统主要由时钟网络电路和时序电路组成，其约占系统总功耗的30％至60％，而时序电路又包含触发器和锁存器，其功耗约占时钟系统总功耗的90％，触发器的功耗在系统总功耗中是占有很大比重的。因此，关于低功耗高性能触发器的设计就显得尤为重要。

低功耗电路设计所采用的方法有很多，在电路级别低功耗设计采用的方法通常包括：降低电路电源电压、减少等效负载电容、通过钟控技术抑制电路中的无效跳变、降低时钟频率等一系列方法。在降低时钟频率方面，触发器包括单边沿触发器和双边沿触发器，理想情况下，在相同的时钟频率下，双边沿触发器相对于单边沿触发器可以使数据吞吐速率翻倍，或者在相对于单边沿触发器保持相同的数据吞吐速率，而只需要其一半的时钟频率。与单边沿触发器相比，双边沿触发器充分利用了时钟信号的两个跳变沿，消除了时钟的冗余跳变，从而来达到节省功耗的目的，由此就可以使集成电路的功耗进一步降低。

虽然双边沿触发器相较于单边沿触发器拥有更低的功耗，但是双边沿触发器也有其自身的缺点。传统的双边沿触发器如图1所示，该触发器包括一个二选一数据选择器109；一个由反相器110、反相器111构成的时钟网络电路，该时钟网络电路产生两个相反的时钟信号CK1、CK2；两个由相反的时钟信号控制的锁存器，其中第一锁存器包括传输门101、反相器102、传输门103、反相器104，第二锁存器包括传输门105、反相器106、传输门107、反相器108。由于控制第一锁存器和第二锁存器的时钟信号是相反的，所以无论何时，第一锁存器和第二锁存器其中的一个会处于透明模式状态。假设第一锁存器器处于透明模式状态，那么反相器102、反相器104的状态会随着输入信号的翻转而翻转，此时的这两个反相器就会造成额外功耗，也就是当输入信号存在毛刺的情况下触发器电路的功耗会明显增加。而且传统双边沿触发器采用的传输门也比较多，这就增加了时钟网络电路上的负载，不利于降低时钟网络电路上的功耗，从而在一定程度上会增加电路的整体功耗。

发明内容

本发明的目的在于提供一种能够使触发器在输入信号存在毛刺的情况下依然拥有较低的功耗的基于双模冗余的低功耗双边沿触发器。

为实现上述目的，本发明采用了以下技术方案：一种基于双模冗余的低功耗双边沿触发器，包括时钟网络、第一锁存器、第二锁存器、C单元和保持器，第一锁存器和第二锁存器均为由时钟信号控制的锁存器电路结构，第一锁存器含有一个信号输入端IN1、一个信号输出端OUT1；第二锁存器含有一个信号输入端IN2、一个信号输出端OUT2；C单元含有第一信号输入端IN3、第二信号输入端IN4和信号输出端OUT3；保持器含有一个信号输入端IN5、一个信号输出端OUT4；

其中，第一锁存器的信号输入端IN1为数据输入端D，第一锁存器的信号输出端OUT1与C单元的第一信号输入端IN3相连；第二锁存器的信号输入端IN2也是数据输入端D，第二锁存器的信号输出端OUT2与C单元的第二信号输入端IN4相连；C单元的第一信号输入端IN3与第一锁存器的信号输出端OUT1相连，C单元的第二信号输入端IN4与第二锁存器的信号输出端OUT2相连，C单元的信号输出端OUT3与保持器的信号输入端IN5相连，保持器的信号输出端OUT4作为数据输出端Q。

所述第一锁存器由第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管和传输门组成；第一PMOS管的漏极与第二PMOS管的源极、第三PMOS管的源极相连接；第一PMOS管的栅极与时钟信号CK2相连接；第一PMOS管的源极与电源VDD相连接。第二PMOS管的漏极与传输门的输出端、第一NMOS管的漏极、第三PMOS管的栅极、第三NMOS管的栅极、第一锁存器的信号输出端OUT1相连接；第二PMOS管的栅极与第一NMOS管的栅极、第三PMOS管的漏极、第三NMOS管的漏极、第四NMOS管的漏极相连接；第一NMOS管的源极与第二NMOS管的漏极相连接，第二NMOS管的栅极接时钟信号CK1；第二NMOS管的源极接地GND；第三NMOS管的源极接地GND；第四NMOS管的栅极接时钟信号CK2；第四NMOS管的源极接地GND；传输门中PMOS管的栅极与时钟信号CK1相连；传输门中NMOS管的栅极与时钟信号CK2相连；传输门的信号输入端接第一锁存器的信号输入端IN1。

所述第二锁存器由第四PMOS管、第五PMOS管、第六PMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管和传输门组成；第四PMOS管的漏极与第五PMOS管的源极、第六PMOS管的源极相连接；第四PMOS管的栅极与时钟信号CK1相连接；第四PMOS管的源极与电源VDD相连接；第五PMOS管的漏极与传输门的输出端、第五NMOS管的漏极、第六PMOS管的栅极、第七NMOS管的栅极、第二锁存器的信号输出端OUT2相连接；第五PMOS管的栅极与第五NMOS管的栅极、第六PMOS管的漏极、第七NMOS管的漏极、第八NMOS管的漏极相连接；第五NMOS管的源极与第六NMOS管的漏极相连接；第六NMOS管的栅极接时钟信号CK2；第六NMOS管的源极接地GND；第七NMOS管的源极接地GND；第八NMOS管的栅极接时钟信号CK1；第八NMOS管的源极接地GND；传输门中PMOS管的栅极与时钟信号CK2相连；传输门中NMOS管的栅极与时钟信号CK1相连；传输门的信号输入端接第二锁存器的信号输入端IN2。

所述C单元包含两个PMOS管和两个NMOS管，分别为第七PMOS管、第八PMOS管、第九NMOS管、第十NMOS管；其中，第七PMOS管的漏极与第八PMOS管的源极相连接；第七PMOS管的栅极与C单元的第一信号输入端IN3相连接；第七PMOS管的源极与电源VDD相连接；第八PMOS管的漏极与第九NMOS管的漏极、C单元的信号输出端OUT3相连接；第八PMOS管的栅极与C单元的第二信号输入端IN4相连接；第八PMOS管的源极与第七PMOS管的漏极相连接；第九NMOS管的漏极与第八PMOS管的漏极、C单元的信号输出端OUT3相连接；第九NMOS管的栅极与C单元的第一信号输入端IN3相连接；第九NMOS管的源极与第十NMOS管的漏极相连接；第十NMOS管的漏极与第九NMOS管的源极相连接；第十NMOS管的栅极与C单元的第二信号输入端IN4相连接；第十NMOS管的源极接地GND。

所述保持器包含两个反相器，分别为第一反相器和第二反相器；第一反相器的信号输入端与第二反相器的信号输出端、保持器的信号输出端OUT4相连接，第一反相器的信号输出端与第二反相器的信号输入端、保持器的信号输入端IN5相连接；第二反相器的信号输出端与第一反相器的信号输入端、保持器的信号输出端OUT4相连接，第二反相器的信号输入端与第一反相器的信号输出端、保持器的信号输入端IN5相连接。

所述时钟网络包含两个反相器，分别为第三反相器和第四反相器；第三反相器的信号输入端接时钟信号CLK；第三反相器的信号输出端与第四反相器的信号输入端相连接，且第三反相器的信号输出端产生的时钟信号为CK1；第四反相器的信号输入端与第三反相器的信号输出端相连接，且产生的时钟信号为CK2。

由上述技术方案可知，本发明的优点在于：第一，本发明在输入信号存在毛刺的情况下，具有更低的功耗，由于本发明采用了C单元，降低了时钟网络的负载，从而有效减少了时钟网络上的功耗，又由于采用了钟控技术，抑制了电路中的无效跳变，减少了电路中无效跳变所带来的额外功耗；第二，相对于单边沿触发器，本发明提出的双边沿触发器充分利用了时钟信号的两个跳变，消除了时钟的冗余跳变，在低功耗方面更具优势。

附图说明

图1为传统的双边沿触发器的原理图；

图2为本发明的双边沿触发器的原理图；

图3为图2中第一锁存器的电路原理图；

图4为图2中第二锁存器的电路原理图；

图5为图2中C单元的电路原理图；

图6为图2中C单元的真值表；

图7为图2中保持器的电路原理图；

图8为图2中时钟网络的电路原理图。

具体实施方式

如图2所示，一种基于双模冗余的低功耗双边沿触发器，包括时钟网络201、第一锁存器202、第二锁存器203、C单元204和保持器205，第一锁存器202和第二锁存器203均为由时钟信号控制的锁存器电路结构，第一锁存器202含有一个信号输入端IN1、一个信号输出端OUT1；第二锁存器203含有一个信号输入端IN2、一个信号输出端OUT2；C单元204含有第一信号输入端IN3、第二信号输入端IN4和信号输出端OUT3；保持器205含有一个信号输入端IN5、一个信号输出端OUT4；其中，第一锁存器202的信号输入端IN1为数据输入端D，第一锁存器202的信号输出端OUT1与C单元204的第一信号输入端IN3相连；第二锁存器203的信号输入端IN2也是数据输入端D，第二锁存器203的信号输出端OUT2与C单元204的第二信号输入端IN4相连；C单元204的第一信号输入端IN3与第一锁存器202的信号输出端OUT1相连，C单元204的第二信号输入端IN4与第二锁存器203的信号输出端OUT2相连，C单元204的信号输出端OUT3与保持器205的信号输入端IN5相连，保持器205的信号输出端OUT4作为数据输出端Q。第一锁存器202和第二锁存器203均为由时钟信号控制的锁存器电路结构，但是与双模冗余电路不同的是，控制这两个锁存器相对应的时钟信号是相反的。

如图3所示，所述第一锁存器202由第一PMOS管301、第二PMOS管302、第三PMOS管303、第一NMOS管304、第二NMOS管305、第三NMOS管306、第四NMOS管307和传输门308组成；第一PMOS管301的漏极与第二PMOS管302的源极、第三PMOS管303的源极相连接；第一PMOS管301的栅极与时钟信号CK2相连接；第一PMOS管301的源极与电源VDD相连接。第二PMOS管302的漏极与传输门308的输出端、第一NMOS管304的漏极、第三PMOS管303的栅极、第三NMOS管306的栅极、第一锁存器202的信号输出端OUT1相连接；第二PMOS管302的栅极与第一NMOS管304的栅极、第三PMOS管303的漏极、第三NMOS管306的漏极、第四NMOS管307的漏极相连接；第一NMOS管304的源极与第二NMOS管305的漏极相连接，第二NMOS管305的栅极接时钟信号CK1；第二NMOS管305的源极接地GND；第三NMOS管306的源极接地GND；第四NMOS管307的栅极接时钟信号CK2；第四NMOS管307的源极接地GND；传输门308中PMOS管的栅极与时钟信号CK1相连；传输门308中NMOS管的栅极与时钟信号CK2相连；传输门308的信号输入端接第一锁存器202的信号输入端IN1。

如图4所示，所述第二锁存器203由第四PMOS管401、第五PMOS管402、第六PMOS管403、第五NMOS管404、第六NMOS管405、第七NMOS管406、第八NMOS管407和传输门408组成；第四PMOS管401的漏极与第五PMOS管402的源极、第六PMOS管403的源极相连接；第四PMOS管401的栅极与时钟信号CK1相连接；第四PMOS管401的源极与电源VDD相连接；第五PMOS管402的漏极与传输门408的输出端、第五NMOS管404的漏极、第六PMOS管403的栅极、第七NMOS管406的栅极、第二锁存器203的信号输出端OUT2相连接；第五PMOS管402的栅极与第五NMOS管404的栅极、第六PMOS管403的漏极、第七NMOS管406的漏极、第八NMOS管407的漏极相连接；第五NMOS管404的源极与第六NMOS管405的漏极相连接；第六NMOS管405的栅极接时钟信号CK2；第六NMOS管405的源极接地GND；第七NMOS管406的源极接地GND；第八NMOS管407的栅极接时钟信号CK1；第八NMOS管407的源极接地GND；传输门408中PMOS管的栅极与时钟信号CK2相连；传输门408中NMOS管的栅极与时钟信号CK1相连；传输门408的信号输入端接第二锁存器203的信号输入端IN2。

如图5所示，所述C单元204包含两个PMOS管和两个NMOS管，分别为第七PMOS管501、第八PMOS管502、第九NMOS管503、第十NMOS管504；其中，第七PMOS管501的漏极与第八PMOS管502的源极相连接；第七PMOS管501的栅极与C单元204的第一信号输入端IN3相连接；第七PMOS管501的源极与电源VDD相连接；第八PMOS管502的漏极与第九NMOS管503的漏极、C单元204的信号输出端OUT3相连接；第八PMOS管502的栅极与C单元204的第二信号输入端IN4相连接；第八PMOS管502的源极与第七PMOS管501的漏极相连接；第九NMOS管503的漏极与第八PMOS管502的漏极、C单元204的信号输出端OUT3相连接；第九NMOS管503的栅极与C单元204的第一信号输入端IN3相连接；第九NMOS管503的源极与第十NMOS管504的漏极相连接；第十NMOS管504的漏极与第九NMOS管503的源极相连接；第十NMOS管504的栅极与C单元204的第二信号输入端IN4相连接；第十NMOS管504的源极接地GND。

如图6所示，C单元204的工作原理是：C单元204拥有两个信号输入端，分别为第一信号输入端IN3和第二信号输入端IN4，如果第一信号输入端IN3和第二信号输入端IN4获得的输入值相同，那么C单元204功能正常，充当反相器的功能；如果第一信号输入端IN3和第二信号输入端IN4获得的输入值不相同，那么C单元204的输出保持不变。

如图7所示，所述保持器205包含两个反相器，分别为第一反相器701和第二反相器702；第一反相器701的信号输入端与第二反相器702的信号输出端、保持器205的信号输出端OUT4相连接，第一反相器701的信号输出端与第二反相器702的信号输入端、保持器205的信号输入端IN5相连接；第二反相器702的信号输出端与第一反相器701的信号输入端、保持器205的信号输出端OUT4相连接，第二反相器702的信号输入端与第一反相器701的信号输出端、保持器205的信号输入端IN5相连接。

如图8所示，所述时钟网络201包含两个反相器，分别为第三反相器801和第四反相器802；第三反相器801的信号输入端接时钟信号CLK；第三反相器801的信号输出端与第四反相器802的信号输入端相连接，且第三反相器801的信号输出端产生的时钟信号为CK1；第四反相器802的信号输入端与第三反相器801的信号输出端相连接，且产生的时钟信号为CK2。

下面具体分析下本发明提出的双边沿触发器降低功耗的原理，即在输入信号存在毛刺的情况下，该双边沿触发器是如何进一步降低功耗的：

参考图2，首先对本发明提出的双边沿触发器的工作原理进行分析，该触发器包含一个时钟网络201、第一锁存器202、第二锁存器203、一个C单元204和一个保持器205，C单元204和保持器205构成一个输出锁存器，只有当两个内部锁存器第一锁存器、第二锁存器的输出信号相同时，输出锁存器锁存的逻辑状态才有可能会切换。当两个内部锁存器输出信号不同时，输出锁存器的逻辑状态保持不变。在时钟边沿之间，一个内部锁存器处于透明模式，另一个内部锁存器处于保持模式，这两个内部锁存器中至少有一个锁存的是数据输入信号D，一旦时钟信号跳变，那么处于透明模式的内部锁存器也将会锁存数据输入信号D，这就会使得输出锁存器切换输出信号Q的逻辑状态，从而达到边沿触发的效果，又由于时钟信号的上升跳变和下降跳变都会触发这一效果，从而就会产生双边沿触发的目的。

当时钟信号CLK为高电平时，时钟信号经过时钟网络201后，产生的时钟信号CK1为低电平、时钟信号CK2为高电平。此时传输门308处于导通状态，第一PMOS管301和第二NMOS管305处于截止状态，所以第一锁存器202处于透明模式，数据输入信号D直接传输到下一级电路即C单元204；而此时传输门408处于截止状态，第四PMOS管401和第六NMOS管405处于导通状态，所以第二锁存器203处于保持模式，数据输入信号D被锁存在第二锁存器203当中。由于传输门408是截止的，所以当数据输入信号D存在毛刺时，即数据输入信号D发生翻转，第二锁存器203锁存的状态是不会发生改变的；又由于传输门308是导通的，但是第一PMOS管301和第二NMOS管305处于截止状态，所以当数据输入信号D存在毛刺时，因为第一PMOS管301是截止的，这就相当于此时的第一锁存器202是没有电源对其供电的，从而抑制了电路中的无效跳变，这对降低电路功耗产生了很大的积极影响。

当时钟信号CLK为低电平时，时钟信号经过时钟网络201后，产生的时钟信号CK1为高电平、时钟信号CK2为低电平。此时传输门308处于截止状态，第一PMOS管301和第二NMOS管305处于导通状态，所以第一锁存器202处于保持模式，数据输入信号D被锁存在第一锁存器202当中；而此时传输门408处于导通状态，第四PMOS管401和第六NMOS管405，所以第二锁存器203处于透明模式，数据输入信号D直接传输到下一级电路即C单元电路204，这种情况和时钟信号CLK为高电平时类似。其中第四NMOS管307和第八NMOS管407的使用是为了防止锁存器电路在透明模式下节点产生浮空状态。

另一方面，数据输入信号D发生翻转并且通过透明锁存器即第一锁存器202后，并不会对双边沿触发器的输出产生任何影响，这是因为C单元204的使用，第一锁存器202与第二锁存器203的输出分别与C单元204的两个输入端相连接，当时钟信号CLK为高电平时，第二锁存器203锁存的状态是不会受到数据输入信号D所存在的毛刺影响的，它会一直保持不变，那么由C单元的真值表如图6所示，可知，双边沿触发器的信号输出此时是不会受到影响的。由于采用了两输入的C单元204，而不是采用两个由时钟信号控制的传输门所构成的数据选择器，从而降低了时钟网络的负载，这也有利于降低双边沿触发器电路的整体功耗。

Claims (6)

1.一种基于双模冗余的低功耗双边沿触发器，其特征在于：包括时钟网络(201)、第一锁存器(202)、第二锁存器(203)、C单元(204)和保持器(205)，第一锁存器(202)和第二锁存器(203)均为由时钟信号控制的锁存器电路结构，第一锁存器(202)含有一个信号输入端(IN1)、一个信号输出端(OUT1)；第二锁存器(203)含有一个信号输入端(IN2)、一个信号输出端(OUT2)；C单元(204)含有第一信号输入端(IN3)、第二信号输入端(IN4)和信号输出端(OUT3)；保持器(205)含有一个信号输入端(IN5)、一个信号输出端(OUT4)；

其中，第一锁存器(202)的信号输入端(IN1)为数据输入端(D)，第一锁存器(202)的信号输出端(OUT1)与C单元(204)的第一信号输入端(IN3)相连；第二锁存器(203)的信号输入端(IN2)也是数据输入端(D)，第二锁存器(203)的信号输出端(OUT2)与C单元(204)的第二信号输入端(IN4)相连；C单元(204)的第一信号输入端(IN3)与第一锁存器(202)的信号输出端(OUT1)相连，C单元(204)的第二信号输入端(IN4)与第二锁存器(203)的信号输出端(OUT2)相连，C单元(204)的信号输出端(OUT3)与保持器(205)的信号输入端(IN5)相连，保持器(205)的信号输出端(OUT4)作为数据输出端(Q)。

2.根据权利要求1所述的基于双模冗余的低功耗双边沿触发器，其特征在于：所述第一锁存器(202)由第一PMOS管(301)、第二PMOS管(302)、第三PMOS管(303)、第一NMOS管(304)、第二NMOS管(305)、第三NMOS管(306)、第四NMOS管(307)和传输门(308)组成；第一PMOS管(301)的漏极与第二PMOS管(302)的源极、第三PMOS管(303)的源极相连接；第一PMOS管(301)的栅极与时钟信号(CK2)相连接；第一PMOS管(301)的源极与电源(VDD)相连接。第二PMOS管(302)的漏极与传输门(308)的输出端、第一NMOS管(304)的漏极、第三PMOS管(303)的栅极、第三NMOS管(306)的栅极、第一锁存器(202)的信号输出端(OUT1)相连接；第二PMOS管(302)的栅极与第一NMOS管(304)的栅极、第三PMOS管(303)的漏极、第三NMOS管(306)的漏极、第四NMOS管(307)的漏极相连接；第一NMOS管(304)的源极与第二NMOS管(305)的漏极相连接，第二NMOS管(305)的栅极接时钟信号(CK1)；第二NMOS管(305)的源极接地(GND)；第三NMOS管(306)的源极接地(GND)；第四NMOS管(307)的栅极接时钟信号(CK2)；第四NMOS管(307)的源极接地(GND)；传输门(308)中PMOS管的栅极与时钟信号(CK1)相连；传输门(308)中NMOS管的栅极与时钟信号(CK2)相连；传输门(308)的信号输入端接第一锁存器(202)的信号输入端(IN1)。

3.根据权利要求1所述的基于双模冗余的低功耗双边沿触发器，其特征在于：所述第二锁存器(203)由第四PMOS管(401)、第五PMOS管(402)、第六PMOS管(403)、第五NMOS管(404)、第六NMOS管(405)、第七NMOS管(406)、第八NMOS管(407)和传输门(408)组成；第四PMOS管(401)的漏极与第五PMOS管(402)的源极、第六PMOS管(403)的源极相连接；第四PMOS管(401)的栅极与时钟信号(CK1)相连接；第四PMOS管(401)的源极与电源(VDD)相连接；第五PMOS管(402)的漏极与传输门(408)的输出端、第五NMOS管(404)的漏极、第六PMOS管(403)的栅极、第七NMOS管(406)的栅极、第二锁存器(203)的信号输出端(OUT2)相连接；第五PMOS管(402)的栅极与第五NMOS管(404)的栅极、第六PMOS管(403)的漏极、第七NMOS管(406)的漏极、第八NMOS管(407)的漏极相连接；第五NMOS管(404)的源极与第六NMOS管(405)的漏极相连接；第六NMOS管(405)的栅极接时钟信号(CK2)；第六NMOS管(405)的源极接地(GND)；第七NMOS管(406)的源极接地(GND)；第八NMOS管(407)的栅极接时钟信号(CK1)；第八NMOS管(407)的源极接地(GND)；传输门(408)中PMOS管的栅极与时钟信号(CK2)相连；传输门(408)中NMOS管的栅极与时钟信号(CK1)相连；传输门(408)的信号输入端接第二锁存器(203)的信号输入端(IN2)。

4.根据权利要求1所述的基于双模冗余的低功耗双边沿触发器，其特征在于：所述C单元(204)包含两个PMOS管和两个NMOS管，分别为第七PMOS管(501)、第八PMOS管(502)、第九NMOS管(503)、第十NMOS管(504)；其中，第七PMOS管(501)的漏极与第八PMOS管(502)的源极相连接；第七PMOS管(501)的栅极与C单元(204)的第一信号输入端(IN3)相连接；第七PMOS管(501)的源极与电源(VDD)相连接；第八PMOS管(502)的漏极与第九NMOS管(503)的漏极、C单元(204)的信号输出端(OUT3)相连接；第八PMOS管(502)的栅极与C单元(204)的第二信号输入端(IN4)相连接；第八PMOS管(502)的源极与第七PMOS管(501)的漏极相连接；第九NMOS管(503)的漏极与第八PMOS管(502)的漏极、C单元(204)的信号输出端(OUT3)相连接；第九NMOS管(503)的栅极与C单元(204)的第一信号输入端(IN3)相连接；第九NMOS管(503)的源极与第十NMOS管(504)的漏极相连接；第十NMOS管(504)的漏极与第九NMOS管(503)的源极相连接；第十NMOS管(504)的栅极与C单元(204)的第二信号输入端(IN4)相连接；第十NMOS管(504)的源极接地(GND)。

5.根据权利要求1所述的基于双模冗余的低功耗双边沿触发器，其特征在于：所述保持器(205)包含两个反相器，分别为第一反相器(701)和第二反相器(702)；第一反相器(701)的信号输入端与第二反相器(702)的信号输出端、保持器(205)的信号输出端(OUT4)相连接，第一反相器(701)的信号输出端与第二反相器(702)的信号输入端、保持器(205)的信号输入端(IN5)相连接；第二反相器(702)的信号输出端与第一反相器(701)的信号输入端、保持器(205)的信号输出端(OUT4)相连接，第二反相器(702)的信号输入端与第一反相器(701)的信号输出端、保持器(205)的信号输入端(IN5)相连接。

6.根据权利要求1所述的基于双模冗余的低功耗双边沿触发器，其特征在于：所述时钟网络(201)包含两个反相器，分别为第三反相器(801)和第四反相器(802)；第三反相器(801)的信号输入端接时钟信号(CLK)；第三反相器(801)的信号输出端与第四反相器(802)的信号输入端相连接，且第三反相器(801)的信号输出端产生的时钟信号为(CK1)；第四反相器(802)的信号输入端与第三反相器(801)的信号输出端相连接，且产生的时钟信号为(CK2)。