CN116192096A - 一种基于tfet的阻塞毛刺低功耗双边沿触发器、模块 - Google Patents

Abstract

本发明属于电路技术领域，具体涉及一种基于TFET的阻塞毛刺低功耗双边沿触发器、模块、时序电路，以及采用相应时序电路的大规模数字集成电路。该触发器由十二个PTFET晶体管P1～P12，十二个NTFET晶体管N1～N12以及五个反相器INV1～INV5构成。该型阻塞毛刺低功耗双边沿触发器包括输入级、锁存电路和输出级三个部分。其中，输入级由INV1、INV2、INV3、INV4，P1、P2、P3、N1、N2、N3构成。锁存电路由P4、P5、P6、P7、P8、P9、P10、P11，以及N4、N5、N6、N7、N8、N9、N10、N11构成。输出级由P4、N11、P12、N12以及INV5构成。其中，锁存电路和输出级电路共用器件P4和N11；输入级和输出级均采用了C单元结构。本发明解决了现有TFET触发器电路中存在信号竞争、易受毛刺信号影响、器件功耗较高等问题。

Description

一种基于TFET的阻塞毛刺低功耗双边沿触发器、模块

技术领域

本发明属于电路技术领域，具体涉及一种基于TFET的阻塞毛刺低功耗双边沿触发器、模块、时序电路，以及采用相应时序电路的大规模数字集成电路。

背景技术

集成电路的问世，是推动现代信息化时代进步的重要因素之一，并对人类日常的生产生活带来巨大变化。1960年，Kahng等人提出了金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field Effect Transistor，MOSFET)，自此集成电路产业遵循着摩尔定律迎来了飞速发展阶段。随着工艺的进步，MOSFET的尺寸不断减小，芯片集成度不断增加。然而伴随着电路性能提升的同时也带来了一系列的问题，比如短沟道效应越来越严重，泄漏电流不断增加，静态功耗也在显著增大。在晶体管尺寸进入65nm以下制造工艺时，静态功耗已经远远超过了电路的动态功耗。

隧穿场效应晶体管(Tunnel Field-Effect Transistor，TFET)被认为是最有望替代MOSFET的新型低功耗器件。相比于MOSFET而言，TFET器件以带带隧穿为机制工作，不会受到载流子玻尔兹曼分布的限制，所以TFET器件具有更低的亚阈值摆幅。同时，TFET器件拥有极低的泄露电流和更大的电流开关比，在低电压的情况下TFET器件依然能够有效的降低静态功耗。然而，TFET的源漏掺杂不同使得TFET具有单向导电性，可能会产生不受栅极控制的正偏P-I-N电流。尤其是基于传输门设计的触发器结构，会严重影响其数据稳定性。

研究表明，对于数字集成电路，其时序电路的功耗占总功耗的约30％～60％。在时序电路的设计中，时钟系统主要由时钟树电路和时序单元组成。触发器和锁存器是时序逻辑单元的重要组成部分，因此低功耗触发器的设计对降低整个数字集成电路功耗起着非常关键的作用。然而在数字集成电路的信号传输中，往往会存在大量的毛刺信号。当输入信号的毛刺传输到电路中会导致电路内部节点发生冗余跳变产生额外的功耗损失甚至会影响电路的正常工作。这些毛刺信号引起的功耗约占总功耗的20％～70％。

发明内容

为了解决现有TFET型触发器电路中存在信号竞争、易受毛刺信号影响、器件功耗较高等问题。本发明提供了一种基于TFET的阻塞毛刺低功耗双边沿触发器、模块、时序电路，以及采用相应时序电路的大规模数字集成电路。

本发明采用以下技术方案实现：

一种基于TFET的阻塞毛刺低功耗双边沿触发器，其包括：输入级电路，锁存电路和输出级电路三个部分。

其中，输入级电路包括一个时钟信号CLK的输入端口和一个控制信号D的输入端口。输入级电路根据输入的时钟信号CLK生成两个反相的时钟信号CLK1和CLK2；输入级电路还根据输入的控制信号D以及时钟信号CLK1和CLK2生成两个中间信号A0和B0。

锁存电路由完全相同的第一锁存单元和第二锁存单元构成，每个锁存单元均由4个PTFET晶体管和4个NTFET晶体管构成。第一锁存单元由P4、P5、P6、P7、N4、N5、N6、N7构成，电路连接关系如下：P4的源极接电源，栅极接中间信号A0，漏极与P5、P6、P7源极相连。N7的源极接地，栅极接中间信号A0，漏极与N4、N5、N6的源极相连。P5、P6、N4、N5的漏极相连作为公共节点A；P5和N4的栅极相连并接时钟信号CLK1，P6和N5的栅极相连并接控制信号D；P7和N6的漏极相连并作为公共节点QB；P7和N6的栅极相连并作为公共节点Q。

第二锁存单元由P8、P9、P10、P11、N8、N9、N10、N11按照与P4、P5、P6、P7、N4、N5、N6、N7相对应的顺序依次连接构成。其中，第二锁存单元中的P9和N8的栅极接时钟信号CLK2，P8和N11的栅极接中间信号B0。

输出级电路共用锁存电路中的P4和N11，且还包括PTFET晶体管P12、NTFET晶体管N12，以及一个反相器INV5。其中，P12的源极接P4的漏极；P12和N12漏极和INV5的输入端接公共节点QB；INV5的输出端接公共节点Q；N12的源极接N11的漏极；P12的栅极接中间信号B0；N12的栅极接中间信号A0。

作为本发明进一步的改进，输入级电路由四个反相器INV1、INV2、INV3、INV4，3个PTFET晶体管P1、P2、P3，以及3个NTFET晶体管N1、N2、N3构成。电路连接关系如下：

INV1的输入端作为时钟信号CLK输入端口，INV1的输出端输出时钟信号CLK1并与INV2的输入端、以及P2、N1的栅极相连。INV2的输出端输出时钟信号CLK2，并与P3、N2的栅极相连。P1的源极接电源，P1的栅极与N3的栅极相连并作为控制信号D的输入端口；P1的漏极与P2、P3的源极电连接。N3的源极接地，N3的漏极与N1、N2的源极电连接；P2、N1的漏极和INV3的输入端相连并作为公共节点A。P3、N2的漏极和INV4的输入端相连并作为公共节点B；最后，由INV3的输出端输出中间信号A0，INV4的输出端输出中间信号B0。

作为本发明进一步的改进，在输入级电路中，P1、P2、N1、N3以及P1、P3、N2、N3均构成了C单元结构；进而使得：(1)当时钟信号CLK1与输入的控制信号D电位相同时，节点A输出为D的反向信号；当时钟信号CLK1与输入的控制信号D电位不同时，节点A和A0可以形成自锁存结构保持数据稳定。

(2)当时钟信号CLK2与输入的控制信号D电位相同时，节点B输出为D的反向信号；当时钟信号CLK2与输入的控制信号D电位不同时，节点B和B0可以形成自锁存结构保持数据稳定。

作为本发明进一步的改进，在锁存电路中，P4、P5、P6、N4、N5、N7构成了LA锁存结构。P8、P9、P10、N8、N9、N11构成了LB锁存结构。P4、P7、P8、P11、N6、N7、N10、N11构成LC锁存结构。锁存结构LA、LB、LC既用于使得中间节点A、B、QB形成自锁存，又可以避免C单元驱动与锁存之间发生信号竞争。

作为本发明进一步的改进，在所述输出级电路中，P4、P12、N12、N11构成了C单元结构，并使得：当信号A0和信号B0处于相同电位时驱动C单元进行输出，最终的输出结果Q反馈到锁存结构LC；当信号A0和信号B0的电位不同时，锁存QB和Q的电位，保持数据稳定。

进一步地，本发明还包括一种双边沿触发器模块，其由前述的基于TFET的阻塞毛刺低功耗双边沿触发器的电路封装而成。双边沿触发器模块的引脚包括：电源引脚、地线引脚、时钟引脚、控制引脚、输出引脚。

其中，电源引脚其用于接电源VDD。地线引脚用于接地VSS。时钟引脚用于接时钟信号CLK。控制引脚用于接控制信号D。输出引脚用于输出根据时钟信号CLK和控制信号D生成的一个触发信号Q。

本发明还包括一种时序电路，其采用如前述的双边沿触发器模块作为基础的触发器元件。

本发明还包括一种数字集成电路，其采用如前述的双边沿触发器模块作为时序电路中所需的基础触发器元件。

在本发明提供的提供的技术方案，锁存电路也可以单独作为独立的元器件使用，本发明提供的锁存电路由4个PTFET晶体管P4、P5、P6、P7和4个NTFET晶体管N4、N5、N6、N7构成。电路连接关系如下：P4的源极接电源，栅极接信号A0，漏极与P5、P6、P7源极相连；N7的源极接地，栅极接信号A0，漏极与N4、N5、N6的源极相连；P5、P6、N4、N5的漏极相连作为公共节点A；P5和N4的栅极相连并接时钟信号CLK1，P6和N5的栅极相连并接控制信号D；P7和N6的漏极相连并作为公共节点QB；P7和N6的栅极相连并作为公共节点Q。

同时，在本发明中还包括一种双边沿触发器用锁存电路，其由8个PTFET晶体管和8个NTFET晶体管构成。锁存电路中包含电路结构完全相同的第一锁存单元和第二锁存单元。

其中，第一锁存单元中由P4、P5、P6、P7、N4、N5、N6、N7构成，电路连接关系如下：P4的源极接电源，栅极接信号A0，漏极与P5、P6、P7源极相连；N7的源极接地，栅极接信号A0，漏极与N4、N5、N6的源极相连；；P5和N4的栅极相连并接时钟信号CLK1，P6和N5的栅极相连并接控制信号D；P7和N6的漏极相连并作为公共节点QB；P7和N6的栅极相连并作为公共节点Q。

按照相同顺序和电路连接关系，第二锁存单元由P8、P9、P10、P11、N8、N9、N10、N11构成；P9和N8的栅极接时钟信号CLK2，P8和N11的栅极接信号B0。

本发明提供的技术方案，具有如下有益效果：

本发明基于TFET的设计了一种新的双边沿触发器，在该型双边沿触发器产品中同时采用C单元作为输入输出级，因而可以有效避免了传统触发器中使用TFET传输门造成的正偏P-I-N电流的问题。

在本发明设计的电路中，基于设计出的锁存电路中独特的锁存结构，使得C单元驱动和锁存电路间不会出现信号竞争现象。同时，本发明提供的双边沿触发器还可以有效的阻塞毛刺产生的冗余跳变，并使得触发器产品在速度和功耗等多个方面的性能均得到明显的改善。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：

图1为本发明实施例1中提供的基于TFET的阻塞毛刺低功耗双边沿触发器的功能简图。

图2为本发明实施例1中提供的基于TFET的阻塞毛刺低功耗双边沿触发器的详细电路图，图中还对锁存电路按不同锁存结构进行划分。

图3为本发明实施例1中提供的双边沿触发器模块的模块结构示意图。

图4为性能测试阶段，本实施例产品在输入信号无毛刺情况下的仿真波形图。

图5为性能测试阶段，本实施例产品在输入信号有毛刺情况下的仿真波形图。

图6为性能测试阶段采用的数据选择型双边沿触发器MUX电路的电路连接图。

图7为性能测试阶段采用的C单元型双边沿触发器LG_C电路的电路连接图。

图8为性能测试阶段采用的显式脉冲型双边沿触发器E_Pulse电路的电路连接图。

图9为性能测试阶段采用的隐式脉冲型双边沿触发器IP_C电路的电路连接图。

图10为性能测试阶段采用的隐式脉冲型双边沿触发器FN_C电路的电路连接图。

图11为性能测试阶段采用的单相时钟型双边沿触发器SSPC电路的电路连接图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步地详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。

实施例1

本实施例提供一种基于TFET的阻塞毛刺低功耗双边沿触发器。如图1和图2所示，该触发器由十二个PTFET晶体管P1～P12，十二个NTFET晶体管N1～N12以及五个反相器INV1～INV5构成。按照功能划分，该型阻塞毛刺低功耗双边沿触发器包括输入级电路、锁存电路和输出级电路三个部分。锁存电路由三个部分构成。

其中，输入级电路由四个反相器INV1、INV2、INV3、INV4，3个PTFET晶体管P1、P2、P3，以及3个NTFET晶体管N1、N2、N3构成。锁存电路由8个PTFET晶体管和8个NTFET晶体管构成。分别为P4、P5、P6、P7、P8、P9、P10、P11，以及N4、N5、N6、N7、N8、N9、N10、N11。输出级电路由P4、N11、P12、N12以及INV5构成。其中，锁存电路和输出级电路共用器件P4和N11。

请结合图2，本实施提供的基于TFET的阻塞毛刺低功耗双边沿触发器地完整电路连接关系如下：

信号输入端D与PTFET晶体管P1的栅极、NTFET晶体管N3的栅极、PTFET晶体管P6的栅极、NTFET晶体管N5的栅极、PTFET晶体管P10的栅极、NTFET晶体管N9的栅极电连接。

时钟信号CLK与反相器INV1的输入端电连接；反相器INV1的输出端与反相器INV2的输入端、PTFET晶体管P2的栅极、NTFET晶体管N1的栅极、PTFET晶体管P5的栅极、NTFET晶体管N4的栅极电连接；反相器INV2的输出端与PTFET晶体管P3的栅极、NTFET晶体管N2的栅极、PTFET晶体管P9的栅极、NTFET晶体管N8的栅极电连接。

PTFET晶体管P1的源极与电源电连接，而PTFET晶体管P1的漏极与PTFET晶体管P2的源极、PTFET晶体管P3的源极电连接；PTFET晶体管P2的漏极与反相器INV3的输入端、NTFET晶体管N1的漏极、PTFET晶体管P5的漏极、PTFET晶体管P6的漏极、NTFET晶体管N4的漏极、NTFET晶体管N5的漏极电连接；PTFET晶体管P3的漏极与反相器INV4的输入端、NTFET晶体管N2的漏极、PTFET晶体管P9的漏极、PTFET晶体管P10的漏极、NTFET晶体管N8的漏极、NTFET晶体管N9的漏极电连接。NTFET晶体管N1的源极与NTFET晶体管N2的源极、NTFET晶体管N3的漏极电连接；NTFET晶体管N3的源极接地。

反相器INV3的输出端与PTFET晶体管P4的栅极、NTFET晶体管N7的栅极、NTFET晶体管N12的栅极电连接；反相器INV4的输出端与PTFET晶体管P8的栅极、NTFET晶体管N11的栅极、PTFET晶体管P12的栅极电连接。

PTFET晶体管P4的源极与电源电连接，而PTFET晶体管P4的漏极与PTFET晶体管P5的源极、PTFET晶体管P6的源极、PTFET晶体管P7的源极、PTFET晶体管P12的源极电连接。

PTFET晶体管P7的栅极与反相器INV5的输出端、NTFET晶体管N6的栅极、PTFET晶体管P11的栅极、NTFET晶体管N10的栅极电连接，而PTFET晶体管P7的漏极与反相器INV5的输入端、NTFET晶体管N6的漏极、PTFET晶体管P11的漏极、NTFET晶体管N10的漏极、PTFET晶体管P12的漏极、NTFET晶体管N12的漏极电连接。

NTFET晶体管N6的源极与NTFET晶体管N4的源极、NTFET晶体管N5的源极、NTFET晶体管N7的漏极电连接。NTFET晶体管N7的源极接地。PTFET晶体管P8的源极与电源电连接，而PTFET晶体管P8的漏极与PTFET晶体管P9的源极、PTFET晶体管P10的源极、PTFET晶体管P11的源极电连接。NTFET晶体管N10的源极与NTFET晶体管N8的源极、NTFET晶体管N9的源极、NTFET晶体管N12的源极、NTFET晶体管N11的漏极电连接。NTFET晶体管N11的源极接地。

如图2所示，在所述锁存电路中，P4、P5、P6、N4、N5、N7构成了LA锁存结构；P8、P9、P10、N8、N9、N11构成了LB锁存结构；P4、P7、P8、P11、N6、N7、N10、N11构成LC锁存结构；锁存结构LA、LB、LC除了用于中间节点A、B、QB形成自锁存之外，还可以避免C单元驱动与锁存之间发生信号竞争。

结合图2可知：在本实施例提出的基于TFET的阻塞毛刺低功耗双边沿触发器的电路结构。输入级采用C单元结构，避免使用了传输门。当时钟信号CLK1与输入信号D电位相同时，节点A输出为D的反向信号。时钟信号CLK1与输入信号D电位不同时，由PTFET晶体管P5和PTFET晶体管P6所组成的上拉管以及NTFET晶体管N4和NTFET晶体管N5所组成的下拉管恒通，所以节点A和A0可以形成自锁存结构保持数据稳定。当时钟信号CLK1再次和输入信号D电位相同时，锁存结构LA可以避免输入与锁存之间的信号竞争问题，有效的提高了速度并降低了功耗。

同理，时钟信号CLK2与输入信号D电位相同时，B输出为D的反向信号，锁存结构LB的原理与LA类似。所以A和B的反向信号A0、B0可以分别存储不同时钟下输入信号D的电平值。输出级同样采用C单元结构，当信号A0和信号B0处于相同电位时驱动C单元进行输出。最终的输出结果Q反馈到锁存结构LC，可以在信号A0和信号B0电位不同时锁存QB和Q的电位，保持数据稳定。锁存结构LC的上拉管和下拉管均由信号A0和信号B0控制，所以输出级和锁存结构LC不会出现信号竞争的现象。

此外，由于本实施例的器件中输入级采用的是C单元结构，只有当时钟信号与输入信号D具有相同电平时，中间节点A和B才会发生跳变。因此，在输入的信号中包含多组毛刺信号时，当第一个毛刺出现时输入信号D和时钟信号CLK生成的CLK1电位相同，中间节点A会发生跳变为高电平；但是，后续的毛刺信号并不会引起额外的冗余跳变。因此，当时钟信号CLK处于稳定的高低电平期间，无论有多少个毛刺干扰，中间节点A、B至多只会发生一次信号的跳变。同时，因为本实施例的双边沿触发器的输出级也采用了C单元结构，所以，中间节点A、B的跳变并不会对输出结果Q产生影响。

综上所述，本实施例提供的基于TFET的阻塞毛刺低功耗双边沿触发器采用C单元传输数据避免了传输门引起的正偏P-I-N电流问题，克服了传统器件中可能存在的信号竞争现象，同时有效的阻塞了传输信号中的毛刺信号产生的冗余跳变。进而可在器件的速度和功耗方面有着非常突出的表现，该触发器的时钟功耗和静态功耗均较常规器件明显降低。

特别地，本实施例提供的触发器产品既可以作为时序电路或包含时序电路的大规模数字集成电路中的基础元件，并完整封装在集成电路内部。也可以作为一个可以单独工作的双边沿触发器功能模块。如图3所示，当作为双边沿触发器模块使用时，模块的引脚包括：电源引脚、地线引脚、时钟引脚、控制引脚、输出引脚。

其中，电源引脚其用于接电源VDD。地线引脚用于接地VSS。时钟引脚用于接时钟信号CLK。控制引脚用于接控制信号D。输出引脚用于输出根据时钟信号CLK和控制信号D生成的一个触发信号Q。

此外，本实施例中的锁存器电路本身也可以独立于本实施例提供的双边沿触发器独立应用。例如，在其它一些方案中，技术人员可以在本实施例提供的该型触发器的基础上，对输入级电路和输出级电路作为适当调整。进而在保证触发器功耗、延迟和稳定性等各项特性的同时，进一步提高触发器的其它性能。

性能测试

为了验证本实施例设计出的基于TFET的阻塞毛刺低功耗双边沿触发器的性能，技术人员采用沟道长度为20nm的TFET器件模型在Cadence软件下对该方案以及对照组进行仿真，并对触发器的性能参数进行测试。测试内容如下：

一、阻塞毛刺性能测试，

本实施例分别在输入信号无毛刺和存在毛刺时对触发器进行时序仿真；仿真条件为：Corner：TT；Temperature：27℃；VDD：0.6V；Time：100ns；Clock：10ns；开关活动性α：20％。

在实验过程中，当提供的输入信号无毛刺情况下，本实施例提供的双边沿触发器的仿真波形图如图4所示。当输入信号存在毛刺时，本实施例中的双边沿触发器的仿真波形图如图5所示。分析图4可以看出，本实施例提供的器件在时钟的上升沿以及下降沿可以有效地采样输入信号D，并对信号Q进行输出；从而实现双边沿触发器的功能。

进一步地分析图5中的信号可以发现：当输入信号D存在毛刺时，(例如，在20ns到40ns之间产生了两组毛刺信号，每组毛刺信号由两个毛刺组成)因为输入级采用的是C单元结构，只有当时钟信号与输入信号D具有相同电平时，中间节点A和B才会发生跳变。当第一个毛刺出现时输入信号D和时钟信号CLK生成的CLK1电位相同，中间节点A发生跳变为高电平；所以第二个毛刺信号并不会引起额外的冗余跳变。因此，当时钟信号CLK处于稳定的高低电平期间，无论有多少个毛刺干扰，中间节点A、B至多只会发生一次信号的跳变。此外，考虑到本实施例的电路的输出级也采用了C单元结构，中间节点A、B的跳变并不会对输出结果Q产生影响。这说明，本实施例提供的双边沿触发器可以有效的阻塞毛刺带来的冗余跳变，降低了电路的功耗。

二、对照测试

如前文所示，本实施例提供的电路设计方案可以显著降低基于TFET的双边沿触发器的功耗，并改善器件的速度。为了更加清楚的验证该器件的性能提升，本实施例以本案的电路为实验组(Proposed)，还选择了多个现有的典型的双边沿触发器作为对照组进行对比测试，验证本实施例方案与现有方案多项性能之间的差异。

其中，对照组1为数据选择型双边沿触发器MUX电路，以下简称MUX，电路图如图6所示。对照组2为C单元型双边沿触发器LG_C电路，以下简称LG_C，电路图如图7所示。对照组3为显式脉冲型双边沿触发器E_Pulse电路，以下简称E_Pulse，电路图如图8所示。对照组4为隐式脉冲型双边沿触发器IP_C电路，以下简称IP_C，电路图如图9所示。对照组5为隐式脉冲型双边沿触发器FN_C电路，以下简称FN_C，电路图如图10所示。对照组6为单相时钟型双边沿触发器SSPC电路，以下简称SSPC，电路图如图11所示。

在对照测试中，统计本案与对照组各器件的性能测试结果如表1所示：

表1：实验组与对照组各双边沿触发器的性能对比

分析上表数据可以发现：在本实施例提供的电路中，虽然电路的晶体管数量相较于现有方案的均值了增加了12.6％，保持时间相较于均值增加了25.8％。但是触发器的关键时间参数D-Q延迟相较于均值降低了9.8％，所以本实施例所提供的电路在速度上有了一定的提高。

在上述测试数据中，时钟功耗指的是在输入信号D恒定不变的情况下，完全由时钟驱动电路产生的功耗，通过上表数据可以看出：本实施例提供的电路在时钟功耗方面相较于均值下降了67.3％。而静态功耗相较于现有方案的均值则下降了15.3％。

特别的，本实施例提供的电路相较于传统方案在不同的开关频率α下测得的电路平均功耗都有着明显的下降。其中，开关频率的典型值α为20％时，相较于现有方案的均值下降达54.7％，性能改善幅度非常突出。

此外，本实施例提供的电路还具有良好的阻塞毛刺信号的性能，当输入信号存在毛刺干扰时，本实施例的功耗比现有方案的均值下降了46.3％。

功耗延迟积PDP是衡量触发器速度和功耗的综合指标，表中仿真数据显示本实施例所提供的电路在PDP性能上相较于现有方案的均值下降了61.3％。

综上所述：通过以上的仿真数据可以表明：本实施例所提供的电路在速度、功耗以及功耗延迟积方面均有较好的表现。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种基于TFET的阻塞毛刺低功耗双边沿触发器，其特征在于，其包括：

输入级电路，其包括一个时钟信号CLK输入端口和一个控制信号D输入端口；所述输入级电路根据输入的时钟信号CLK生成两个反相的时钟信号CLK1和CLK2；所述输入级电路还根据输入的控制信号D以及时钟信号CLK1和CLK2生成两个中间信号A0和B0；

锁存电路，其由完全相同的第一锁存单元和第二锁存单元构成，每个锁存单元均由4个PTFET晶体管和4个NTFET晶体管构成；第一锁存单元由P4、P5、P6、P7、N4、N5、N6、N7构成，电路连接关系如下：P4的源极接电源，栅极接中间信号A0，漏极与P5、P6、P7源极相连；N7的源极接地，栅极接中间信号A0，漏极与N4、N5、N6的源极相连；P5、P6、N4、N5的漏极相连作为公共节点A；P5和N4的栅极相连并接时钟信号CLK1，P6和N5的栅极相连并接控制信号D；P7和N6的漏极相连并作为公共节点QB；P7和N6的栅极相连并作为公共节点Q；第二锁存单元由P8、P9、P10、P11、N8、N9、N10、N11按照与P4、P5、P6、P7、N4、N5、N6、N7相对应的顺序依次连接构成，其中，P9和N8的栅极接时钟信号CLK2，P8和N11的栅极接中间信号B0；

输出级电路，其共用所述锁存电路中的P4和N11，且还包括PTFET晶体管P12、NTFET晶体管N12，以及一个反相器INV5；其中，P12的源极接P4的漏极；P12和N12漏极和INV5的输入端接公共节点QB，INV5的输出端接公共节点Q；N12的源极接N11的漏极；P12的栅极接中间信号B0，N12的栅极接中间信号A0。

2.如权利要求1所述的基于TFET的阻塞毛刺低功耗双边沿触发器，其特征在于：所述输入级电路由四个反相器INV1、INV2、INV3、INV4，3个PTFET晶体管P1、P2、P3，以及3个NTFET晶体管N1、N2、N3构成；电路连接关系如下：

INV1的输入端作为时钟信号CLK输入端口，INV1的输出端输出时钟信号CLK1并与INV2的输入端、以及P2、N1的栅极相连；INV2的输出端输出时钟信号CLK2，并与P3、N2的栅极相连；P1的源极接电源，P1的栅极与N3的栅极相连并作为控制信号D的输入端口；P1的漏极与P2、P3的源极电连接；N3的源极接地，N3的漏极与N1、N2的源极电连接；P2、N1的漏极和INV3的输入端相连并作为公共节点A；P3、N2的漏极和INV4的输入端相连并作为公共节点B；最后，由INV3的输出端输出中间信号A0，INV4的输出端输出中间信号B0。

3.如权利要求2所述的基于TFET的阻塞毛刺低功耗双边沿触发器，其特征在于：在所述输入级电路中，P1、P2、N1、N3以及P1、P3、N2、N3均构成了C单元结构；进而使得：

ⅰ.当时钟信号CLK1与输入的控制信号D电位相同时，节点A输出为D的反向信号；当时钟信号CLK1与输入的控制信号D电位不同时，节点A和A0可以形成自锁存结构，进而保持数据稳定；

ⅱ.当时钟信号CLK2与输入的控制信号D电位相同时，节点B输出为D的反向信号；当时钟信号CLK2与输入的控制信号D电位不同时，节点B和B0可以形成自锁存结构，进而保持数据稳定。

4.如权利要求2所述的基于TFET的阻塞毛刺低功耗双边沿触发器，其特征在于：在所述锁存电路中，P4、P5、P6、N4、N5、N7构成了LA锁存结构；P8、P9、P10、N8、N9、N11构成了LB锁存结构；P4、P7、P8、P11、N6、N7、N10、N11构成LC锁存结构；锁存结构LA、LB、LC既用于使得中间节点A、B、QB形成自锁存；又用于避免C单元驱动与锁存之间发生信号竞争。

5.如权利要求4所述的基于TFET的阻塞毛刺低功耗双边沿触发器，其特征在于：在所述输出级电路中，P4、P12、N12、N11构成了C单元结构，并使得：当信号A0和信号B0处于相同电位时驱动C单元进行输出，最终的输出结果Q反馈到锁存结构LC；当信号A0和信号B0的电位不同时，锁存QB和Q的电位，保持数据稳定。

6.一种双边沿触发器模块，其特征在于，其由如权利要求1-5中任意一项所述的基于TFET的阻塞毛刺低功耗双边沿触发器的电路封装而成，所述双边沿触发器模块的引脚包括：

电源引脚，其用于接电源VDD；

地线引脚，其用于接地VSS；

时钟引脚，其用于接时钟信号CLK；

控制引脚，其用于接控制信号D；

输出引脚，其用于输出根据所述时钟信号CLK和所述控制信号D生成的一个触发信号Q。

7.一种时序电路，其特征在于，其采用如权利要求6所述的双边沿触发器模块作为基础的触发器元件。

8.一种数字集成电路，其特征在于，其采用如权利要求6所述的双边沿触发器模块作为时序电路中所需的基础触发器元件。

9.一种锁存电路，其特征在于：其由4个PTFET晶体管P4、P5、P6、P7和4个NTFET晶体管N4、N5、N6、N7构成；电路连接关系如下：P4的源极接电源，栅极接信号A0，漏极与P5、P6、P7源极相连；N7的源极接地，栅极接信号A0，漏极与N4、N5、N6的源极相连；P5、P6、N4、N5的漏极相连作为公共节点A；P5和N4的栅极相连并接时钟信号CLK1，P6和N5的栅极相连并接控制信号D；P7和N6的漏极相连并作为公共节点QB；P7和N6的栅极相连并作为公共节点Q。

10.一种双边沿触发器用锁存电路，其特征在于：其由8个PTFET晶体管和8个NTFET晶体管构成；所述锁存电路中包含电路结构完全相同的第一锁存单元和第二锁存单元；

其中，第一锁存单元中由P4、P5、P6、P7、N4、N5、N6、N7构成，电路连接关系如下：P4的源极接电源，栅极接信号A0，漏极与P5、P6、P7源极相连；N7的源极接地，栅极接信号A0，漏极与N4、N5、N6的源极相连；P5、P6、N4、N5的漏极相连作为公共节点A；P5和N4的栅极相连并接时钟信号CLK1，P6和N5的栅极相连并接控制信号D；P7和N6的漏极相连并作为公共节点QB；P7和N6的栅极相连并作为公共节点Q；

按照相同顺序和电路连接关系，第二锁存单元由P8、P9、P10、P11、N8、N9、N10、N11构成；P9和N8的栅极接时钟信号CLK2，P8和N11的栅极接信号B0。

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