CN100347956C - 低时钟信号摆幅条件预充电cmos触发器 - Google Patents
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Abstract
低时钟信号摆幅条件预充电CMOS触发器属于CMOS触发器技术领域，其特征在于：它具有把公知的名为SAFF_CP的条件预充电结构的低电压摆幅时钟信号驱动的触发器电路中第一级锁存器内全部PMOS管的衬底直接连接到电源端，同时把第一级锁存器中唯一的一个栅极接同一电源端的NMOS管的栅极改接到时钟信号端，再把第一级锁存器的互补输出端分别连接到两个独立的并具有相同电路参数的单时钟相位锁存器上而形成的。它可以保证本发明所述触发器的互补输出端实现对称的上升沿延时和下降沿延时，相对于SAFF_CP触发器电路，它的建立时间很小，其结构也较简单，更有利于电路的使用和设计。
Description
技术领域
“低时钟信号摆幅条件预充电CMOS触发器”直接应用的技术领域是采用低时钟信号摆幅驱动的低功耗触发器电路设计。所提出电路是一类适用于低摆幅时钟信号网络技术的低功耗CMOS触发器电路单元。
背景技术
随着CMOS集成电路制造工艺的进步，集成电路的规模和复杂性日益增大，集成电路的功耗和散热问题越来越得到来自工业界和学术界的重视。基于目前的集成电路设计风格，在大规模数字电路系统中，时钟网络消耗的能量占整个电路总耗能的比例一直居高不下；其中，电路工作状态下，消耗在时钟互连线网和时序电路单元(触发器：Flip-Flop)的能量又成为时钟网络能耗的重要来源，并且二者的功耗比例有不断增加的趋势(见文献David E.Duarte，N.Vijaykrishnan，andMary Jane Irwin，“A Clock Power Model to Evaluate Impact of Architectural andTechnology Optimizations”，IEEE Transactions on Very Large Scale Integration(VLSI)Systems，vol.10，no.6，pp.844-855，December 2002.)。
CMOS集成电路的功耗来源主要有动态功耗、静态功耗、短路电流功耗和泄漏电流功耗。其中动态功耗占主要部分。在一定电路性能约束下，CMOS集成电路某节点的动态功耗PDynamic是该节点负载电容CL、电源电压VDD和该节点的电压摆幅VSwing的函数，即：
PDynamic＝CLVDDVSwingfα (1)
其中，f为电路的工作频率，α为信号活性。从式(1)中可见，减小α、CL、VDD和VSwing均可以减小电路的动态功耗。区别于数据信号线网，时钟信号线网具有大互连线寄生电容和高信号活性的特点，通过降低时钟信号线网的电压信号摆幅VSwing可以在保证电路性能的条件下减小时钟互连线上消耗的能量。触发器电路单元广泛应用于集成电路设计。如图1所示是触发器电路单元示意图。如图2所示为广泛应用在数字电路标准单元库设计中的传统的触发器电路单元基本电路结构，这里以Chartered 0.18μm工艺数字标准单元库中互补输出，上升沿触发的触发器电路单元DFNRB1为例说明(见文献Manual of“Chartered 0.18micron，1.8volt Optimum Silicon SC Library CSMl8OS120”，Version 1.2 February 2003.)。这种电路结构的主要特点是电路结构比较简单，但是不适合低时钟信号摆幅时钟网络系统的设计，同时由于每一次时钟信号翻转都会引起电路内部节点的翻转，电路功耗比较大。H.Kawaguchi提出一种可以采用低电压摆幅时钟信号驱动的触发器电路RCSFF(见文献H.Kawaguchi and T.Sakurai：“A Reduced Clock-SwingFlip-Flop(RCSFF)for 63％ Power Reduction”′，IEEE JOURNAL OF SOLID-STATECIRCUITS，VOL.33，NO.5，MAY 1998，PP.807-811.)，但是这种电路的问题是在每一次时钟信号低电平时，都会对电路内部节点预充电，会造成额外的能量消耗。在RCSFF电路的基础上，Y.Zhang提出一种条件预充电结构的低电压摆幅时钟信号驱动的触发器电路SAFF_CP(见文献Y.Zhang，H.Yang，and H.Wang，“Lowclock-swing conditional-precharge flip-flop for more than 30％ powerreduction，”Electron.Lett.，vol.36，no.9，pp.785-786，Apr.2000.)，如图3所示。这种触发器电路的最大特点是除了保持能够工作在低电压摆幅条件下；同时，如果触发器电路输入端在时钟信号低电平时保持不变，电路不会在时钟信号低电平期间对其内部节点预充电。这一技术的采用，极大的降低了触发器电路本身的功耗。但是，SAFF_CP电路存在的问题是，由于输出锁存器电路采用了交叉耦合NAND2(NAND2：二输入端与非门)结构，会造成触发器电路输出端上升沿延时和下降沿延时极不对称，给电路单元的使用带来了潜在的问题。如图4所示为交叉耦合NAND2锁存器电路。以Vouta输出端为例，当Vina为低电平‘0’，同时Vinb为高电平‘1’时，信号经过与非门NAND2_a，使得Vouta产生上升沿翻转；当Vina为高电平‘1’，同时Vinb为低电平‘0’时，Vouta不会立刻产生翻转，而是要等到Voutb首先翻转到高电平‘1’，之后才会在Vouta产生下降沿翻转。由此可见，对于采用交叉耦合NAND2锁存器电路作为输出端的SAFF_CP电路，输出端信号产生下降沿翻转总会比产生上升沿翻转多出一个门的延时，因此造成了电路上升沿延时和下降沿延时不对称的问题。
发明内容
本发明的目的是在现有的条件预充电结构的低电压摆幅时钟信号驱动的触发器电路即SAFF_CP电路的基础上提出一种输出端信号下降沿翻转和上升沿翻转时其延时对称且建立时间很小的低时钟信号摆幅条件预充电的CMOS触发器，如图5所示。
本发明的特征在于：它含有：
第一级锁存器，它的基本结构参考敏感放大器结构条件预充电触发器SAFF_CP的第一级锁存器进行设计，同时把组成低时钟信号摆幅条件预充电CMOS触发器的第一级锁存器的第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4的衬底直接连接到电源端VDD；第二级锁存器，它由两个独立的并具有相同电路参数的单时钟相位锁存器构成；
第一级锁存器含有：
第一或逻辑电路，它由两个漏极并联后作为第一或逻辑电路的输出端的第九NMOS管MN9和第十NMOS管MN10组成，其中，第九NMOS管MN9的源极接时钟信号CLK，栅极接第二数据信号Db；第十NMOS管MN10的源极和栅极同时接第一数据信号D，第九NMOS管MN9和第十NMOS管MN10的衬底都接地；
第二或逻辑电路，它由两个漏极并联后作为第二或逻辑电路输出端的第十一NMOS管MN11和第十二NMOS管MN12组成，其中，第十一NMOS管MN11的源极接上述时钟信号CLK，栅极接上述第一数据信号D；第十二NMOS管MN12的源极和栅极都同时接上述第二数据信号Db，第十一NMOS管MN11和第十二MN12的衬底都接地；
第一个PMOS管并联电路，它由第一PMOS管MP1和第三PMOS管MP3并联而成，其中，第一PMOS管MP1和第三PMOS管MP3的源极连接后接上述电源端VDD，第一PMOS管MP1和第三PMOS管MP3的漏极相连，第一PMOS管MP1的栅极接上述第一或逻辑电路的输出端，第一PMOS管MP1和第三PMOS管MP3的衬底都接上述电源端VDD；
第一个NMOS管串联电路，它由第十三NMOS管MN13和第二NMOS管MN2依次串联而成，第十三NMOS管MN13和第二NOMS管MN2的衬底都接地，其中，第十三NMOS管MN13的源极和上述第三PMOS管MP3的漏极相连后作为上述第一级锁存器的第一输出端X，第十三NMOS管MN13的栅极与上述第三PMOS管MP3的栅极相连后作为上述第一级锁存器的第二输出端Y，第十三NMOS管MN13的漏极与第二NMOS管MN2的源极连接；
第二个PMOS管并联电路，它由第二PMOS管MP2和第四PMOS管MP4并联而成，其中，第二PMOS管MP2和第四PMOS管MP4的源极连接后接上述电源端VDD，第二PMOS管MP2和第四PMOS管MP4的漏极相连，第二PMOS管MP2的栅极接上述第二或逻辑电路的输出端，第二PMOS管MP2和第四PMOS管MP4的衬底都接上述电源端VDD；
源极直接接地的第一NMOS管MN1，它的栅极接上述时钟信号CLK，它的衬底直接接地；
第二个NMOS管串联电路，它由第十四NMOS管MN14和第三NMOS管MN3依次串联而成，第十四NMOS管MN14和第三NMOS管MN3的衬底都接地，其中，第十四NMOS管MN14的源极和上述第四PMOS管MP4的漏极相连后再与作为上述第一级锁存器的第二输出端Y相连，第十四NMOS管MN14的栅极与上述第四PMOS管MP4的栅极相连后再与作为上述第一级锁存器的第一输出端X相连，第十四NMOS管MN14的漏极与第三NMOS管MN3的源极连接；其中，第三NMOS管MN3的漏极与上述第二NMOS管MN2的漏极并联后连接上述第一NMOS管MN1的漏极；
栅极直接接上述时钟信号CLK的第四NMOS管MN4，它的源极和漏极分别与上述第二NMOS管MN2和第三NMOS管MN3的源极相连，它的衬底直接接地；
第一反相器Φ1，它的输入端与上述第二NMOS管MN2的栅极相连后接到上述第一数据信号D，它的输出端产生上述第二数据信号Db并同时连接到上述第三NMOS管MN3的栅极；
第二级锁存器含有：
第一单时钟相位锁存器，它由第五PMOS管MP5，第六NMOS管MN6和第八NMOS管MN8依次串联构成；其中，第五PMOS管MP5的源极接上述电源端VDD，第五PMOS管MP5的漏极接第六NMOS管MN6的漏极，第五PMOS管MP5的栅极和第八NMOS管MN8的栅极相连后接上述第一级锁存器的第二输出端Y；第六NMOS管MN6的源极接第八NMOS管MN8的漏极，第八NMOS管MN8的源极接地；第六NMOS管MN6的漏极接第三反相器Φ3的输入端，第三反相器Φ3的输出端是触发器的第一输出端Q；
第二单时钟相位锁存器，它由第六PMOS管MP6，第五NMOS管MN5和第七NMOS管MN7依次串联构成；其中，第六PMOS管MP6的源极接上述电源端VDD，第六PMOS管MP6的漏极接第五NMOS管MN5的漏极，第六PMOS管MP6的栅极和第七NMOS管MN7的栅极相连后接上述第一级锁存器的第一输出端X；第五NMOS管MN5的源极接第七NMOS管MN7的漏极，第七NMOS管MN7的源极接地；第五NMOS管MN5的漏极接第二反相器Φ2的输入端，第二反相器Φ2的输出端是触发器的第二输出端Qb；
上述第五PMOS管MP5和第六PMOS管MP6的衬底都连接上述电源端VDD；上述第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7和第八NMOS管MN8的衬底都连接地；上述第五NMOS管MN5和第六NMOS管MN6的栅极都接上述时钟信号CLK。
本发明的有益效果是：与传统的数字标准单元触发器电路DFNRB1，RCSFF触发器电路和SAFF_CP触发器电路比较，本发明提出的SAFF_CP_BRF触发器在相同的测试条件下，可以节省高于20％的功耗。并且电路的结构得到简化，电路面积较小，电路延时特性，建立时间和亚稳态时间特性也具有很明显的优势。所提出的电路技术非常适合作为数字电路标准单元并应用在低功耗集成电路设计中。
附图说明
图1.触发器电路单元示意图，D为数据信号输入端，CLK为时钟信号输入端，Q和Qb为互补信号输出端；
图2.Chartered 0.18um工艺数字标准单元库中互补输出且上升沿触发的触发器电路单元DFNRB1电路结构图；
图3.SAFF_CP触发器电路结构图；
图4.交叉耦合NAND2锁存器电路结构图；
图5.本发明所述的SAFF_CP_BRF触发器电路结构图。
具体实施方式
本发明解决其技术问题的技术方案是：本发明提出的低时钟信号摆幅条件预充电触发器SAFF_CP_BRF，如图5所示。SAFF_CP_BRF触发器同时具有可以采用低摆幅时钟信号驱动和采用条件预充电技术减小触发器电路本身功耗的特点，并且由于第一级锁存器的互补输出端分别连接到两个独立的并具有相同电路参数的单时钟相位锁存器上，可以保证SAFF_CP_BRF触发器的互补输出端Q和Qb都可以实现对称的上升沿延时和下降沿延时。相对于SAFF_CP触发器电路，由于SAFF_CP_BRF触发器中NMOS管MN4的栅极连接到时钟信号CLK端，可以大大改善电路的建立时间特性，同时电路结构更加简单，减少了一条额外的高电压电源线Vwell(给PMOS管MP1，MP2提供衬底偏置，Vwell＞VDD)，更加有利于电路的使用和设计。
SAFF_CP_BRF触发器采用低摆幅时钟信号驱动，可以有效的减小互连时钟线网上的功耗。同时，触发器电路采用由输入数据信号D控制的条件预充电控制电路完成对电路内部节点的条件预充过程，减小了触发器本身的功耗。区别于RCSFF触发器(见文献H.Kawaguchi and T.Sakurai：“A Reduced Clock-SwingFlip-Flop(RCSFF)for 63％ Power Reduction”′，IEEE JOURNAL OF SOLID-STATECIRCUITS，VOL.33，NO.5，MAY 1998，PP.807-811.)，时钟信号CLK和输入数据信号D组成或逻辑并连接到PMOS管MP1的栅极，同时时钟信号CLK和输入数据信号Db组成或逻辑并连接到PMOS管MP2的栅极。当CLK为高电平，MP1和MP2都截止，NMOS管MN1导通，如果此时输入数据信号D为高电平，使得节点X放电，节点Y维持高电平不变。此时第二级锁存器被节点X和Y驱动，并且由于CLK为高电平，NMOS管MN5和MN6导通，使得触发器互补输出端Q为高电平，Qb为低电平。当CLK为低电平的同时，如果输入信号D仍然保持高电平，MP1保持截止，不会对节点X进行预充电；此时，对于第二级锁存器，由于CLK为低电平，MN5和MN6截止，触发器的互补输出信号也会得到保持。当CLK为低电平的同时，如果输入信号D翻转到低电平，MP1导通，对X节点预充电；并且当下一个时钟上升沿到来时，节点Y放电，节点X保持高电平并驱动第二级锁存器，使得触发器互补输出端Q为低电平，Qb为高电平。第一级锁存器的输出节点X和Y分别连接到两个独立的并具有相同电路参数的单时钟相位锁存器上，这种连接方法不仅可以保证当CLK为低电平时，触发器的互补输出端可以保持信号电平不变；同时，可以保证SAFF_CP_BRF触发器的互补输出端Q和Qb都可以实现对称的上升沿延时和下降沿延时。
对于触发器电路还存在亚稳态效应，当输入数据信号D在距离时钟信号上升沿很近处发生跳变时，会引起从时钟信号CLK到输出端Q或者Qb的延时大大增加，定义触发器电路的建立时间与增加的延时之和为亚稳态时间，亚稳态时间与一般情形下电路的延时之和为电路的总延时。对于一般的SAFF_CP触发器电路，电路的建立时间特性受到第一级锁存器预充电时间的限制。由于SAFF_CP_BRF触发器中NMOS管MN4的栅极连接到时钟信号CLK端，当数据信号D已经发生翻转后，且时钟信号CLK为低电平，第一级锁存器开始给X节点或者Y节点的预充电过程，此时MN4管截止，可以减小预充电的负载电容，保证比较快的完成充电过程；当时钟信号CLK上升沿到来时，MN4管导通，电路完成正常功能。通过电路的仿真结果可以发现，本发明提出的触发器SAFF_CP_BRF有比较优越的建立时间和亚稳态时间性能。
本发明的必要技术特征是：首先，电路可以采用低摆幅时钟信号驱动，有效的降低了时钟网络系统中消耗在时钟互连线网上的功耗。触发器电路采用由输入数据信号D控制的条件预充电控制电路完成对电路内部节点的条件预充电过程，减小了触发器本身的功耗。第一级锁存器的条件预充电过程配合第二级锁存器，保证电路在CLK为低电平并且不对X或者Y节点预充电时，触发器的互补输出端可以保持信号电平不变。第一级锁存器的输出节点X和Y分别连接到两个独立的并具有相同电路参数的单时钟相位锁存器上，这种连接方法可以保证SAFF_CP_BRF触发器的互补输出端Q和Qb都可以实现对称的上升沿延时和下降沿延时。相对于SAFF_CP触发器电路，由于SAFF_CP_BRF触发器中NMOS管MN4的栅极连接到时钟信号CLK端，可以大大改善电路的建立时间特性，同时电路结构更加简单，减少了一条额外的高电压电源线Vwell(给PMOS管MP1，MP2提供衬底偏置，Vwell＞VDD)，更加有利于电路的使用和设计。
为了比较本发明所提出的SAFF_CP_BRF触发器相对于传统的触发器电路DFNRB1和触发器SAFF_CP的性能特点，我们采用Chartered 1.8-V 0.18μm工艺，使用电路仿真工具HSPICE对三种电路结构进行了仿真比较分析。表1所示为三种触发器电路动态功耗，泄露电流功耗和归一化电路面积数据比较。电路动态功耗仿真中时钟信号输入CLK为100MHz，50％占空比方波信号，其中DFNRB1触发器的时钟信号接正常信号摆幅时钟(0V-1.8V)，SAFF_CP和SAFF_CP_BRF触发器的时钟信号接低信号摆幅时钟(0V-0.9V)。数据信号输入D为20MHz，50％占空比方波信号(0V-1.8V)。触发器电路输出端接32fF电容负载。泄漏电流功耗仿真测试中电路输入信号端CLK和D都接低电平，测试电源电流并取平均值。电路面积以Chartered 0.18um工艺数字标准单元库中NAND2单元面积为标准做归一化处理。动态功耗和泄漏电流功耗数据单位分别为微瓦特(uW)和皮瓦特(pW)。
表1触发器动态功耗、泄漏电流功耗、归一化电路面积比较
| 动态功耗(uW) | 泄露电流功耗 | 归一化电路面积 |
| (pW) | |||
| DFNRB1 | 16.39 | 869 | 5.0 |
| SAFF_CP | 13.00 | 1180 | 2.7 |
| SAFF_CP_BRF | 13.00 | 705 | 2.6 |
表2A、表2B和表2C所示为三种触发器电路延时随电路负载变化的关系。三种触发器电路采用相同的电路配置，输入信号转换时间为0.1ns，单位负载为0.004pF。SAFF_CP_BRF触发器电路相对于传统的DFNRB1触发器具有基本相当的电路延时并且上升沿延时与下降沿延时基本相同，这里不考虑亚稳态效应。tQ和tQb分别表示同相输出端、反相输出端的延时；RISE和FALL分别表示输出信号上升沿和输出信号下降沿；延时数据单位是纳秒(ns)。
表2A DFNRB1触发器电路延时与负载关系
输入信号转换时间＝0.1ns，单位负载＝0.004pF
| 扇出负载/单位负载 | 4 | 8 | 16 | 32 | 64 | |||||
| 跳变沿 | RISE | FALL | RISE | FALL | RISE | FALL | RISE | FALL | RISE | FALL |
| tQ(ns) | 0.298 | 0.334 | 0.340 | 0.369 | 0.419 | 0.419 | 0.580 | 0.514 | 0.904 | 0.701 |
| tQb(ns) | 0.248 | 0.213 | 0.291 | 0.249 | 0.376 | 0.306 | 0.540 | 0.403 | 0.858 | 0.584 |
表2B SAFF_CP触发器电路延时与负载关系
| 扇出负载/单位负载 | 4 | 8 | 16 | 32 | 64 | |||||
| 跳变沿 | RISE | FALL | RISE | FALL | RISE | FALL | RISE | FALL | RISE | FALL |
| tQ(ns) | 0.458 | 0.335 | 0.501 | 0.369 | 0.579 | 0.416 | 0.741 | 0.504 | 1.066 | 0.678 |
| tQb(ns) | 0.457 | 0.336 | 0.500 | 0.369 | 0.580 | 0.419 | 0.739 | 0.511 | 1.070 | 0.693 |
表2C SAFF_CP_BRF触发器电路延时与负载关系
| 扇出负载/单位负载 | 4 | 8 | 16 | 32 | 64 | |||||
| 跳变沿 | RISE | FALL | RISE | FALL | RISE | FALL | RISE | FALL | RISE | FALL |
| tQ(ns) | 0.271 | 0.308 | 0.316 | 0.336 | 0.398 | 0.391 | 0.556 | 0.482 | 0.881 | 0.684 |
| tQb(ns) | 0.272 | 0.304 | 0.318 | 0.332 | 0.398 | 0.385 | 0.555 | 0.473 | 0.878 | 0.68 |
表3A、表3B和表3C所示为三种触发器电路延时与输入信号转换时间的关系。三种触发器电路采用相同的电路配置，输入信号单位转换时间为0.1ns，电路负载为0.032pF。SAFF_CP_BRF触发器电路相对于传统的DFNRB1触发器具有基本相当的电路延时并且上升沿延时与下降沿延时基本相同，这里不考虑亚稳态效应。tQ和tQb分别表示同相输出端、反相输出端的延时；RISE和FALL分别表示输出信号上升沿和输出信号下降沿；延时数据单位是纳秒(ns)。
表3A DFNRB1触发器电路延时与转换时间关系
电路负载＝0.032pF，单位转换时间＝0.1ns
| 输入转换时间/单位转换时间 | 1 | 5 | 10 | 15 | 20 | |||||
| 跳变沿 | RISE | FALL | RISE | FALL | RISE | FALL | RISE | FALL | RISE | FALL |
| tQ(ns) | 0.340 | 0.369 | 0.364 | 0.398 | 0.395 | 0.434 | 0.390 | 0.426 | 0.385 | 0.419 |
| tQb(ns) | 0.291 | 0.249 | 0.320 | 0.278 | 0.355 | 0.314 | 0.348 | 0.309 | 0.340 | 0.304 |
表3B SAFF_CP触发器电路延时与转换时间关系
| 输入转换时间/单位转换时间 | 1 | 5 | 10 | 15 | 20 | |||||
| 跳变沿 | RISE | FALL | RISE | FALL | RISE | FALL | RISE | FALL | RISE | FALL |
| tQ(ns) | 0.501 | 0.369 | 0.615 | 0.471 | 0.706 | 0.814 | 0.811 | 0.673 | 0.905 | 0.739 |
| tQb(ns) | 0.500 | 0.369 | 0.612 | 0.472 | 0.726 | 0.810 | 0.807 | 0.679 | 0.872 | 0.744 |
表3C SAFF_CP_BRF触发器电路延时与转换时间关系
| 输入转换时间/单位转换时间 | 1 | 5 | 10 | 15 | 20 | |||||
| 跳变沿 | RISE | FALL | RISE | FALL | RISE | FALL | RISE | FALL | RISE | FALL |
| tQ(ns) | 0.316 | 0.336 | 0.411 | 0.443 | 0.497 | 0.537 | 0.563 | 0.605 | 0.506 | 0.507 |
| tQb(ns) | 0.318 | 0.332 | 0.411 | 0.444 | 0.509 | 0.533 | 0.595 | 0.605 | 0.639 | 0.651 |
触发器电路的建立时间和亚稳态时间是影响触发器电路性能的重要指标。在仿真测试中，比较了触发器SAFF_CP和SAFF_CP_BRF，输入信号转换时间为0.1ns，电路负载为0.004pF。仿真结果见表4，为电路输出端Q的建立时间和亚稳态时间性能。由仿真结果可见，SAFF_CP_BRF触发器具有比较优越的性能。
表4触发器输出端Q建立时间和亚稳态时间比较
| 建立时间(ps) | 亚稳态时间(ps) | 总延时(ps) | ||
| SAFF_CP | D上升沿 | 44 | 109 | 379.71 |
| D下降沿 | 58 | 170 | 485.37 | |
| SAFF_CP_BRF | D上升沿 | 0 | 95 | 326.86 |
| D下降沿 | 0 | 144 | 424.73 |
Claims (1)
1.低时钟信号摆幅条件预充电CMOS触发器，其特征在于，它含有：第一级锁存器，它的基本结构参考敏感放大器结构条件预充电触发器(SAFF_CP)的第一级锁存器进行设计，同时把组成低时钟信号摆幅条件预充电CMOS触发器的第一级锁存器的第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)和第四PMOS管(MP4)的衬底直接连接到电源端(VDD)；第二级锁存器，它由两个独立的并具有相同电路参数的单时钟相位锁存器构成；
第一级锁存器含有：
第一或逻辑电路，它由两个漏极并联后作为第一或逻辑电路的输出端的第九NMOS管(MN9)和第十NMOS管(MN10)组成，其中，第九NMOS管(MN9)的源极接时钟信号(CLK)，栅极接第二数据信号(Db)；第十NMOS管(MN10)的源极和栅极同时接第一数据信号(D)，第九NMOS管(MN9)和第十NMOS管(MN10)的衬底都接地；
第二或逻辑电路，它由两个漏极并联后作为第二或逻辑电路输出端的第十一NMOS管(MN11)和第十二NMOS管(MN12)组成，其中，第十一NMOS管(MN11)的源极接上述时钟信号(CLK)，栅极接上述第一数据信号(D)；第十二NMOS管(MN12)的源极和栅极都同时接上述第二数据信号(Db)，第十一NMOS管(MN11)和第十二(MN12)的衬底都接地；
第一个PMOS管并联电路，它由第一PMOS管(MP1)和第三PMOS管(MP3)并联而成，其中，第一PMOS管(MP1)和第三PMOS管(MP3)的源极连接后接上述电源端(VDD)，第一PMOS管(MP1)和第三PMOS管(MP3)的漏极相连，第一PMOS管(MP1)的栅极接上述第一或逻辑电路的输出端，第一PMOS管(MP1)和第三PMOS管(MP3)的衬底都接上述电源端(VDD)；
第一个NMOS管串联电路，它由第十三NMOS管(MN13)和第二NMOS管(MN2)依次串联而成，第十三NMOS管(MN13)和第二NOMS管(MN2)的衬底都接地，其中，第十三NMOS管(MN13)的源极和上述第三PMOS管(MP3)的漏极相连后作为上述第一级锁存器的第一输出端(X)，第十三NMOS管(MN13)的栅极与上述第三PMOS管(MP3)的栅极相连后作为上述第一级锁存器的第二输出端(Y)，第十三NMOS管(MN13)的漏极与第二NMOS管(MN2)的源极连接；
第二个PMOS管并联电路，它由第二PMOS管(MP2)和第四PMOS管(MP4)并联而成，其中，第二PMOS管(MP2)和第四PMOS管(MP4)的源极连接后接上述电源端(VDD)，第二PMOS管(MP2)和第四PMOS管(MP4)的漏极相连，第二PMOS管(MP2)的栅极接上述第二或逻辑电路的输出端，第二PMOS管(MP2)和第四PMOS管(MP4)的衬底都接上述电源端(VDD)；
源极直接接地的第一NMOS管(MN1)，它的栅极接上述时钟信号(CLK)，它的衬底直接接地；
第二个NMOS管串联电路，它由第十四NMOS管(MN14)和第三NMOS管(MN3)依次串联而成，第十四NMOS管(MN14)和第三NMOS管(MN3)的衬底都接地，其中，第十四NMOS管(MN14)的源极和上述第四PMOS管(MP4)的漏极相连后再与作为上述第一级锁存器的第二输出端(Y)相连，第十四NMOS管(MN14)的栅极与上述第四PMOS管(MP4)的栅极相连后再与作为上述第一级锁存器的第一输出端(X)相连，第十四NMOS管(MN14)的漏极与第三NMOS管(MN3)的源极连接；其中，第三NMOS管(MN3)的漏极与上述第二NMOS管(MN2)的漏极并联后连接上述第一NMOS管(MN1)的漏极；
栅极直接接上述时钟信号(CLK)的第四NMOS管(MN4)，它的源极和漏极分别与上述第二NMOS管(MN2)和第三NMOS管(MN3)的源极相连，它的衬底直接接地；
第一反相器(Φ1)，它的输入端与上述第二NMOS管(MN2)的栅极相连后接到上述第一数据信号(D)，它的输出端产生上述第二数据信号(Db)并同时连接到上述第三NMOS管(MN3)的栅极；
第二级锁存器含有：
第一单时钟相位锁存器，它由第五PMOS管(MP5)，第六NMOS管(MN6)和第八NMOS管(MN8)依次串联构成；其中，第五PMOS管(MP5)的源极接上述电源端(VDD)，第五PMOS管(MP5)的漏极接第六NMOS管(MN6)的漏极，第五PMOS管(MP5)的栅极和第八NMOS管(MN8)的栅极相连后接上述第一级锁存器的第二输出端(Y)；第六NMOS管(MN6)的源极接第八NMOS管(MN8)的漏极，第八NMOS管(MN8)的源极接地；第六NMOS管(MN6)的漏极接第三反相器(Φ3)的输入端，第三反相器(Φ3)的输出端是触发器的第一输出端(Q)；
第二单时钟相位锁存器，它由第六PMOS管(MP6)，第五NMOS管(MN5)和第七NMOS管(MN7)依次串联构成；其中，第六PMOS管(MP6)的源极接上述电源端(VDD)，第六PMOS管(MP6)的漏极接第五NMOS管(MN5)的漏极，第六PMOS管(MP6)的栅极和第七NMOS管(MN7)的栅极相连后接上述第一级锁存器的第一输出端(X)；第五NMOS管(MN5)的源极接第七NMOS管(MN7)的漏极，第七NMOS管(MN7)的源极接地；第五NMOS管(MN5)的漏极接第二反相器(Φ2)的输入端，第二反相器(Φ2)的输出端是触发器的第二输出端(Qb)；
上述第五PMOS管(MP5)和第六PMOS管(MP6)的衬底都连接上述电源端(VDD)；上述第五NMOS管(MN5)、第六NMOS管(MN6)、第七NMOS管(MN7)和第八NMOS管(MN8)的衬底都连接地；上述第五NMOS管(MN5)和第六NMOS管(MN6)的栅极都接上述时钟信号(CLK)。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2005100589977A CN100347956C (zh) | 2005-03-29 | 2005-03-29 | 低时钟信号摆幅条件预充电cmos触发器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2005100589977A CN100347956C (zh) | 2005-03-29 | 2005-03-29 | 低时钟信号摆幅条件预充电cmos触发器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1652463A CN1652463A (zh) | 2005-08-10 |
| CN100347956C true CN100347956C (zh) | 2007-11-07 |
Family
ID=34876813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005100589977A Expired - Fee Related CN100347956C (zh) | 2005-03-29 | 2005-03-29 | 低时钟信号摆幅条件预充电cmos触发器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100347956C (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1741381B (zh) * | 2005-09-16 | 2010-04-07 | 清华大学 | 高性能低时钟信号摆幅主从型d触发器 |
| CN1744437B (zh) * | 2005-09-30 | 2010-04-21 | 清华大学 | 高性能低功耗主从型d触发器 |
| CN1761153B (zh) * | 2005-11-04 | 2010-05-05 | 清华大学 | 高速低功耗主从型d触发器 |
| CN1758537B (zh) * | 2005-11-18 | 2010-12-08 | 清华大学 | 低漏电低时钟信号摆幅条件预充cmos触发器 |
| US10581410B2 (en) * | 2015-09-10 | 2020-03-03 | Samsung Electronics Co., Ltd | High speed domino-based flip flop |
| CN112687305B (zh) * | 2021-01-05 | 2024-05-10 | 深圳芯邦科技股份有限公司 | 一种数据存储电路 |
| CN116781048B (zh) * | 2023-08-24 | 2023-11-03 | 无锡英迪芯微电子科技股份有限公司 | 模拟域自校准高精度比较器及自校准方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1337781A (zh) * | 2000-06-06 | 2002-02-27 | 德克萨斯仪器股份有限公司 | 触发器设计的改进 |
| US6617902B2 (en) * | 2001-03-29 | 2003-09-09 | Kabushiki Kaisha Toshiba | Semiconductor memory and holding device |
| CN1497848A (zh) * | 2002-10-18 | 2004-05-19 | 松下电器产业株式会社 | 触发器电路 |
| US6777992B2 (en) * | 2002-04-04 | 2004-08-17 | The Regents Of The University Of Michigan | Low-power CMOS flip-flop |
-
2005
- 2005-03-29 CN CNB2005100589977A patent/CN100347956C/zh not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1337781A (zh) * | 2000-06-06 | 2002-02-27 | 德克萨斯仪器股份有限公司 | 触发器设计的改进 |
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| CN1497848A (zh) * | 2002-10-18 | 2004-05-19 | 松下电器产业株式会社 | 触发器电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1652463A (zh) | 2005-08-10 |
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
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