CN101079614A - 低功耗低时钟摆幅d触发器 - Google Patents

低功耗低时钟摆幅d触发器 Download PDF

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Abstract

本发明公开了属于D触发器设计技术领域的一种低功耗低时钟摆幅D触发器。该触发器采用单一电源供电，适用于通用CMOS工艺；第一级是由一个传输门、一个钟控CMOS反相器和一个反相器组成的锁存器，传输门的输出MX与钟控CMOS反相器的输出相接，反相器的输出MY为另一个钟控CMOS反相器的输入；第二级是由两个反相器首尾相接构成的灵敏放大器，MX、MY为灵敏放大器的输入，相接点的反相输出即为D触发器的输出；保证的D触发器的正确性，并使D触发器可以在低时钟摆幅下工作，避免了对时钟部分采用独立电源供电。本发明具有功耗低、延时小、结构简单、晶体管数目少的优点。并且采用差分输入的第二级增强了抗噪声的性能。

Description

低功耗低时钟摆幅D触发器
技术领域
本发明属于D触发器设计技术领域，特别涉及一种低功耗低时钟摆幅D触发器。具体的说，“低功耗低时钟摆幅D触发器”是采用低时钟信号摆幅驱动的低功耗高速触发器电路设计，是一种适用于低摆幅时钟信号网络技术的低功耗D触发器电路单元。
背景技术
随着微电子CMOS工艺的发展，集成电路的规模和复杂性越来越大，单位面积上的功耗和散热问题日益受到重视。在大规模数字集成电路设计中，时钟网络的功耗占总功耗的比例越来越大。在2003年的一项研究表明，在当前的高性能处理器中，时钟分布网络子系统的动态功耗占系统整体动态功耗的40％(见文献David E.Duarte，N.Vijaykrishnan，and Mary Jane Irwin，‘A Clock Power Modelto Evaluate Impact of Architectural and Technology Optimizations-A Summary’IEEE CIRCUITS AND SYSTEMS MAGAZINE，THIRD QUARTER，p.36 THIRDQUARTER 2003)。时钟网络的功耗主要消耗在时钟树的缓冲器、时钟互连线和时序逻辑单元上。因此，通过降低时钟网络上的电压信号摆幅，可以降低时钟网络上消耗的能量。
如图1所示为触发器单元示意图，图中D为信号输入端，CK为时钟信号输入端，Q和QN为互补信号输出端。图2所示是传统的触发器电路结构，其广泛应用于数字电路标准单元设计库中。这里以UMC 0.18μm工艺数字标准单元库中上升沿触发的触发器单元DFFX1为一个例子说明(见文献UMC 180nm L180GIIProcess 1.8-Volt SAGE-XTM v1.0 Standard Cell Library Databook)。这种电路结构简单，但不适合低摆幅时钟网络系统，同时功耗和延时都大。
图3所示为另一个例子的触发器LS_IP_DCO。该电路采用双电源供电，其中时钟部分采用VDD/2电源供电。在降低功耗的同时采用MTCMOS工艺的晶体管以保证延时不增加(见文献Saihua Lin，et al.，“Vdd/2 clock swing D flip-flop byusing output feedback and MTCMOS，”Electronic Letters，20th July 2006 Vol.42 No.15)。但是其采用双电源和使用MTCMOS工艺提高了成本，虽然晶体管数目较少，但是其物理版图的面积却会增加。
发明内容
本发明的目的是提出一种低功耗低时钟摆幅D触发器。是一种低功耗高性能的主从型D触发器，能够适用于低摆幅时钟网络电路系统；同时适用于通用的CMOS工艺，不增加成本；并且使用单一电源供电。其特征在于，该D触发器含有：
1)由堆叠PMOS晶体管、NMOS管和反相器XI1组成的反相器，是一个可以对低摆幅进行反相的反相器，用于对低摆幅时钟信号CK进行反相，该反相器包括，
PMOS管MPV，该管的源极和衬底接电源VDD，而栅极和漏极接在一起；
PMOS管MP1，该管的源极和所述MPV管的栅极、漏极接在一起，该管的衬底接电源VDD，该管的栅极接时钟输入信号CK，漏极标记为CKN；
NMOS管MN1，该管的漏极和所述MP1管的漏极连接到节点CKN，该管的栅极接时钟输入信号CK，该管的源极和衬底都接地；
反相器XI1，该反相器XI1的输入是CKN，输出标记为CKD；
2)触发器主级电路，包括传输门、反相电路和钟控反相电路，其中：
传输门，含有PMOS管MP2和NMOS管MN2，其中MP2管和MN2管源漏相连，源极相连后接数据输入信号D，输出标记为MX。该MP2管的栅极接CKD，衬底接电源VDD。该MN2管的栅极接CKN，衬底接地；
反相电路，由反相器XI2构成，反相器XI2的输入为节点MX，输出标记为节点MY；
钟控反相电路，包括，
PMOS管MP4，该管的源极和衬底都接电源VDD，栅极接MY；
PMOS管MP3，该管的源极和所述MP4管的漏极相接，该管的栅极接CKN，漏极连接到节点MX，衬底接电源VDD；
NMOS管MN4，该管的漏极连接到节点MX，该管的栅极接CKD，衬底接地；
NMOS管MN3，该管的漏极接所述MN4管的源极，源极和衬底接地；
3)触发器从级电路，包括：
两个首尾相接的反相器XI3和XI4，反相器XI3的输入标记为SY，输出标记为SX，即反相器XI4的输入为SX，输出为SY；
NMOS管MN5，该MN5管的漏极接SY，该管的栅极接节点MX，衬底接地；
NMOS管MN6，该MN6管的漏极接SX，该管的栅极接节点MY，源极与所述MN7管的源极相接，衬底接地；
NMOS管MN7，该MN7管的漏极与所述MN5管、MN6管的源极相接，该管的栅极接时钟信号CK，该管的源极和衬底接地；
反相器XI5，该反相器的输入是SX，输出是Q信号；
反相器XI6，该反相器的输入是SY，输出是QN信号。
本发明的特征之二在于，所述由堆叠PMOS晶体管、NMOS管和反相器XI1组成的反相器，其中PMOS晶体管MPV用NMOS晶体管MNV替换，即由MNV、MP1、MN1、XI1组成一个可以对低摆幅进行反相的反相器，该MNV晶体管的漏极和栅极都接电源VDD，源极标记为LV，衬底接地；反相器电路结构的其余部分与上述1)的结构相同，所组成第二种结构的反相器电路结构，相比上述1)的结构，使主从型D触发器的总功耗小。
本发明的特征之三在于：所述由堆叠PMOS晶体管、NMOS管和反相器XI1组成的反相器，其中PMOS晶体管MPV用NMOS晶体管MNVS替换，即由MNVS、MP1、MN1、XI1组成一个可以对低摆幅进行反相的反相器，该MNVS晶体管的漏极和栅极都接电源VDD，源极标记为LV，衬底接电源VDD；反相器电路结构的其余部分与上述1)的结构相同，所组成第三种结构的反相器电路结构，相比上述第二种结构的反相器结构，使主从型D触发器的总功耗进一步减小。
本发明的好处在于：与传统的数字标准单元DFFX1和低时钟摆幅触发器LS_IP_DCO相比，本触发器具有如下性能优势：整个触发器采用单一电源供电，适用于通用CMOS工艺，可以采用低摆幅时钟信号驱动减少时钟网络的功耗。触发器消耗的功耗较小，在相同的测试条件下，延时功耗积比LS_IP_DCO降低17.12％～28.81％；比传统触发器降低35.36％～44.47％。触发器的延时较小，比传统触发器全摆幅时钟信号驱动的延时性能好。本发明所提出的触发器非常适合作为数字电路标准单元，并应用在低功耗集成电路设计中。
附图说明
图1为触发器单元示意图，D为信号输入端，CK为时钟信号输入端，Q和QN为互补信号输出端。
图2为传统的触发器电路结构，是UMC 0.18μm工艺标准单元库中互补输出的上升沿触发的触发器DFFX1的电路结构图。
图3为触发器LS_IP_DCO的电路结构图。
图4为本发明所述的触发器LP_TC_SA的电路结构图。
图5为图4相似电路结构之一。
图6为图4相似电路结构之二。
具体实施方式
本发明提出的低功耗低时钟摆幅D触发器是一种低功耗高性能的主从型D触发器。能够适用于低摆幅时钟网络电路系统；同时适用于通用的CMOS工艺，不增加成本；并且使用单一电源供电。图4所示为本发明提出的高性能低时钟信号摆幅主从型D触发器LP_TC_SA的电路结构图。该D触发器含有：1)由堆叠PMOS晶体管、NMOS管和反相器XI1组成的反相器；2)包括传输门、反相电路和钟控反相电路的触发器主级电路；3)触发器从级电路。
图4中，MPV、MP1、MN1、XI1组成一个可以对低摆幅进行反相的反相器，MPV作为有源负载具有分压作用，使得节点LV的电压为VDD-VDS(MPV)，那么相当于MP1、MN1组成电源为LV的反相器。可以使得其在对低摆幅的CK反相时，泄漏功耗较小。因此电路实现了只用一个电源供电而实现低摆幅时钟信号驱动，避免了对电路提供两个电源和触发器单元电路物理实现的困难。
电路的工作原理：在电源VDD为1.8V的情况下，当CK为低电平时，CKD为低电平，CKN的电压最高可为1.64V，此时传输门通，MP3管存在衬偏效应，故能确保MP3管正确关断；若数据输入信号D为高电平，此时节点MX为高电平，MY为低电平。当时钟上升沿到来时，根据MX和MY的状态，MN5截止，MN6导通，使SX和SY分别被置为低电平和高电平，因此Q翻转为高电平，QN为低电平。D为低电平的情况与此类似。当CK为高电平时，CKD的电压为电源电压VDD＝1.8V，CKN为低电平，确保了传输门正确关断；由此电路实现了上升沿触发的D触发器的功能。
图5所示为图4相似电路结构之一：用NMOS晶体管MNV替换图4中的PMOS晶体管MPV，该MNV晶体管的漏极和栅极都接电源VDD，源极标记为LV，衬底接地。此结构的名称记为LN_TC_SA-1，其特点是使用NMOS晶体管给低摆幅时钟驱动的反相器提供电源VDD-VDS(MNV)。因此其总功耗比图4所示的LP_TC_SA小。
图6所示为图4相似电路结构之二：用NMOS晶体管MNVS替换图4中的PMOS晶体管MPV，该MNVS晶体管的漏极和栅极都接电源VDD，源极标记为LV，衬底接电源VDD。此结构的名称记为LNS_TC_SA-2，其特点是使用NMOS晶体管给低摆幅时钟驱动的反相器提供电源VDD-VDS(MNVS)，并且由于晶体管MNVS衬底电位为VDD，因此其总功耗LP_TC_SA-1还小。
本发明的必要技术特征是：首先，电路在单一电源供电的情况下，可以采用低摆幅时钟信号驱动，有效地降低了时钟网络系统的功耗。其次，触发器电路内部节点的充放电较少，与传统触发器相比可降低30.52％～33.02％的延时和3.80％～20.06％的功耗。最后，电路采用主从型结构易于修改成下降沿触发器。
为了比较本发明所提出的三种相似电路结构的LP_TC_SA触发器，相对于现有技术两例触发器的性能特点，我们采用UMC 0.18μm工艺，使用电路仿真工具HSPICE对几种电路结构进行了仿真比较。
表1所示为四种触发器的晶体管数目、晶体管宽度总和及动态功耗比较。其中LS_IP_DCO的数据引自文献。供电电源VDD为1.8V，电路动态功耗仿真中时钟信号输入CK为100MHz(DFFX1的摆幅：0V-1.8V，其余电路的摆幅：0V-0.9V)，50％占空比，上升时间和下降时间均为100ps。数据信号输入D为50MHz，50％占空比，上升时间和下降时间均为100ps。输出端接20fF电容负载。
                                                   表1
  DFF 晶体管数量   晶体管宽度总和[μ]   延时(D-Q)[ps]   内部功耗[μW]   时钟功耗[μW]   数据D的功耗[μW]   总功耗[μW]   功耗延时积[fJ]
  DFFX1   28   14.16   355.8   7.110   0.09704   0.01093   7.218   2.568
  LS_IP_DCO   21   N/A   268.8   N/A   N/A   N/A   7.451   2.003
  LP_TC_SA   24   11.85   239.0   6.497   0.3769   0.07002   6.944   1.660
  LN_TC_SA-1   24   11.66   238.3   5.794   0.3775   0.07024   6.242   1.487
  LNS_TC_SA-2   24   11.03   247.2   5.397   0.2971   0.07551   5.770   1.426
从表1可以得出，与DFFX1相比，LP_TC_SA、LN_TC_SA-1、LNS_TC_SA-2的延时功耗积分别降低了35.36％、42.10％、44.47％。与LS_IP_DCO相比，LP_TC_SA、LN_TC_SA-1、LNS_TC_SA-2的延时功耗积分别降低了17.12％、25.76％、28.81％。
表2、表3、表4是LP_TC_SA、LN_TC_SA-1、LNS_TC_SA-2和LS_IP_DCO的静态漏电功耗的比较。LP_TC_SA、LN_TC_SA-1平均漏电功耗分别比LS_IP_DCO降低了78.62％、82.60％，而LNS_TC_SA-2的平均漏电功耗增长了一些。
                             表2
  触发器   CK   D   LS_IP_DCO[nW]   LP_TC_SA[nW]
  漏电功耗   低电平   低电平   148.2931   0.5067
  低电平   高电平   148.2920   0.4529
  高电平   低电平   38.1104   39.36
  高电平   高电平   38.1094   39.38
  平均漏电功耗减少的百分比   78.62％
                               表3
  触发器   CK   D   LS_IP_DCO[nW]   LN_TC_SA[nW]
  漏电功耗   低电平   低电平   148.2931   1.162
  低电平   高电平   148.2920   1.110
  高电平   低电平   38.1104   31.27
  高电平   高电平   38.1094   31.32
  平均漏电功耗减少的百分比   82.60％
                            表4
  触发器   CK   D   LS_IP_DCO[nW]   LNS_TC_SA[nW]
  漏电功耗   低电平   低电平   148.2931   0.3832
  低电平   高电平   148.2920   0.3298
  高电平   低电平   38.1104   260.8
  高电平   高电平   38.1094   260.8
  平均漏电功耗增加的百分比   40.10％
由上述数据的比较可以看出，本发明的时钟输入驱动采用叠放PMOS晶体管的反相器，其输出驱动触发器的主从级，保证的D触发器的正确性，同时又使LP_TC_SA触发器可以在低时钟摆幅下工作，避免了采用另一个VDD/2电源供电。相比于传统触发器和LS_IP_DCO，可以用低摆幅时钟驱动，除了可以降低时钟网络的功耗外，此触发器结构本身在延时和功耗上均有较大的优势。与LS_IP_DCO相比，本发明的结构适用于通用CMOS工艺，且只需单一电源供电，并且有较好的延时功耗积。虽然本发明使用了24个晶体管，但由于LS_IP_DCO使用的MTCMOS和输出反馈，故LP_TC_SA、LN_TC_SA-1、LNS_TC_SA-2的面积不会大于LS_IP_DCO。因此，本发明所述的触发器结构具有的这些性优势使其很适合应用于低功耗的数字大规模集成电路设计中。

Claims (3)

1.一种低功耗低时钟摆幅D触发器，其特征在于，所述低功耗低时钟摆幅D触发器是一种低功耗主从型D触发器，该触发器含有：
1)由堆叠PMOS晶体管、NMOS管和反相器XI1组成的反相器，用于对低摆幅时钟信号CK进行反相，该反相器包括：
PMOS管(MPV)，该管的源极和衬底接电源VDD，而栅极和漏极接在一起；
PMOS管(MP1)，该管的源极和所述(MPV)管的栅极、漏极接在一起，该管的衬底接电源VDD，该管的栅极接时钟输入信号CK，漏极标记为CKN；
NMOS管(MN1)，该管的漏极和所述(MP1)管的漏极连接到节点CKN，该管的栅极接时钟输入信号CK，该管的源极和衬底都接地；
反相器(XI1)，该反相器(XI1)的输入是CKN，输出标记为CKD；
2)触发器主级电路，包括传输门、反相电路和钟控反相电路，其中：
传输门，含有PMOS管(MP2)和NMOS管(MN2)，其中所述(MP2)管和(MN2)管源漏相连，源极相连后接数据输入信号D，输出标记为MX；该(MP2)管的栅极接CKD，衬底接电源VDD。该(MN2)管的栅极接CKN，衬底接地；
反相电路，由反相器(XI2)构成，该反相器(XI2)的输入为节点MX，输出标记为节点MY；
钟控反相电路，包括：
PMOS管(MP4)，该管的源极和衬底都接电源VDD，栅极接MY；
PMOS管(MP3)，该管的源极和所述(MP4)管的漏极相接，该管的栅极接CKN，漏极连接到节点MX，衬底接电源VDD；
NMOS管(MN4)，该管的漏极连接到节点MX，该管的栅极接CKD，衬底接地；
NMOS管(MN3)，该管的漏极接所述(MN4)管的源极，源极和衬底接地；
3)触发器从级电路，包括：
两个首尾相接的反相器(XI3)和(XI4)，反相器(XI3)的输入标记为SY，输出标记为SX，即反相器(XI4)的输入为SX，输出为SY；
NMOS管(MN5)，该(MN5)管的漏极接SY，该管的栅极接节点MX，衬底接地；
NMOS管(MN6)，该(MN6)管的漏极接SX，该管的栅极接节点MY，源极与所述(MN7)管的源极相接，衬底接地；
NMOS管(MN7)，该(MN7)管的漏极与所述(MN5)管、(MN6)管的源极相接，该管的栅极接时钟信号CK，该管的源极和衬底接地；
反相器(XI5)，该反相器的输入是SX，输出是Q信号；
反相器(XI6)，该反相器的输入是SY，输出是QN信号。
2.根据权利要求1所述低功耗低时钟摆幅D触发器，其特征在于，所述由堆叠PMOS晶体管、NMOS管和反相器XI1组成的反相器，其中PMOS晶体管(MPV)用NMOS晶体管(MNV)替换，即由(MNV)、(MP1)、(MN1)、(XI1)组成一个可以对低摆幅进行反相的反相器，该(MNV)晶体管的漏极和栅极都接电源VDD，源极标记为LV，衬底接地；反相器电路结构的其余部分与上述1)的结构相同，所组成的第二种反相器电路结构相比上述1)的结构，使主从型D触发器的总功耗小。
3.根据权利要求1所述低功耗低时钟摆幅D触发器，其特征在于，所述由堆叠PMOS晶体管、NMOS管和反相器XI1组成的反相器，其中PMOS晶体管(MPV)用NMOS晶体管(MNVS)替换，即由(MNVS)、(MP1)、(MN1)、(XI1)组成一个可以对低摆幅进行反相的反相器，该(MNVS)晶体管的漏极和栅极都接电源VDD，源极标记为LV，衬底接电源VDD；反相器电路结构的其余部分与上述1)的结构相同，所组成第三种结构的反相器电路结构相比上述第二种结构的反相器，使主从型D触发器的总功耗进一步减小。
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