CN105577146B - 一种具有低延时功耗积的抗单粒子翻转的锁存器 - Google Patents

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Abstract

本发明公开了一种具有低延时功耗积的抗单粒子翻转的锁存器，采用新型的具有隔离翻转状态的交叉耦合结构，通过设计合理的负反馈通路来加快翻转状态的恢复。在数据传输模式(transparent mode)时，切断负反馈以提高电路的写入速度。在40nm CMOS工艺下仿真结果表明，本发明的临界电荷比传统的锁存器高50倍以上。延时功耗积只有0.0035fs*J，无负载时传播延时只有23.3ps，低于同类型的锁存器。

Description

一种具有低延时功耗积的抗单粒子翻转的锁存器
【技术领域】
本发明属于集成电路技术领域，具体涉及一种新型的具有低延时功耗积的抗单粒子翻转的锁存器。
【背景技术】
随着集成电路制造工艺的进步，CMOS器件的特征尺寸已深入到纳米级，数字电路的供电电压以及节点临界电荷也在不断下降，导致其越来越容易受到单粒子效应(SEU)引起的软错误的影响。特别是对于锁存器或触发器，一旦其内部节点受到单粒子的影响，将造成锁存状态翻转，导致存储的信号遭到破坏。单粒子效应已成为数字集成电路软错误的主要来源。对于应用于特殊领域(航空航天，军工等)的数字存储芯片，有必要对其进行抗辐照加固处理。
高性能的抗辐照锁存器具有临界电荷大，翻转恢复时间短，写入速度快，功耗低等特点。所有针对锁存器的抗辐照加固措施基本可以分为3类：(1)拥有内部互锁反馈路径的锁存器，如Dual Interlocked Storage Cell(DICE)；(2)反馈冗余抗单粒子效应锁存器，Feedback Redundant SEU-tolerant Latch(FERST)；(3)通过增大晶体管尺寸来加固锁存器敏感节点的电容，如Schmitt Trigger latch(ST)；这些加固手段的效果需要从抗单粒子翻转的能力、电路面积、电路速度、功耗等方面来衡量。T.Calin和M.Nicolaids提出的DICElatch(T.Calin，M.Nicolaids，R.Velazco，1996，IEEETransactionsonNuclearScience，43，p2874.)具有良好的抗单粒子翻转能力，其关键节点的临界电荷远大于传统的锁存器，但是需要很大的硬件开销，如大尺寸的晶体管。M.Fazeli和S.G.Miremadi等人提出的FERSTlatch(M.Fazeli，S.G.Miremadi，A.Ejlali，A.Patooghy，2009，Computers&DigitalTechniques，3，p289.)其内部节点具有良好的抗单粒子效应的能力，然而，如果注入粒子能量足够强的话，锁存器的外部输出节点同样有很大翻转的风险，同时电路还有较大的功耗延时积以及一定的硬件开销。因此有必要对上述加固方法从硬件上进行进一步的优化。
【发明内容】
本发明的目的在于克服上述现有技术的缺点，提供一种具有低延时功耗积的抗单粒子翻转的锁存器
本发明的目的在于克服上述加固方法的不足，提供一种写入速度快的具有低延时功耗积的抗单粒子翻转的锁存器，以运用于高速低功耗抗辐照数字集成电路。
为达到上述目的，本发明采用以下技术方案予以实现：
一种具有低延时功耗积的抗单粒子翻转的锁存器，包括存储主体电路、控制电路以及两个输入端口和两个互补的输出端口；存储主体电路设置有四个冗余晶体管；两个互补的输出端口为第一存储节点和第二存储节点；锁存器工作于数据写入阶段时，四个冗余晶体管在能够第一存储节点和第二存储节点的控制下关断，切断电路的负反馈通路；控制电路设置有第一控制节点和第二控制节点。
所述存储主体电路包括PMOS管MP1、PMOS管MP2、PMOS管MP3、PMOS管MP4、NMOS管MN1、NMOS管MN2、NMOS管MN3、NMOS管MN4、NMOS管MN5、NMOS管MN6以及NMOS管MN7；四个冗余晶体管分别为PMOS管MP1、PMOS管MP2、NMOS管MN1和NMOS管MN2；
PMOS管MP1的栅极接第一存储节点，漏极接PMOS管MP3的源级，PMOS管MP1的源级和衬底接VDD；PMOS管MP2的栅极接第二存储节点，漏极接PMOS管MP4的源级，PMOS管MP2的源级和衬底接VDD；PMOS管MP3的栅极接第一控制节点，漏极接第二控制节点，PMOS管MP3的衬底接VDD；PMOS管MP4的栅极接第二控制节点，漏极接第一控制节点，PMOS管MP4的衬底接VDD；
NMOS管MN1的栅极接第一存储节点，漏极接NMOS管MN3的源级，NMOS管MN1的源级接地；NMOS管MN2的栅极接第二存储节点，漏极接NMOS管MN4的源级，NMOS管MN2的源级接地；NMOS管MN3的栅极接第一存储节点，漏极接第二存储节点；NMOS管MN4的栅极接第二存储节点，漏极接第一存储节点；NMOS管MN5的栅极接第二存储节点，漏极接第一控制节点，NMOS管MN5的源级接NMOS管MN7的漏极；NMOS管MN6的栅极接第一存储节点，漏极接第二控制节点，NMOS管MN6的源级接NMOS管MN7的漏极；NMOS管MN7的栅极接时钟信号CLKB，NMOS管MN1、NMOS管MN2、NMOS管MN3、NMOS管MN4、NMOS管MN5、NMOS管MN6和NMOS管MN7的衬底均接地。
所述控制电路包括PMOS管MP5、PMOS管MP6以及PMOS管MP7；PMOS管MP5的栅极接第二控制节点，漏极接第一控制节点，PMOS管MP5的源级接PMOS管MP7的漏极；PMOS管MP6的栅极接第一控制节点，漏极接第二控制节点，PMOS管MP6的源级接PMOS管MP7的漏极；PMOS管MP7的栅极接CLK信号，PMOS管MP5、PMOS管MP6以及PMOS管MP7的衬底均接VDD。
与现有技术相比，本发明具有以下有益效果：
本发明在传统的锁存器的基础上，增加了两路交叉耦合结构来形成负反馈通路，为电路提供良好的抗单粒子翻转能力；加入四个受存储节点控制的冗余晶体管，加快传输模式下电路的写入速度。该电路对外有4个端口，两个输入端口，两个互补输出端口。当电路工作于传输状态时，这四个晶体管将切断电路的负反馈通路，加快锁存器的写入速度。当电路工作于锁存状态时，负反馈通路可以隔离翻转状态或者加速翻转状态的恢复，提升电路的抗单粒子翻转的能力。
在40nm CMOS工艺下的仿真结果表明，本发明在实现基本的电路功能的基础上具有较强的抗单粒子翻转的能力(临界电荷大于10fC)，是传统锁存器单元的50倍。在实现同等抗辐照能力的基础上，相比于上述加固锁存器，本发明电路拥有相对较少的晶体管数目以及较小的写入延迟和功耗。本发明的延时功耗积仅为FERST单元的7.5％，为DICE单元的15.2％。因此，有理由相信，本发明更适于抗辐照高速低功耗数字电路的应用。
【附图说明】
图1为传统锁存器的电路结构图；
图2为本发明的电路结构图。
其中，CLK为时钟信号；D为数据输入信号；Q为第一存储节点；QB为第二存储节点互补的数据输出信号；P和PB为控制节点；100为锁存器的控制电路，200为存储主体电路。
【具体实施方式】
下面结合附图对本发明做进一步详细描述：
参见图1和图2，本发明在传统的锁存器基础上(如图1所示)，利用两路交叉耦合的晶体管来形成负反馈通路，加快被翻转的敏感节点的恢复速度。整个抗辐照D锁存器电路共有4个对外端口，两个输入端口(D，CLK)，两个互补输出端口(Q，QB)。
增加四个冗余晶体管(MP1，MP2，MN1，MN2)，当锁存器工作于正常数据写入阶段时，受存储节点Q和QB控制的这四个管子将关断，从而切断电路的负反馈通路，有效阻隔负反馈通路对数据写入的干扰，提高电路的写入速度。当电路工作于锁存状态时，由单粒子翻转引起的节点翻转状态将会通过负反馈通路加速恢复或被隔离。
本发明的加固D锁存器的电路结构如图2所示，包括部分控制电路100以及存储主体结构200。电路共有4个对外端口，两个输入端口D，CLK，两个互补输出端口Q，QB。
电路共有7个PMOS管以及7个NMOS管(忽略作为反相器的一个PMOS管和NMOS管以及传输门所包含的两个PMOS管和两个NMOS管)，其中Q，QB是存储节点，P，PB是控制节点，具体的连接方式为：
PMOS管MP1的栅极接第一存储节点Q，漏极接PMOS管MP3的源级，源级和衬底接VDD；PMOS管MP2的栅极接第二存储节点QB，漏极接PMOS管MP4的源级，源级和衬底接VDD；PMOS管MP3的栅极接第一控制节点P，漏极接第二控制节点QB，源级接PMOS管MP1的漏极，衬底接VDD；PMOS管MP4的栅极接第二控制节点PB，漏极接第一存储节点Q，源级接PMOS管MP2的漏极，衬底接VDD；PMOS管MP5的栅极接第二控制节点PB，漏极接第一控制节点P，源级接PMOS管MP7的漏极，衬底接VDD；PMOS管MP6的栅极接第一控制节点P，漏极接第二控制节点PB，源级接PMOS管MP7的漏极，衬底接VDD；PMOS管MP7的栅极接CLK信号，漏极接PMOS管MP5和PMOS管MP6的源级，源级和衬底接VDD；
NMOS管MN1的栅极接第一存储节点Q，漏极接NMOS管MN3的源级，源级和衬底接地；NMOS管MN2的栅极接第二存储节点QB，漏极接NMOS管MN4的源级，源级和衬底接地；NMOS管MN3的栅极接第一存储节点Q，漏极接第二存储节点QB，源级接NMOS管MN1的漏极，衬底接地；NMOS管MN4的栅极接第二存储节点QB，漏极接第一存储节点Q，源级接NMOS管MN2的漏极，衬底接地；NMOS管MN5的栅极接第二存储节点QB，漏极接第一控制节点P，源级接NMOS管MN7的漏极，衬底接地；NMOS管MN6的栅极接第一存储节点Q，漏极接第二控制节点PB，源级接NMOS管MN7的漏极，衬底接地；NMOS管MN7的栅极接时钟信号CLKB，漏极接NMOS管MN5和NMOS管MN6的源级，源级和衬底接地；
与未加固的锁存器相比，本发明加入了由PMOS管MP5和PMOS管MP6组成的控制单元，实现了抗单粒子翻转恢复的能力。与传统latch相比，临界电荷提升50倍，抗单粒子翻转能力提升明显；与FERST latch相比，本发明节省大约一半的功耗，同时写入延迟缩短6倍左右；与DICE latch相比，本发明的延时功耗积仅为前者的15.2％左右。表1为不同加固方式的latch与本发明的性能比较，包括临界电荷、延时、功耗等。
表1四种锁存器单元的性能比较
以上内容仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明权利要求书的保护范围之内。

Claims (2)

1.一种具有低延时功耗积的抗单粒子翻转的锁存器，其特征在于，包括存储主体电路(200)、控制电路(100)以及两个输入端口和两个互补的输出端口；存储主体电路(200)设置有四个冗余晶体管；两个互补的输出端口为第一存储节点(Q)和第二存储节点(QB)；锁存器工作于数据写入阶段时，四个冗余晶体管在能够第一存储节点(Q)和第二存储节点(QB)的控制下关断，切断电路的负反馈通路；控制电路(100)设置有第一控制节点(P)和第二控制节点(PB)；
所述存储主体电路(200)包括PMOS管MP1、PMOS管MP2、PMOS管MP3、PMOS管MP4、NMOS管MN1、NMOS管MN2、NMOS管MN3、NMOS管MN4、NMOS管MN5、NMOS管MN6以及NMOS管MN7；四个冗余晶体管分别为PMOS管MP1、PMOS管MP2、NMOS管MN1和NMOS管MN2；
PMOS管MP1的栅极接第一存储节点(Q)，漏极接PMOS管MP3的源级，PMOS管MP1的源级和衬底接VDD；PMOS管MP2的栅极接第二存储节点(QB)，漏极接PMOS管MP4的源级，PMOS管MP2的源级和衬底接VDD；PMOS管MP3的栅极接第一控制节点(P)，漏极接第二控制节点(PB)，PMOS管MP3的衬底接VDD；PMOS管MP4的栅极接第二控制节点(PB)，漏极接第一控制节点(Q)，PMOS管MP4的衬底接VDD；
NMOS管MN1的栅极接第一存储节点(Q)，漏极接NMOS管MN3的源级，NMOS管MN1的源级接地；NMOS管MN2的栅极接第二存储节点(QB)，漏极接NMOS管MN4的源级，NMOS管MN2的源级接地；NMOS管MN3的栅极接第一存储节点(Q)，漏极接第二存储节点(QB)；NMOS管MN4的栅极接第二存储节点(QB)，漏极接第一存储节点(Q)；NMOS管MN5的栅极接第二存储节点(QB)，漏极接第一控制节点(P)，NMOS管MN5的源级接NMOS管MN7的漏极；NMOS管MN6的栅极接第一存储节点(Q)，漏极接第二控制节点(PB)，NMOS管MN6的源级接NMOS管MN7的漏极；NMOS管MN7的栅极接时钟信号CLKB，NMOS管MN1、NMOS管MN2、NMOS管MN3、NMOS管MN4、NMOS管MN5、NMOS管MN6和NMOS管MN7的衬底均接地。
2.根据权利要求1所述的具有低延时功耗积的抗单粒子翻转的锁存器，其特征在于，所述控制电路(100)包括PMOS管MP5、PMOS管MP6以及PMOS管MP7；PMOS管MP5的栅极接第二控制节点(PB)，漏极接第一控制节点(P)，PMOS管MP5的源级接PMOS管MP7的漏极；PMOS管MP6的栅极接第一控制节点(P)，漏极接第二控制节点(PB)，PMOS管MP6的源级接PMOS管MP7的漏极；PMOS管MP7的栅极接CLK信号，PMOS管MP5、PMOS管MP6以及PMOS管MP7的衬底均接VDD。
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