CN102857217B - 一种低功耗异或/同或门电路 - Google Patents

一种低功耗异或/同或门电路 Download PDF

Info

Publication number
CN102857217B
CN102857217B CN201210333397.7A CN201210333397A CN102857217B CN 102857217 B CN102857217 B CN 102857217B CN 201210333397 A CN201210333397 A CN 201210333397A CN 102857217 B CN102857217 B CN 102857217B
Authority
CN
China
Prior art keywords
nmos tube
pmos
circuit
channel length
grid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201210333397.7A
Other languages
English (en)
Other versions
CN102857217A (zh
Inventor
胡建平
陈金丹
杨丹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ningbo University
Original Assignee
Ningbo University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ningbo University filed Critical Ningbo University
Priority to CN201210333397.7A priority Critical patent/CN102857217B/zh
Publication of CN102857217A publication Critical patent/CN102857217A/zh
Application granted granted Critical
Publication of CN102857217B publication Critical patent/CN102857217B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种低功耗异或/同或门电路，特点是包括输入反相器模块、互补传输管逻辑模块和差分串联电压开关逻辑模块，输入反相器模块与互补传输管逻辑模块相连接，互补传输管逻辑模块和差分串联电压开关逻辑模块相连接；优点是在不影响电路性能的情况下，电路的晶体管数量少，有效地降低了电路的功耗，且本发明的电路不仅具有异或的逻辑功能同时还具有同或的逻辑功能。

Description

一种低功耗异或/同或门电路
技术领域
本发明涉及一种异或/同或门电路，尤其是涉及一种低功耗异或/同或门电路。
背景技术
CMOS电路的功耗已经成为当前集成电路设计领域所面临的最大挑战之一。近年来随着芯片工艺技术的快速发展，芯片的特征尺寸进入纳米级。电路工作速度的不断提高和规模的持续增大以及漏功耗的指数增长，导致芯片功耗急剧增大，减小芯片功耗已成为急需解决的关键技术问题。芯片的功耗急剧增大会引起诸多问题。芯片的功耗增大所引起的升温会使芯片上的元器件的可靠性下降，从而导致芯片的稳定性降低，同时也会给芯片的封装和散热带来问题。芯片的功耗增大还会带来能源浪费与环保的问题。
随着集成电路设计技术和工艺技术的快速发展，集成电路芯片的规模和复杂度呈指数上升，集成电路设计技术由晶体管级、逻辑单元级设计进入到了专用集成电路（Application Specific Integrated Circuit，简称ASIC）设计的时代。ASIC是面向特定用户需求的集成电路，与通用集成电路相比具有体积更小、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。数字ASIC设计以半定制设计为主。数字ASIC的半定制设计方法可分为基于门阵列、基于标准单元和基于PLD三种方法。其中基于标准单元的ASIC又称为CBIC（Cell based IC），其设计方法是采用预先设计好的标准单元，例如各种门电路、触发器、时钟发生器等，并按照某种既定的规则排列，然后根据电路的功能和要求将所需单元连接成ASIC。
其中，异或门是应用很广泛的门电路之一，对其进行低功耗的设计具有重要的意义。图1为SMIC发布的130nm工艺下的异或门电路示意图。如图2所示，该异或门电路由四个反相器和两个传输门组成，该电路中所有的PMOS管和NMOS管均为130nm标准工艺下最小沟道长度的晶体管，但由于该异或门电路采用了多个反相器，导致电路的晶体管数量增加，从而引起电路功耗的增大。
发明内容
本发明所要解决的技术问题是提供一种低功耗异或/同或门电路，在保证具有正确的逻辑功能的前提下，可有效降低电路的功耗。
本发明解决上述技术问题所采用的技术方案为：一种低功耗异或/同或门电路，包括输入反相器模块、互补传输管逻辑模块和差分串联电压开关逻辑模块，所述的输入反相器模块包括第一PMOS管、第一NMOS管、第二PMOS管和第二NMOS管，所述的互补传输管逻辑模块包括第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管，所述的差分串联电压开关逻辑模块包括第三PMOS管和第四PMOS管，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极及所述的第四PMOS管的源极均与电源正端相连接，所述的第一NMOS管的源极和所述的第二NMOS管的源极均接地，所述的第一PMOS管的栅极、所述的第一NMOS管的栅极、所述的第四NMOS管的源极及所述的第六NMOS管的源极均与第一信号输入端相连接，所述的第二PMOS管的栅极、所述的第二NMOS管的栅极、所述的第三NMOS管的栅极及所述的第六NMOS管的栅极均与第二信号输入端相连接，所述的第一PMOS管的漏极、所述的第一NMOS管的漏极、所述的第三NMOS管的源极及所述的第五NMOS管的源极四者相连接，所述的第二PMOS管的漏极、所述的第二NMOS管的漏极、所述的第四NMOS管的栅极及所述的第五NMOS管的栅极四者相连接，所述的第三NMOS管的漏极、所述的第四NMOS管的漏极、所述的第三PMOS管的漏极及所述的第四PMOS管的栅极均与第一信号输出端相连接，所述的第五NMOS管的漏极、所述的第六NMOS管的漏极、所述的第四PMOS管的漏极及所述的第三PMOS管的栅极均与第二信号输出端相连接。
所述的第一PMOS管的沟道长度、所述的第二PMOS管的沟道长度、所述的第三PMOS管的沟道长度、所述的第四PMOS管的沟道长度、所述的第一NMOS管的沟道长度、所述的第二NMOS管的沟道长度、所述的第三NMOS管的沟道长度、所述的第四NMOS管的沟道长度、所述的第五NMOS管的沟道长度及所述的第六NMOS管的沟道长度均为标准工艺下最小沟道长度的1.02~1.07倍，适度增长晶体管的沟道长度可有效地降低电路的静态功耗，从而进一步降低了电路的功耗。
所述的电源正端的工作电压值为标准电压值的0.67~0.75倍，将近阈值技术运用到本发明的电路中，使电路在低工作电压下亦能正常运行，实验表明本发明的电路适合采用近阈值技术，从而进一步降低了电路的功耗。
与现有技术相比，本发明的优点在于在不影响电路性能的情况下，电路的晶体管数量少，有效地降低了电路的功耗，且本发明的电路不仅具有异或的逻辑功能同时还具有同或的逻辑功能。
附图说明
图1为SMIC130nm工艺发布的标准单元异或门电路的示意图；
图2为SMIC130nm工艺发布的标准单元异或门电路的结构图；
图3为本发明的异或/同或门电路的示意图；
图4为本发明的异或/同或门电路的结构图；
图5为本发明的异或/同或门电路基于SMIC130nm标准工艺下在标准工作电压下晶体管的沟道长度为133nm时的仿真波形图；
图6为本发明的异或/同或门电路基于SMIC130nm标准工艺下在标准工作电压下晶体管的沟道长度为135nm时的仿真波形图；
图7为本发明的异或/同或门电路基于SMIC130nm标准工艺下在标准工作电压下晶体管的沟道长度为139nm时的仿真波形图；
图8为本发明的异或/同或门电路基于SMIC130nm标准工艺下工作电压为0.8V时的仿真波形图；
图9为本发明的异或/同或门电路基于SMIC130nm标准工艺下工作电压为0.85V时的仿真波形图；
图10为本发明的异或/同或门电路基于SMIC130nm标准工艺下工作电压为0.9V时的仿真波形图；
图11为本发明的异或/同或门电路基于SMIC130nm标准工艺与SMIC130nm工艺发布的标准单元异或门电路在不同电压下的能耗比较图；
图12为本发明的异或/同或门电路基于SMIC130nm标准工艺与SMIC130nm工艺发布的标准单元异或门电路在不同电压下的延时比较图；
图13为本发明的异或/同或门电路基于SMIC130nm标准工艺与SMIC130nm工艺发布的标准单元异或门电路在不同电压下的能量延时积比较图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例一：如图所示，一种低功耗异或/同或门电路，包括输入反相器模块1、互补传输管逻辑模块2和差分串联电压开关逻辑模块3，输入反相器模块1包括第一PMOS管P1、第一NMOS管N1、第二PMOS管P2和第二NMOS管N2，互补传输管逻辑模块2包括第三NMOS管N3、第四NMOS管N4、第五NMOS管N5和第六NMOS管N6，差分串联电压开关逻辑模块3包括第三PMOS管P3和第四PMOS管P4，第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极及第四PMOS管P4的源极均与电源正端VDD相连接，第一NMOS管N1的源极和第二NMOS管N2的源极均接地VSS，第一PMOS管P1的栅极、第一NMOS管N1的栅极、第四NMOS管N4的源极及第六NMOS管N6的源极均与第一信号输入端A相连接，第二PMOS管P2的栅极、第二NMOS管N2的栅极、第三NMOS管N3的栅极及第六NMOS管N6的栅极均与第二信号输入端B相连接，第一PMOS管P1的漏极、第一NMOS管N1的漏极、第三NMOS管N3的源极及第五NMOS管N5的源极四者相连接，第二PMOS管P2的漏极、第二NMOS管N2的漏极、第四NMOS管N4的栅极及第五NMOS管N5的栅极四者相连接，第三NMOS管N3的漏极、第四NMOS管N4的漏极、第三PMOS管P3的漏极及第四PMOS管P4的栅极均与第一信号输出端X相连接，第五NMOS管N5的漏极、第六NMOS管N6的漏极、第四PMOS管P4的漏极及第三PMOS管P3的栅极均与第二信号输出端Xb相连接，在SMIC130nm标准工艺下，第一PMOS管P1的沟道长度、第二PMOS管P2的沟道长度、第三PMOS管P3的沟道长度、第四PMOS管P4的沟道长度、第一NMOS管N1的沟道长度、第二NMOS管N2的沟道长度、第三NMOS管N3的沟道长度、第四NMOS管N4的沟道长度、第五NMOS管N5的沟道长度及第六NMOS管N6的沟道长度均为133nm。
实施例二：其他部分与实施例一相同，其不同之处在于：在SMIC130nm标准工艺下，第一PMOS管P1的沟道长度、第二PMOS管P2的沟道长度、第三PMOS管P3的沟道长度、第四PMOS管P4的沟道长度、第一NMOS管N1的沟道长度、第二NMOS管N2的沟道长度、第三NMOS管N3的沟道长度、第四NMOS管N4的沟道长度、第五NMOS管N5的沟道长度及第六NMOS管N6的沟道长度均为135nm。
实施例三：其他部分与实施例一相同，其不同之处在于：在SMIC130nm标准工艺下，第一PMOS管P1的沟道长度、第二PMOS管P2的沟道长度、第三PMOS管P3的沟道长度、第四PMOS管P4的沟道长度、第一NMOS管N1的沟道长度、第二NMOS管N2的沟道长度、第三NMOS管N3的沟道长度、第四NMOS管N4的沟道长度、第五NMOS管N5的沟道长度及第六NMOS管N6的沟道长度均为139nm。
为了比较本发明的异或/同或门电路相对于SMIC130nm工艺发布的标准单元异或门电路的性能特点，在SMIC130nm的标准工艺下，使用电路仿真工具HSPICE对两种电路结构进行了仿真比较分析，其中电路使用标准工作电压1.2V，时钟频率100MHz。
由图5~图7的仿真波形图可见，实施例一、实施例二、实施例三所述的本发明的异或/同或门电路具有正确的逻辑功能。
表1实施例一与SMIC130nm工艺发布的标准单元异或门电路的性能比较
从表1中可以得出：本发明的沟道长度为133nm，为SMIC130nm标准工艺下最小沟道长度的133/130=1.023倍，本发明电路产生的静态功耗较传统的异或门电路有所下降，晶体管数目较传统的异或门电路减少了2个，电路的总功耗降低了10.19%。
表2实施例二与SMIC130nm工艺发布的标准单元异或门电路的性能比较
从表2中可以得出：本发明的沟道长度为135nm，为SMIC130nm标准工艺下最小沟道长度的135/130=1.038倍，本发明电路产生的静态功耗较传统的异或门电路有所下降，晶体管数目较传统的异或门电路减少了2个，电路的总功耗降低了9.71%。
表3实施例三与SMIC130nm工艺发布的标准单元异或门电路的性能比较
从表3中可以得出：本发明的沟道长度为139nm，为SMIC130nm标准工艺下最小沟道长度的139/130=1.069倍，本发明电路产生的静态功耗较传统的异或门电路有所下降，晶体管数目较传统的异或门电路减少了2个，电路的总功耗降低了9.71%。
由上述的比较数据可见，在不影响电路性能的前提下，本发明的异或/同或门电路较SMIC130nm工艺发布的标准单元异或门电路具有更低的功耗。
实施例四：如图所示，一种低功耗异或/同或门电路，包括输入反相器模块1、互补传输管逻辑模块2和差分串联电压开关逻辑模块3，输入反相器模块1包括第一PMOS管P1、第一NMOS管N1、第二PMOS管P2和第二NMOS管N2，互补传输管逻辑模块2包括第三NMOS管N3、第四NMOS管N4、第五NMOS管N5和第六NMOS管N6，差分串联电压开关逻辑模块3包括第三PMOS管P3和第四PMOS管P 4，第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极及第四PMOS管P4的源极均与电源正端VDD相连接，第一NMOS管N1的源极和第二NMOS管N2的源极均接地VSS，第一PMOS管P1的栅极、第一NMOS管N1的栅极、第四NMOS管N4的源极及第六NMOS管N6的源极均与第一信号输入端A相连接，第二PMOS管P2的栅极、第二NMOS管N2的栅极、第三NMOS管N3的栅极及第六NMOS管N6的栅极均与第二信号输入端B相连接，第一PMOS管P1的漏极、第一NMOS管N1的漏极、第三NMOS管N3的源极及第五NMOS管N5的源极四者相连接，第二PMOS管P2的漏极、第二NMOS管N2的漏极、第四NMOS管N4的栅极及第五NMOS管N5的栅极四者相连接，第三NMOS管N3的漏极、第四NMOS管N4的漏极、第三PMOS管P3的漏极及第四PMOS管P4的栅极均与第一信号输出端X相连接，第五NMOS管N5的漏极、第六NMOS管N6的漏极、第四PMOS管P4的漏极及第三PMOS管P3的栅极均与第二信号输出端Xb相连接，电源正端的工作电压值为0.8V。
实施例五：其他部分与实施例四相同，其不同之处在于：电源正端的工作电压值为0.85V。
实施例六：其他部分与实施例四相同，其不同之处在于：电源正端的工作电压值为0.9V。
在数字集成电路设计中，减小电压幅值是最有效的节省能耗的方法。当阈值电压一定时，减小供给电压能使动态能耗呈平方次减小。因此，将采用接近阈值电压的低供给电压的方法叫做近阈值技术。虽然在电路性能上来说，采用近阈值电压的电路略逊色于传统CMOS电路，但完全能够满足中等性能系统的要求。由于采用近阈值电压的电路的最大工作频率fmax是随着电源电压的降低而减小的，因此电路的延迟时间Tdelay=1/fmax会随着电压的降低而增大。此外，电路的能耗也随电压的降低而减小。因此理论上，随着电源电压的降低，近阈值电路存在能耗延时积的最小值，即EDP=E*Tdelay存在极小值。若电路能工作在此电压下，既可以保证可观的工作频率，又不至于产生太大的能量消耗，可从整体上提高电路的性能。
传统的SMIC130nm工艺发布的标准单元异或门电路的标准工作电压为1.2V，将近阈值技术应用于本发明的电路中，近阈值电路的电源电压介于晶体管阈值电压和标准电压之间，实验表明，当本发明的电路的工作电压取值分别为上述实施例中所述的0.8V、0.85V和0.9V时，本发明的异或/同或门电路可以在保证电路逻辑性能完好，满足中等性能系统的要求的前提下，进一步减少电路的能耗。
由图8~图10的仿真波形图可见，实施例四、实施例五、实施例六所述的本发明的异或/同或门电路具有正确的逻辑功能。
表4异或门电路在不同工作电压下能量延时积比较（单位：yJs）
 工作电压(V)   1.2   1.1   1.0   0.9   0.8   0.7   0.6
 传统结构   2.103   2.052   1.975   1.937   1.98   2.17   2.745
 本发明   1.498   1.414   1.337   1.302   1.278   1.36   1.597
从表4中可以得出：能量延时积最优点出现在电源电压为0.8V-0.9V时，即倍数为标准工作电压的(0.8~0.9)/1.2=0.67~0.75倍时，此范围内的工作电压对本发明的电路来言为最佳。
表5传统的SMIC130nm工艺发布的标准单元异或门电路与本发明的异或/同或门电路在工作电压VDD=1.2V下各频率上的能耗比较（单位：fJ）
由表5可看出，在标准工作电压1.2V下，各工作频率下的本发明的电路能耗较传统的电路均有所降低。实验数据表明，本发明的异或/同或门电路相对于传统的SMIC130nm工艺发布的标准单元异或门电路约减少5.78-9.77%的能耗。
表6传统的SMIC130nm工艺发布的标准单元异或门电路与本发明的异或/同或门电路在工作电压VDD=0.8V下各频率上的能耗比较（单位：fJ）
表6表示采用近阈值技术后（即工作电压VDD=0.8V时）两种结构的电路在不同频率上的能耗。由表可知，采用了近阈值技术的本发明异或/同或门电路的能耗在各频率上都较传统的结构有所降低。实验数据表明电路的工作电压VDD=0.8V时，本发明异或/同或门电路相对于传统结构异或门电路约减少8.76~9.7%的能耗。
表7传统的SMIC130nm工艺发布的标准单元异或门电路与本发明的异或/同或门电路在工作电压VDD=0.85V下各频率上的能耗比较（单位：fJ）
表7表示采用近阈值技术后（即工作电压VDD=0.85V时）两种结构的电路在不同频率上的能耗。由表可知，采用了近阈值技术的本发明异或/同或门电路的能耗在各频率上都较传统的结构有所降低。实验数据表明电路的工作电压VDD=0.85V时，本发明异或/同或门电路相对于传统结构异或门电路约减少10.08-11.84%的能耗。
表8传统的SMIC130nm工艺发布的标准单元异或门电路与本发明的异或/同或门电路在工作电压VDD=0.9V下各频率上的能耗比较（单位：fJ）
表8表示采用近阈值技术（即工作电压VDD=0.9V时）两种结构的电路在不同频率上的能耗。由表可知，采用了近阈值技术的本发明异或/同或门电路的能耗在各频率上都较传统的结构有所降低。实验数据表明电路的工作电压VDD=0.9V时，本发明异或/同或门电路相对于传统结构异或门电路约减少8.9-10.76%的能耗。
由上述的比较数据可见，在不影响电路性能的前提下，采用近阈值技术的本发明异或/同或门电路可有效降低电路整体的功耗，且与传统结构的异或门电路相比，其具有更低的功耗。

Claims (3)

1.一种低功耗异或/同或门电路，其特征在于：包括输入反相器模块、互补传输管逻辑模块和差分串联电压开关逻辑模块，所述的输入反相器模块包括第一PMOS管、第一NMOS管、第二PMOS管和第二NMOS管，所述的互补传输管逻辑模块包括第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管，所述的差分串联电压开关逻辑模块包括第三PMOS管和第四PMOS管，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极及所述的第四PMOS管的源极均与电源正端相连接，所述的第一NMOS管的源极和所述的第二NMOS管的源极均接地，所述的第一PMOS管的栅极、所述的第一NMOS管的栅极、所述的第四NMOS管的源极及所述的第六NMOS管的源极均与第一信号输入端相连接，所述的第二PMOS管的栅极、所述的第二NMOS管的栅极、所述的第三NMOS管的栅极及所述的第六NMOS管的栅极均与第二信号输入端相连接，所述的第一PMOS管的漏极、所述的第一NMOS管的漏极、所述的第三NMOS管的源极及所述的第五NMOS管的源极四者相连接，所述的第二PMOS管的漏极、所述的第二NMOS管的漏极、所述的第四NMOS管的栅极及所述的第五NMOS管的栅极四者相连接，所述的第三NMOS管的漏极、所述的第四NMOS管的漏极、所述的第三PMOS管的漏极及所述的第四PMOS管的栅极均与第一信号输出端相连接，所述的第五NMOS管的漏极、所述的第六NMOS管的漏极、所述的第四PMOS管的漏极及所述的第三PMOS管的栅极均与第二信号输出端相连接。
2.根据权利要求1所述的一种低功耗异或/同或门电路，其特征在于：所述的第一PMOS管的沟道长度、所述的第二PMOS管的沟道长度、所述的第三PMOS管的沟道长度、所述的第四PMOS管的沟道长度、所述的第一NMOS管的沟道长度、所述的第二NMOS管的沟道长度、所述的第三NMOS管的沟道长度、所述的第四NMOS管的沟道长度、所述的第五NMOS管的沟道长度及所述的第六NMOS管的沟道长度均为SIMC130nm标准工艺下最小沟道长度的1.02～1.07倍。
3.根据权利要求1所述的一种低功耗异或/同或门电路，其特征在于：所述的电源正端的工作电压值为SIMC130nm标准公布的异或门电路的标准工作电压值的0.67～0.75倍。
CN201210333397.7A 2012-09-11 2012-09-11 一种低功耗异或/同或门电路 Expired - Fee Related CN102857217B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210333397.7A CN102857217B (zh) 2012-09-11 2012-09-11 一种低功耗异或/同或门电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210333397.7A CN102857217B (zh) 2012-09-11 2012-09-11 一种低功耗异或/同或门电路

Publications (2)

Publication Number Publication Date
CN102857217A CN102857217A (zh) 2013-01-02
CN102857217B true CN102857217B (zh) 2015-06-17

Family

ID=47403465

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210333397.7A Expired - Fee Related CN102857217B (zh) 2012-09-11 2012-09-11 一种低功耗异或/同或门电路

Country Status (1)

Country Link
CN (1) CN102857217B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015161447A1 (zh) * 2014-04-22 2015-10-29 华为技术有限公司 实现异或运算的电路、实现同或运算的电路以及阵列电路
CN104270145B (zh) * 2014-09-10 2017-05-03 宁波大学 一种多pdn型电流模rm逻辑电路
CN105700604B (zh) * 2014-11-28 2017-05-10 成都振芯科技股份有限公司 一种低压源耦异或逻辑电路结构
CN105720970B (zh) * 2016-01-22 2018-06-26 宁波大学 一种基于FinFET器件的异或/同或门电路
CN109327206B (zh) * 2018-09-30 2020-09-25 天津大学 功耗平坦化标准集成电路
CN109671454B (zh) * 2018-11-16 2021-05-14 华南理工大学 一种差分逻辑存储器行列选择电路和芯片
CN111313889B (zh) * 2020-02-21 2023-05-12 宁波大学 一种正反馈异或/同或门及混合逻辑加法器
CN111404541B (zh) * 2020-03-30 2023-10-24 北京中科芯蕊科技有限公司 一种低复杂度的近阈值异或单元
US11599417B2 (en) 2021-01-14 2023-03-07 Changxin Memory Technologies, Inc. Error correction system
US11990201B2 (en) 2021-01-14 2024-05-21 Changxin Memory Technologies, Inc. Storage system
CN114765053B (zh) * 2021-01-14 2024-08-09 长鑫存储技术有限公司 比较系统
CN114765056B (zh) 2021-01-14 2024-07-12 长鑫存储技术有限公司 存储系统
EP4050608B1 (en) 2021-01-14 2023-06-28 Changxin Memory Technologies, Inc. Comparator with xor and xnor logic circuits
EP4071762B1 (en) 2021-01-14 2023-07-05 Changxin Memory Technologies, Inc. Error correction system
CN118590054A (zh) * 2024-08-06 2024-09-03 中科南京智能技术研究院 一种cmos全加器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101997539A (zh) * 2010-11-22 2011-03-30 北京时代民芯科技有限公司 一种可编程逻辑电路
CN201854266U (zh) * 2010-10-15 2011-06-01 北京工业大学 用于低功耗vlsi的pn混合下拉网络多米诺异或门

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7750682B2 (en) * 2008-03-10 2010-07-06 International Business Machines Corporation CMOS back-gated keeper technique

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN201854266U (zh) * 2010-10-15 2011-06-01 北京工业大学 用于低功耗vlsi的pn混合下拉网络多米诺异或门
CN101997539A (zh) * 2010-11-22 2011-03-30 北京时代民芯科技有限公司 一种可编程逻辑电路

Also Published As

Publication number Publication date
CN102857217A (zh) 2013-01-02

Similar Documents

Publication Publication Date Title
CN102857217B (zh) 一种低功耗异或/同或门电路
CN101777907A (zh) 一种低功耗rs锁存器单元及低功耗主从型d触发器
CN100492906C (zh) 带复位和/或置位功能且基于条件预充结构的d触发器
Zhao et al. Low-power clocked-pseudo-NMOS flip-flop for level conversion in dual supply systems
CN1761153A (zh) 高速低功耗主从型d触发器
CN101079614A (zh) 低功耗低时钟摆幅d触发器
CN105720970A (zh) 一种基于 FinFET 器件的异或/同或门电路
CN102082568B (zh) 一种抗单粒子瞬态电路
CN104836570A (zh) 一种基于晶体管级的与/异或门电路
CN105720948B (zh) 一种基于FinFET器件的时钟控制触发器
CN104506183A (zh) 单电压亚阈值电平转换器
CN103957002A (zh) 一种栅压自举异或/同或电路及栅压自举一位全加器
CN107222200B (zh) 基于FinFET器件的电流模RM或非-异或单元电路
CN108768362B (zh) 一种纯增强型mos管无静态功耗的上电复位电路
CN204376867U (zh) 低功耗逻辑电路及具有该逻辑电路的或非门、与非门和反相器
CN105958975B (zh) 一种基于FinFET器件的脉冲型D触发器
CN103268133B (zh) 一种多工作电压输入输出管脚单元电路
CN102420586A (zh) 时钟门控制电路及触发器
CN104639104A (zh) 功能模块级多阈值低功耗控制装置及方法
CN102394637B (zh) 基于灵敏放大逻辑的抗差分能量攻击的三值计数器
Rahimi et al. A Novel Low Power and High Speed 9-Transistors Dynamic Full-Adder Cell Simulation and Design
CN111294040B (zh) 基于静态电路可重构组合逻辑单元
CN108494386B (zh) 一种基于FinFET的主从触发器
Yadav et al. Performance comparison of ONOFIC and LECTOR based approaches for Leakage Power Reduction
Ho et al. A 0.1–0.3 V 40–123 fJ/bit/ch on-chip data link with ISI-suppressed bootstrapped repeaters

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150617

Termination date: 20170911