CN111404541B - 一种低复杂度的近阈值异或单元 - Google Patents

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Abstract

本发明涉及一种低复杂度的近阈值异或单元，包括：同或逻辑电路和输出反相器电路，其中电路结构仅采用7个晶体管，不仅结构简单，而且在近阈值状态下具有很好的功能稳定性。

Description

一种低复杂度的近阈值异或单元
技术领域
本发明涉及芯片近阈值技术领域，特别是涉及一种低复杂度的近阈值异或单元。
背景技术
随着物联网、医疗电子、智能监测等应用领域的兴起，涌现出很多极低功耗的应用场景。近阈值技术实现芯片极低功耗的最有效技术，能够带来芯片功耗数量级的降低，在近十多年引起了广泛的关注和研究。近阈值技术虽然有效，但同时也带来了严峻的挑战，如性能下降、稳定性降低、工艺敏感等。
为提高近阈值状态下的电路稳定性，往往需要在传统结构的基础上，增加一些辅助电路。虽然提升了近阈值状态下的电路稳定性，但同时也增加了电路的复杂程度，造成面积增大的同时，也在一定程度上削弱了功耗优化的效果。
发明内容
本发明的目的是提供一种低复杂度的近阈值异或单元，结构简单，并且能够稳定工作在近阈值状态。
为实现上述目的，本发明提供了如下方案：
一种低复杂度的近阈值异或单元，包括：同或逻辑电路和输出反相器电路。
可选的，所述同或逻辑电路包括第一PMOS(MP1)、第二PMOS(MP2)、第三PMOS(MP3)、第一NMOS(MN1)和第二NMOS(MN2)；
所述第一PMOS(MP1)的源极接电源电压(VDD)，栅极接第一信号输入端(A)，漏极接第三PMOS(MP3)的源极；
所述第二PMOS(MP2)的源极接电源电压(VDD)，栅极接信号输出端(XOR)，漏极分别接所述第三PMOS(MP3)的漏极、第一NMOS(MN1)的源极和第二NMOS(MN2)的漏极；
所述第三PMOS(MP3)的源极接第一PMOS(MP1)的漏极，栅极接第二信号输入端(B)，漏极分别接所述第二PMOS(MP2)的漏极、第一NMOS(MN1)的源极和第二NMOS(MN2)的漏极；
所述第一NMOS(MN1)的源极分别接所述第二PMOS(MP2)的漏极、第三PMOS(MP3)的漏极和第二NMOS(MN2)的漏极，栅极接第二信号输入端(B)，漏极接第一信号输入端(A)；
所述第二NMOS(MN2)的源极接第二信号输入端(B)，栅极接第一信号输入端(A)，漏极分别接所述第二PMOS(MP2)的漏极、第三PMOS(MP3)的漏极和第一NMOS(MN1)的源极。
可选的，所述输出反相器电路包括第四PMOS(MP4)和第三NMOS(MN3)；
所述第四PMOS(MP4)的源极接电源电压(VDD)，漏极接第三NMOS(MN3)的漏极；栅极分别接所述第二PMOS(MP2)的漏极、第三PMOS(MP3)的漏极、第一NMOS(MN1)的源极、第二NMOS(MN2)的漏极和第三NMOS(MN3)的栅极；
所述第三NMOS(MN3)的源极接地，漏极接第四PMOS(MP4)的漏极，栅极分别接所述第二PMOS(MP2)的漏极、第三PMOS(MP3)的漏极、第一NMOS(MN1)的源极、第二NMOS(MN2)的漏极和第四PMOS(MP4)的栅极。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明公开了一种低复杂度的近阈值异或单元，采用传输管结构实现异或逻辑，对于两个输入同时为0的情况，通过一条上拉路径实现全摆幅输出，对于同时为1的情况，采用反馈PMOS管实现全摆幅输出。本发明仅采用7个晶体管，面积缩小超过50％，同时，该结构结合传输管逻辑和反馈PMOS电路，在近阈值状态下具有很好的功能稳定性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明低复杂度的近阈值异或单元逻辑电路图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种低复杂度的近阈值异或单元，简化结构，缩小面积，并且能够稳定工作在近阈值状态。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1为本发明低复杂度的近阈值异或单元逻辑电路图，如图1所示，一种低复杂度的近阈值异或单元，包括：传输管结构的同或逻辑电路和输出反相器电路。
其中，传输管结构的同或逻辑电路，包括第一PMOS(MP1)、第二PMOS(MP2)、第三PMOS(MP3)、第一NMOS(MN1)和第二NMOS(MN2)。
其连接关系如下：
第一PMOS(MP1)的源极接电源电压(VDD)，第一PMOS(MP1)的栅极接第一信号输入端(A)，第一PMOS(MP1)的漏极与第三PMOS(MP3)的源极相连；
第二PMOS(MP2)的源极接电源电压(VDD)，第二PMOS(MP2)的栅极接输出端(XOR)，第二PMOS(MP2)的漏极与第三PMOS(MP3)的漏极、第一NMOS(MN1)的源极、第二NMOS(MN2)的漏极、第四PMOS(MP4)的栅极、第三NMOS(MN3)的栅极相连；
第三PMOS(MP3)的源极与第一PMOS(MP1)的漏极相连，第三PMOS(MP3)的栅极接第二信号输入端(B)，第三PMOS(MP3)的漏极与第二PMOS(MP2)的漏极、第一NMOS(MN1)的源极、第二NMOS(MN2)的漏极、第四PMOS(MP4)的栅极、第三NMOS(MN3)的栅极相连；
第一NMOS(MN1)的漏极接第一信号输入端(A)，第一NMOS(MN1)的栅极接第二信号输入端(B)，第一NMOS(MN1)的源极与第二PMOS(MP2)的漏极、第三PMOS(MP3)的漏极、第二NMOS(MN2)的漏极、第四PMOS(MP4)的栅极、第三NMOS(MN3)的栅极相连；
第二NMOS(MN2)的源极接第二信号输入端(B)，第二NMOS(MN2)的栅极接第一信号输入端(A)，第二NMOS(MN2)的漏极与第二PMOS(MP2)的漏极、第三PMOS(MP3)的漏极、第一NMOS(MN1)的源极、第四PMOS(MP4)的栅极、第三NMOS(MN3)的栅极相连。
输出反相器电路，包括第四PMOS(MP4)和第三NMOS(MN3)。
其连接关系如下：
第四PMOS(MP4)的源极接电源电压(VDD)，第四PMOS(MP4)的栅极与第二PMOS(MP2)的漏极、第三PMOS(MP3)的漏极、第一NMOS(MN1)的源极、第二NMOS(MN2)的漏极、第三NMOS(MN3)的栅极相连，第四PMOS(MP4)的漏极与第三NMOS(MN3)的漏极相连，构成电路的输出端(XOR)；
第三NMOS(MN3)的源极接地，第三NMOS(MN3)的栅极与第二PMOS(MP2)的漏极、第三PMOS(MP3)的漏极、第一NMOS(MN1)的源极、第二NMOS(MN2)的漏极、第四PMOS(MP4)的栅极相连，第三NMOS(MN3)的漏极与第四PMOS(MP4)的漏极相连，构成电路的输出端(XOR)。
本发明还公开了如下技术效果：
本发明公开了一种低复杂度的近阈值异或单元，电路结构简单，并且在近阈值状态下具有很好的功能稳定性。
本发明结构简单，采用两个传输管结构进行巧妙搭建，对于两个输入同时为0的情况，通过一条上拉路径实现全摆幅输出，对于同时为1的情况，采用反馈PMOS管实现全摆幅输出。对于输入一个为0，一个为1时，传输管中的第一NMOS(MN1)、第二NMOS(MN2)必然有一个被打开，对xnor节点进行下拉到零。通过这种传输管结构设计，本发明仅采用7个晶体管就实现了异或功能，相比较于传统结构的15管结构，复杂度降低50％以上。
本发明在近阈值状态下，具有很好的电路稳定性。如前面描述，在两个输入同时为0时，会通过第一PMOS(MP1)、第三PMOS(MP3)形成一条稳定的上拉通路。当一个为1，一个为0时，传输管中的第一NMOS(MN1)、第二NMOS(MN2)必然有一个被打开，对xnor节点构成稳定的下拉通路。当两个输入同时为1时，会出现NMOS传输管上拉xnor节点的情况，有可能存在阈值损失。针对该问题，本发明引入了反馈PMOS管：第二PMOS(MP2)，当xnor存在阈值损失时，xnor为0，会打开上拉第二PMOS(MP2)，将xnor上拉到满摆幅。因此，该单元结构在近阈值状态下，具有极好的稳定性
本发明是一款低复杂度的近阈值异或单元，适用于低功耗设计的需要。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (2)

1.一种低复杂度的近阈值异或单元，其特征在于，包括：同或逻辑电路和输出反相器电路；
所述同或逻辑电路包括第一PMOS(MP1)、第二PMOS(MP2)、第三PMOS(MP3)、第一NMOS(MN1)和第二NMOS(MN2)；
所述第一PMOS(MP1)的源极接电源电压(VDD)，栅极接第一信号输入端(A)，漏极接第三PMOS(MP3)的源极；
所述第二PMOS(MP2)的源极接电源电压(VDD)，栅极接信号输出端(XOR)，漏极分别接所述第三PMOS(MP3)的漏极、第一NMOS(MN1)的源极和第二NMOS(MN2)的漏极；
所述第三PMOS(MP3)的源极接第一PMOS(MP1)的漏极，栅极接第二信号输入端(B)，漏极分别接所述第二PMOS(MP2)的漏极、第一NMOS(MN1)的源极和第二NMOS(MN2)的漏极；
所述第一NMOS(MN1)的源极分别接所述第二PMOS(MP2)的漏极、第三PMOS(MP3)的漏极和第二NMOS(MN2)的漏极，栅极接第二信号输入端(B)，漏极接第一信号输入端(A)；
所述第二NMOS(MN2)的源极接第二信号输入端(B)，栅极接第一信号输入端(A)，漏极分别接所述第二PMOS(MP2)的漏极、第三PMOS(MP3)的漏极和第一NMOS(MN1)的源极。
2.根据权利要求1所述的低复杂度的近阈值异或单元，其特征在于，所述输出反相器电路包括第四PMOS(MP4)和第三NMOS(MN3)；
所述第四PMOS(MP4)的源极接电源电压(VDD)，漏极接第三NMOS(MN3)的漏极；栅极分别接所述第二PMOS(MP2)的漏极、第三PMOS(MP3)的漏极、第一NMOS(MN1)的源极、第二NMOS(MN2)的漏极和第三NMOS(MN3)的栅极；
所述第三NMOS(MN3)的源极接地，漏极接第四PMOS(MP4)的漏极，栅极分别接所述第二PMOS(MP2)的漏极、第三PMOS(MP3)的漏极、第一NMOS(MN1)的源极、第二NMOS(MN2)的漏极和第四PMOS(MP4)的栅极。
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