CN102592662A - 一种存储单元及单端低摆幅位线写入电路 - Google Patents
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Abstract
本发明涉及一种存储结构及单端低摆幅位线写入电路，该电路包括：至少1个存储单元和包含第一反相器(I1)的驱动电路；所述第一反相器(I1)的输入端用于写入数据(D)；其特征在于，所述驱动电路还包括：第一PMOS晶体管(P1)、第二PMOS晶体管(P2)、第一NMOS晶体管(N1)和第二NMOS晶体管(N2)；该写入电路还包括反馈控制电路；所述存储单元包括：第三PMOS晶体管(P3)、第四PMOS晶体管(P4)、第三NMOS晶体管(N3)、第四NMOS晶体管(N4)、第五NMOS晶体管(N5)和第六NMOS晶体管(N6)。本发明无需额外的参考电压或者电源电压来辅助实现低摆幅幅技术；并通过改进的存储单元支持单端低摆幅写入。
Description
技术领域
本发明涉及用于片上存贮器的写电路，特别涉及一种存储单元及单端低摆幅位线写入电路。
背景技术
在多端口静态存储器或者寄存器堆的设计中，一般采用单端的结构来实现高密度的设计。图1为现有技术的存储单元及单端位线写入电路图，如图1所示。现有的电路包括：驱动电路103和存储单元101。D表示缓冲后或者锁存的数据，BL(bitline)表示位线，WL(word line)表示字线，I1、I5为两个反相器。一般情况下位线BL上面会连接若干存储单元，而这些存储单元的字线WL信号却分别连接着不同的字线。
当要通过位线将数据D写入某个存储单元的时候，数据D首先经过反相器I1和I5驱动位线BL。通常反相器I5有较大的驱动能力，此时有两种情况：写0或写1。当D等于0时，位线BL上的电平被I5驱动至0，当字线WL有效后，位线上的0信息经过N5被写入到存储存储单元中。此时N11被关断，存储单元不能通过N10改变状态；当D等于1时，位线BL被驱动至1，N11导通，当字线WL有效后，存储单元通过N5写入1，而通过N10放电，写入互补端0从而完成写1的操作。以上是现有的单端口位线写入技术的介绍。
当手持设备以及嵌入式系统的不断发展和日益普及的过程中，作为其中的关键部件的片上存储器的需求不断增加。如寄存器堆、随机静态存储器SRAM、内容可寻址存储器等。尤其在高性能处理器中，片内的存储器占据了大部分芯片的面积。这样为了实现整体的低功耗设计，设计和使用低功耗的存储器显的尤为重要。
以下是一些使用低摆幅技术来实现低功耗写入的例子，其中很多方案都利用其他的单元如LDO(low dropout regulator，低压差线性稳压器)产生用于实现低摆幅技术的额外电压。其次大部分方案均采用差分方式对存储单元进行读写。1998年Kenneth W.Mai等人在JSSC(JOURNAL OF SOLID-STATE CIRCUITS)上发表了一篇名为Low-Power SRAM Design Using Half-swing Pulse-mode Techniques的文章。文章中描述了通过使用half-swing pulse-mode techniques的方法使得译码以及写位线中信号的摆幅降为原来的一半的方法降低SRAM(Static Random Access Memory，静态随机存储器)功耗的方法。
2000年Jinn-Shyan Wang等人在JSSC上发表的Low-Power Embedded SRAM withthe Current-mode write Technique介绍了一种基于电流模式读写的静态存储器技术，通过电流模式读写，使得SRAM中位线的摆幅大大降低。其中，基于电流模式的写操作能够节省30％的能耗。
2004年Kouichi Kanda等人在JSSC上发表的文章90％Write Power-saving SRAMUsing Sense-amplifying Memory Cell中介绍了一种通过存储敏感放大，从而降低位线上的电压摆幅，以达到大幅降低功耗的目的。
2005年Byung-Do Yang and Lee-Sup Kim在JSSC上发表的A low-Power SRAMUsing Hierarchical Bitline and Local Sense Amplifiers中介绍了一种采用低摆幅技术以及层次化位线设计和局部敏感放大的SRAM，该低摆幅技术能够节省34％写操作带来的功耗。
2007年Hao-I Yang等作者在文章A Low-Power Low-swing Single-endedMulti-ported SRAM中引入了一种适用于低摆幅单端位线的存储单元。
2008年Harsha Choday and James E.Stine发表了Single-ended Half-swingLow-power SRAM Design的文章，文中介绍了一种基于half-swing pulse-modetechniques的单端SRAM的设计，能够整体节省70％的功耗。现有技术的缺点：位线是满摆幅，从而完成写操作所需功耗较大。而以上提到各种写入操作缺点：大部分应用于差分结构的存储单元，不适用于单端位线结构，而且大部分采用额外的电压源来实现低摆幅。
发明内容
本发明的目的在于，提供一种存储单元及单端低摆幅位线写入电路，适用于单端位线的低摆幅写入技术，利用电平检测和反馈控制实现低摆幅技术，摒弃了采用额外的电压源来实现辅助低摆幅的写入操作。
为达到上述目的，提出一种存储结构及单端低摆幅位线写入电路，包括：至少1个存储单元和包含第一反相器I1的驱动电路；所述第一反相器I1的输入端，用于写入数据D；
其特征在于，
所述驱动电路还包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1和第二NMOS晶体管N2；
所述写入电路还包括具有电压滞回效应的反馈控制电路；
所述存储单元包括：第三PMOS晶体管P3、第四PMOS晶体管P4、第三NMOS晶体管N3、第四NMOS晶体管N4、第五NMOS晶体管N5和第六NMOS晶体管N6；
所述第一PMOS晶体管P1的栅极、所述第一NMOS晶体管N1的栅极与所述第一反相器I1的输出端相连；所述第一PMOS晶体管P1的源极接电源电压；所述第一PMOS晶体管P1的漏极与所述第二PMOS晶体管P2的源极相连；
所述第二PMOS晶体管P2的栅极、所述反馈控制电路的输出端及所述第二NMOS晶体管N2的栅极相连；所述第二PMOS晶体管P2的漏极、所述反馈控制电路的输入端及所述第二NMOS晶体管N2的漏极与位线信号BL相连；
所述第一NMOS晶体管N1的漏极与所述第二NMOS晶体管N2的源极相连；所述第一NMOS晶体管N1的源极接地；
所述第三PMOS晶体管P3的栅极、所述第四PMOS晶体管P4的漏极、所述第三NMOS晶体管N3的栅极及所述第四NMOS晶体管N4的漏极相连；
所述第三PMOS晶体管P3的漏极、所述第四PMOS晶体管P4的栅极、所述第三NMOS晶体管N3的漏极及所述第四NMOS晶体管N4的栅极相连；
所述第三PMOS晶体管P3的源极与第四PMOS晶体管P4的源极相连接电源电压；
所述第三NMOS晶体管N3的源极与所述第四NMOS晶体管N4的源极相连接地；
所述第五NMOS晶体管N5的栅极接字线信号WL；所述第五NMOS晶体管N5通过其源极和漏极连接在位线信号BL和所述第三PMOS晶体管P3的漏极之间；
所述第六NMOS晶体管N6通过其源极和漏极连接在所述第三PMOS晶体管P3的栅极和所述第四PMOS晶体管P4的栅极之间；所述第六NMOS晶体管N6的栅极与控制信号EQ相连。
所述反馈控制电路包括：第二反相器I2、第五PMOS晶体管P5、第六PMOS晶体管P6、第七PMOS晶体管P7、第七NMOS晶体管N7、第八NMOS晶体管N8和第九NMOS晶体管N9；
所述第五PMOS晶体管P5的栅极、所述第六PMOS晶体管P6的栅极、所述第七NMOS晶体管N7的栅极及所述第八NMOS晶体管N8的栅极与位线信号BL相连；所述第五PMOS晶体管P5的源极接电源电压；所述第五PMOS晶体管P5的漏极、所述第六PMOS晶体管P6的源极及所述第七PMOS晶体管P7的源极相连；
所述第六PMOS晶体管P6的漏极、所述第七PMOS晶体管P7的栅极、所述第八NMOS晶体管N8的漏极、第九NMOS晶体管N9的栅极及第二反相器I2的输入端相连；
所述第二反相器I2的输出端即为所述反馈控制电路的输出端；
所述第七PMOS晶体管P7的漏极接地；
所述第七NMOS晶体管N7漏极、所述第八NMOS晶体管N8的源极及所述第九NMOS晶体管N9的源极相连；所述第七NMOS晶体管N7的源极接地；
所述第九NMOS晶体管N9的漏极接电源电压。
所述反馈控制电路还包括：第八PMOS晶体管P8和第十NMOS晶体管N10；
所述第八PMOS晶体管P8的源极与所述第七PMOS晶体管P7的栅极相连；所述第八PMOS晶体管P8的栅极接地；所述第八PMOS晶体管P8的漏极与所述第二反相器I2的输入端相连；
所述第十NMOS晶体管N10的漏极与所述第二反相器I2的输入端相连；所述第十NMOS晶体管N10的栅极接电源电压；所述第十NMOS晶体管N10的源极与所述第九NMOS晶体管N9的栅极相连。
所述存储单元还包括：第三反相器I3和第十一NMOS晶体管N11；
所述第十一NMOS晶体管N11的漏极、所述第三NMOS晶体管N3的源极及所述第四NMOS晶体管N4的源极相连；所述第十一NMOS晶体管N11的源极接地；所述第十一NMOS晶体管N11的栅极与所述第三反相器I3的输出端相连；所述第三反相器I3的输入端接字线信号WL。
所述写入电路还包括：第一传输门T1和第二传输门T2；
所述第一传输门T1的输入端与要写入的数据D相连；所述第二传输门T2的输入端与位线信号BL相连；所述第一传输门T1的输出端、所述第二传输门T2的输出端、所述第五PMOS晶体管P5的栅极、所述第六PMOS晶体管P6的栅极、所述第七NMOS晶体管N7的栅极及所述第八NMOS晶体管N8的栅极相连；所述第一传输门T1和第二传输门T2分别受控于第一传输门T1和第二传输门T2控制端的输入信号，在同一时间只有一个传输门导通。
所述第一传输门T1和第二传输门T2是COMS结构的传输门。
所述写入电路还包括：第一传输门T1和第二传输门T2；
所述第一传输门T1的输入端与要写入的数据D相连；所述第二传输门T2的输入端与位线信号BL相连；所述第一传输门T1的输出端、所述第二传输门T2的输出端、所述第五PMOS晶体管P5的栅极、所述第六PMOS晶体管P6的栅极、所述第七NMOS晶体管N7的栅极及所述第八NMOS晶体管N8的栅极相连；所述第一传输门T1和第二传输门T2分别受控于第一传输门T1和第二传输门T2控制端的输入信号，在同一时间只有一个传输门导通。
所述第一传输门T1和第二传输门T2是COMS结构的传输门。
为实现上述目的，提出另一种存储结构及单端低摆幅位线写入电路，包括：至少1个存储单元和包含第一反相器I1的驱动电路；所述第一反相器I1的输入端，用于写入数据D；
其特征在于，
所述驱动电路还包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1和第二NMOS晶体管N2；
所述写入电路还包括具有电压滞回效应的反馈控制电路；
所述存储单元包括：第三PMOS晶体管P3、第四PMOS晶体管P4、第九PMOS晶体管P9、第三NMOS晶体管N3、第四NMOS晶体管N4和第五NMOS晶体管N5；
所述第一PMOS晶体管P1的栅极、所述第一NMOS晶体管N1的栅极与所述第一反相器I1的输出端相连；所述第一PMOS晶体管P1的源极接电源电压；所述第一PMOS晶体管P1的漏极与所述第二PMOS晶体管P2的源极相连；
所述第二PMOS晶体管P2的栅极、所述反馈控制电路的输出端及所述第二NMOS晶体管N2的栅极相连；所述第二PMOS晶体管P2的漏极、所述反馈控制电路的输入端及所述第二NMOS晶体管N2的漏极与位线信号BL相连；
所述第一NMOS晶体管N1的漏极与所述第二NMOS晶体管N2的源极相连；所述第一NMOS晶体管N1的源极接地；
所述第三PMOS晶体管P3的栅极与所述第三NMOS晶体管N3的栅极相连；所述第三PMOS晶体管P3的源极与所述第四PMOS晶体管P4的源极相连接电源电压；所述第三PMOS晶体管P3的漏极、所述第三NMOS晶体管N3的漏极、所述第四PMOS晶体管P4的栅极及所述第四NMOS晶体管N4的栅极相连；
所述第四PMOS晶体管P4的漏极与所述第四NMOS晶体管N4的漏极相连；
所述第三NMOS晶体管N3的源极与所述第四NMOS晶体管N4的源极相连接地；
所述第九PMOS晶体管P9的栅极接字线信号WL；所述第九PMOS晶体管P9通过其源极和漏极连接在所述第三NMOS晶体管N3的栅极和所述第四NMOS晶体管N4的漏极之间；
所述第五NMOS晶体管N5的栅极接字线信号WL；所述第五NMOS晶体管N5通过其源极和漏极连接在第三NMOS晶体管N3的栅极与位线信号BL之间。
所述反馈控制电路包括：第二反相器I2、第五PMOS晶体管P5、第六PMOS晶体管P6、第七PMOS晶体管P7、第七NMOS晶体管N7、第八NMOS晶体管N8和第九NMOS晶体管N9；
所述第五PMOS晶体管P5的栅极、所述第六PMOS晶体管P6的栅极、所述第七NMOS晶体管N7的栅极及所述第八NMOS晶体管N8的栅极与位线信号BL相连；所述第五PMOS晶体管P5的源极接电源电压；所述第五PMOS晶体管P5的漏极、所述第六PMOS晶体管P6的源极及所述第七PMOS晶体管P7的源极相连；
所述第六PMOS晶体管P6的漏极、所述第七PMOS晶体管P7的栅极、所述第八NMOS晶体管N8的漏极、第九NMOS晶体管N9的栅极及第二反相器I2的输入端相连；
所述第二反相器I2的输出端即为所述反馈控制电路的输出端；
所述第七PMOS晶体管P7的漏极接地；
所述第七NMOS晶体管N7漏极、所述第八NMOS晶体管N8的源极及所述第九NMOS晶体管N9的源极相连；所述第七NMOS晶体管N7的源极接地；
所述第九NMOS晶体管N9的漏极接电源电压。
所述反馈控制电路还包括：第八PMOS晶体管P8和第十NMOS晶体管N10；
所述第八PMOS晶体管P8的源极与所述第七PMOS晶体管P7的栅极相连；所述第八PMOS晶体管P8的栅极接地；所述第八PMOS晶体管P8的漏极与所述第二反相器I2的输入端相连；
所述第十NMOS晶体管N10的漏极与所述第二反相器I2的输入端相连；所述第十NMOS晶体管N10的栅极接电源电压；所述第十NMOS晶体管N10的源极与所述第九NMOS晶体管N9的栅极相连。
所述写入电路还包括：第一传输门T1和第二传输门T2；
所述第一传输门T1的输入端与要写入的数据D相连；所述第二传输门T2的输入端与位线信号BL相连；所述传输门T1的输出端、所述传输门T2的输出端、所述第五PMOS晶体管P5的栅极、所述第六PMOS晶体管P6的栅极、所述第七NMOS晶体管N7的栅极及所述第八NMOS晶体管N8的栅极相连；所述第一传输门T1和第二传输门T2分别受控于第一传输门T1和第二传输门T2控制端的输入信号，在同一时间只有一个传输门导通。
所述第一传输门T1和第二传输门T2是COMS结构的传输门。
本发明的优点在于，无需额外的参考电压或者电源电压来辅助实现幅技术；并通过改进存储单元支持单端低摆幅写入；另外，改进后的施密特触发器进一步降低了位线的摆幅；改进后的施密特触发器功耗更低。
附图说明
图1为现有技术的存储单元及单端位线写入电路图；
图2为本发明的一种存储单元及单端低摆幅位线写入电路图；
图3为本发明的施密特触发器的电路图；
图4为本发明的再一种存储单元及单端低摆幅位线写入电路图；
图5为本发明的另一种存储单元及单端低摆幅位线写入电路图；
图6为本发明的消除反馈控制电路中施密特触发器静态功耗的存储单元及单端低摆幅位线写入电路图。
具体实施方式
下面结合附图和实施例对本发明进行进一步说明。
图2为本发明的一种存储单元及单端低摆幅位线写入电路图。如图2所示，I1和I2为反相器，P1、P2、P3、P4、P5、P6、P7为PMOS晶体管，N1、N2、N3、N4、N5、N6、N7、N8、N9为NMOS晶体管。
P1的栅极、N1的栅极与I1的输出端相连；P1的源极接电源电压；P1的漏极与P2的源极相连；P2的栅极、I2的输出端及N2的栅极相连；P2的漏极、P5的栅极、P6的栅极、N7的栅极、N8的栅极及N2的漏极与位线信号BL相连；N1的漏极与N2的源极相连；N1的源极接地；P3的栅极、P4的漏极、N3的栅极及N4的漏极相连；P3的漏极、P4的栅极、N3的漏极及N4的栅极相连；P3的源极与P4的源极相连接电源电压；N3的源极与N4的源极相连并接地；N5的栅极接字线信号WL；N5通过其源极和漏极连接在位线信号BL和P3的漏极之间；N6通过其源极和漏极连接在P3的栅极和P4的栅极之间；N6的栅极与控制信号EQ相连。P5的源极接电源电压；P5的漏极、P6的源极及P7的源极相连；P6的漏极、P7的栅极、N8的漏极、N9的栅极及I2的输入端相连；P7的漏极接地；N7漏极、N8的源极及N9的源极相连；N7的源极接地；N9的漏极接电源电压。其中，I1、P1、P2、N1和N2组成驱动电路203，I2、P5、P6、P7、N7、N8和N9组成反馈控制电路202，在反馈控制电路202中，P5、P6、P7、N7、N8和N9组成施密特触发器204，P3、P4、N3、N4、N5和N6组成存储单元201。
图2中的驱动电路203需要较大尺寸的晶体管来驱动具有较大负载电容的位线。其中，P1和N1为提供较大电流的驱动晶体管，P2和N2为控制晶体管，以实现驱动电路203的开启和闭合。
通过反馈控制电路202检测写位线电平的变化，从而开启和闭合驱动电路203来实现写位线的低摆幅控制。反馈控制电路202中的施密特触发器204是一种具有电压滞回效应的触发器。施密特触发器有两个稳定状态，但与一般触发器不同的是，施密特触发器204采用电位触发方式，其状态由输入信号电位维持。对于负向递减和正向递增两种不同变化方向的输入信号，施密特触发器204有不同的阀值电压。门电路有一个阈值电压，当输入电压从低电平上升到阈值电压或从高电平下降到阈值电压时电路的状态将发生变化。施密特触发器204是一种特殊的门电路，与普通的门电路不同，施密特触发器204有两个阈值电压，分别称为正向阈值电压和负向阈值电压。在输入信号从低电平上升到高电平的过程中使电路状态发生变化的输入电压称为正向阈值电压；在输入信号从高电平下降到低电平的过程中使电路状态发生变化的输入电压称为负向阈值电压。正向阈值电压与负向阈值电压之差称为回差电压。
图2中的存储单元201通过增加晶体管N6辅助完成单端口的写入操作。该电路的工作原理如下：当数据D为1时，D通过反相器I1变为0，此时晶体管P1导通，晶体管N1关断，此时驱动电路准备要向位线进行充电操作。倘若此时位线为低电平，则施密特触发器输出为高电平，通过反相器I2后输出为低电平，则晶体管P2导通，N2关断，驱动电路开始对位线进行充电。当位线的电平高于施密特触发器的正向阈值电压Vth1后，施密特触发器翻转，此时经过I2后输出为高电平，关断P2，结束P1对位线的充电操作。倘若位线已经为高电平，则P2就不会导通，从而位线不会被充电；当数据D为0时，D通过反相器I1输出变为1，此时晶体管P1关断，晶体管N1导通，此时驱动电路准备要对位线进行放电操作。倘若此时位线为高电平，则施密特触发器输出为低电平，经过反相器I2后输出为高电平，则晶体管N2导通，N1关断，驱动电路开始对位线进行放电操作。当位线电平低于施密特触发器的负向阈值电压Vth2后，施密特触发器翻转，此时经过I2后输出为低电平，关断N2，结束N1对位线的放电操作。倘若位线已经为低电平，则N2不会导通，从而位线不会被放电，由此可见位线的摆幅将会被限制在正向阈值电压Vth1和负向阈值电压Vth2之间。实际应用中由于电路的延迟作用，摆幅会稍大于±(Vth1-Vth2)。以上的电路原理描述仅限于低摆幅单端位线写入技术中低摆幅的实现。另外，可以利用其他具有电压滞回效应的电路结构替换反馈控制电路中的施密特触发器来控制位线的摆幅。对于写入操作的部分，由于摆幅的限制，使得图1中传统结构的存储单元不能正常完成写操作。因此，如图2所示，采用了一种适用于低摆幅单端位线的存储单元201来完成对低摆幅写入技术的支持，存储单元201中，增加的NMOS晶体管N6的栅极输入初始化信号EQ，当EQ有效时，由P3、N3、P4和N4组成的数据存储单元内容在字线信号WL有效前被破坏，使得存储单元两端的电平相等。之后当字线信号WL有效时，N6被关断，则此时位线上的数据将通过晶体管N5写入存储单元。
图3为本发明的施密特触发器的电路图。如图3所示，基于图2中的施密特触发器204，施密特触发器304增加晶体管N10，使得本来由施密特触发器204的输出端直接控制N9的栅极变为经过由施密特触发器304中的NMOS管N10控制晶体管N9，使得N9栅级电压由电源电压VDD变为VDD-Vthn。其中，Vthn这里是NMOS晶体管N10的阈值电压。从而降低了由N9带来的功耗，降低了整体施密特触发器的功耗。增加晶体管P8，使得本来由施密特触发器204的输出端直接控制P7的栅极变为经过由施密特触发器304中的PMOS管P8控制晶体管P7，使得P7栅级电压由接地电压GND变为|Vthp|。其中，Vthp这里是PMOS晶体管P8的阈值电压，从而降低了由晶体管P7带来的功耗，降低了整体施密特触发器的功耗。通过对施密特触发器的改进虽然使得其功耗降低，但当输入信号保持低摆幅电压的时候，施密特触发器固有的静态功耗不能被消除。
图4为本发明的再一种存储单元及单端低摆幅位线写入电路图。如图4所示，与图2中的存储单元201相比，图4中的存储单元401增加了反相器I3和NMOS晶体管N11。由于在EQ信号有效的时候，存储单元处于不稳定状态，导致存储单元的功耗消耗较大，为此通过增加晶体管N11和反相器I3，在EQ信号有效的时候，关断晶体管N11，使得存储单元与地的连接被关断，从而没有静态电流的消耗，降低了整体写入的功耗。
图5为本发明的另一种存储单元及单端低摆幅位线写入电路图。如图5所示，与图2和图4相比，图5为采用一种新的存储单元501，不同于图2和图4中的存储单元401使用均衡器N6来破坏交叉耦合的反相器的存储单元中的数据，图5中的存储单元501利用PMOS晶体管P9在字线有效的时候将交叉耦合反相器断开，使得数据单向写入，降低了存储单元对位线的影响，使得存储单元只能受位线的变化而变化。而且该写入方案要求字线WL的脉冲时间较短，从而在PMOS晶体管P3和NMOS晶体管N3组成的反相器接收到位线变化后立即连接PMOS晶体管P9，形成反馈环，加速写入速度。
图6为本发明的消除反馈控制电路中施密特触发器静态功耗的存储单元及单端低摆幅位线写入电路图。如图6所示，图6中的反馈控制电路602在图5的反馈控制电路202的基础上增加了传输门T1和传输门T2，传输门T1和传输门T2分别受控于传输门控制端的输入信号，使得在同一时间只有一个传输门导通。实现电路工作原理如下：当时钟信号WCLK到来时，数据D准备完毕，此时WCLK开启传输门T2，将位线上电压输入到施密特触发器204，此时施密特触发器204开始检测位线上电平的变化，从而实现低摆幅的操作。当数据顺利写入存储单元后，写时钟WCLK无效后，传输门T2关闭，而传输门T1打开，此时将数据D直接输入到施密特触发器204，使得施密特触发器的输入变为全摆幅，即0到VDD。由此以来便消除了施密特触发器在WCLK无效后的静态功耗。同样，图6电路中增加了传输门T1和传输门T2后的反馈控制电路602同样适用于图2和图3，以代替图2和图3中的反馈控制电路202。
需要说明的是，本发明的施密特触发器304同样可以应用于图4、图5和图6所示的存储单元及其单端低摆幅位线写入电路，以代替其中的施密特触发器204。
最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (13)
1.一种存储结构及单端低摆幅位线写入电路，包括：至少1个存储单元和包含第一反相器(I1)的驱动电路；所述第一反相器(I1)的输入端，连接写入数据信号(D)；
其特征在于，
所述驱动电路还包括：第一PMOS晶体管(P1)、第二PMOS晶体管(P2)、第一NMOS晶体管(N1)和第二NMOS晶体管(N2)；
所述写入电路还包括具有电压滞回效应的反馈控制电路；
所述存储单元包括：第三PMOS晶体管(P3)、第四PMOS晶体管(P4)、第三NMOS晶体管(N3)、第四NMOS晶体管(N4)、第五NMOS晶体管(N5)和第六NMOS晶体管(N6)；
所述第一PMOS晶体管(P1)的栅极、所述第一NMOS晶体管(N1)的栅极与所述第一反相器(I1)的输出端相连；所述第一PMOS晶体管(P1)的源极接电源电压；所述第一PMOS晶体管(P1)的漏极与所述第二PMOS晶体管(P2)的源极相连；
所述第二PMOS晶体管(P2)的栅极、所述反馈控制电路的输出端及所述第二NMOS晶体管(N2)的栅极相连；所述第二PMOS晶体管(P2)的漏极、所述反馈控制电路的输入端及所述第二NMOS晶体管(N2)的漏极与位线信号(BL)相连；
所述第一NMOS晶体管(N1)的漏极与所述第二NMOS晶体管(N2)的源极相连；所述第一NMOS晶体管(N1)的源极接地；
所述第三PMOS晶体管(P3)的栅极、所述第四PMOS晶体管(P4)的漏极、所述第三NMOS晶体管(N3)的栅极及所述第四NMOS晶体管(N4)的漏极相连；
所述第三PMOS晶体管(P3)的漏极、所述第四PMOS晶体管(P4)的栅极、所述第三NMOS晶体管(N3)的漏极及所述第四NMOS晶体管(N4)的栅极相连；
所述第三PMOS晶体管(P3)的源极与第四PMOS晶体管(P4)的源极相连接并连接电源电压；
所述第三NMOS晶体管(N3)的源极与所述第四NMOS晶体管(N4)的源极相连接并接地；
所述第五NMOS晶体管(N5)的栅极接字线信号(WL)；所述第五NMOS晶体管(N5)通过其源极和漏极连接在位线信号(BL)和所述第三PMOS晶体管(P3)的漏极之间；
所述第六NMOS晶体管(N6)通过其源极和漏极连接在所述第三PMOS晶体管(P3)的栅极和所述第四PMOS晶体管(P4)的栅极之间；所述第六NMOS晶体管(N6)的栅极与控制信号(EQ)相连。
2.根据权利要求1所述的存储结构及单端低摆幅位线写入电路，其特征在于，所述反馈控制电路包括：第二反相器(I2)、第五PMOS晶体管(P5)、第六PMOS晶体管(P6)、第七PMOS晶体管(P7)、第七NMOS晶体管(N7)、第八NMOS晶体管(N8)和第九NMOS晶体管(N9)；
所述第五PMOS晶体管(P5)的栅极、所述第六PMOS晶体管(P6)的栅极、所述第七NMOS晶体管(N7)的栅极及所述第八NMOS晶体管(N8)的栅极与位线信号(BL)相连；所述第五PMOS晶体管(P5)的源极接电源电压；所述第五PMOS晶体管(P5)的漏极、所述第六PMOS晶体管(P6)的源极及所述第七PMOS晶体管(P7)的源极相连；
所述第六PMOS晶体管(P6)的漏极、所述第七PMOS晶体管(P7)的栅极、所述第八NMOS晶体管(N8)的漏极、第九NMOS晶体管(N9)的栅极与第二反相器(I2)的输入端相连；
所述第二反相器(I2)的输出端即为所述反馈控制电路的输出端；
所述第七PMOS晶体管(P7)的漏极接地；
所述第七NMOS晶体管(N7)漏极、所述第八NMOS晶体管(N8)的源极及所述第九NMOS晶体管(N9)的源极相连；所述第七NMOS晶体管(N7)的源极接地；
所述第九NMOS晶体管(N9)的漏极接电源电压。
3.根据权利要求2所述的存储结构及单端低摆幅位线写入电路，其特征在于，所述反馈控制电路还包括：第八PMOS晶体管(P8)和第十NMOS晶体管(N10)；
所述第八PMOS晶体管(P8)的源极与所述第七PMOS晶体管(P7)的栅极相连；所述第八PMOS晶体管(P8)的栅极接地；所述第八PMOS晶体管(P8)的漏极与所述第二反相器(I2)的输入端相连；
所述第十NMOS晶体管(N10)的漏极与所述第二反相器(I2)的输入端相连；所述第十NMOS晶体管(N10)的栅极接电源电压；所述第十NMOS晶体管(N10)的源极与所述第九NMOS晶体管(N9)的栅极相连。
4.根据权利要求1～3中任一项所述的存储结构及单端低摆幅位线写入电路，其特征在于，所述存储单元还包括：第三反相器(I3)和第十一NMOS晶体管(N11)；
所述第十一NMOS晶体管(N11)的漏极、所述第三NMOS晶体管(N3)的源极及所述第四NMOS晶体管(N4)的源极相连；所述第十一NMOS晶体管(N11)的源极接地；所述第十一NMOS晶体管(N11)的栅极与所述第三反相器(I3)的输出端相连；所述第三反相器(I3)的输入端连接字线信号(WL)。
5.根据权利要求4所述的存储结构及单端低摆幅位线写入电路，其特征在于，还包括：第一传输门(T1)和第二传输门(T2)；
所述第一传输门(T1)的输入端与写入数据信号(D)相连；所述第二传输门(T2)的输入端与位线信号(BL)相连；所述第一传输门(T1)的输出端、所述第二传输门(T2)的输出端、所述第五PMOS晶体管(P5)的栅极、所述第六PMOS晶体管(P6)的栅极、所述第七NMOS晶体管(N7)的栅极及所述第八NMOS晶体管(N8)的栅极相连；所述第一传输门(T1)和第二传输门(T2)分别受控于第一传输门(T1)和第二传输门(T2)控制端的输入信号，在同一时间只有一个传输门导通。
6.根据权利要求5所述的存储结构及单端低摆幅位线写入电路，其特征在于，所述第一传输门(T1)和第二传输门(T2)是COMS结构的传输门。
7.根据权利要求1～3中任一项所述的存储结构及单端低摆幅位线写入电路，其特征在于，还包括：第一传输门(T1)和第二传输门(T2)；
所述第一传输门(T1)的输入端与写入数据信号(D)相连；所述第二传输门(T2)的输入端与位线信号(BL)相连；所述第一传输门(T1)的输出端、所述第二传输门(T2)的输出端、所述第五PMOS晶体管(P5)的栅极、所述第六PMOS晶体管(P6)的栅极、所述第七NMOS晶体管(N7)的栅极及所述第八NMOS晶体管(N8)的栅极相连；所述第一传输门(T1)和第二传输门(T2)分别受控于第一传输门(T1)和第二传输门(T2)控制端的输入信号，在同一时间只有一个传输门导通。
8.根据权利要求7所述的存储结构及单端低摆幅位线写入电路，其特征在于，所述第一传输门(T1)和第二传输门(T2)是COMS结构的传输门。
9.一种存储结构及单端低摆幅位线写入电路，包括：至少1个存储单元和包含第一反相器(I1)的驱动电路；所述第一反相器(I1)的输入端，连接写入数据信号(D)；
其特征在于，
所述驱动电路还包括：第一PMOS晶体管(P1)、第二PMOS晶体管(P2)、第一NMOS晶体管(N1)和第二NMOS晶体管(N2)；
所述写入电路还包括具有电压滞回效应的反馈控制电路；
所述存储单元包括：第三PMOS晶体管(P3)、第四PMOS晶体管(P4)、第九PMOS晶体管(P9)、第三NMOS晶体管(N3)、第四NMOS晶体管(N4)和第五NMOS晶体管(N5)；
所述第一PMOS晶体管(P1)的栅极、所述第一NMOS晶体管(N1)的栅极与所述第一反相器(I1)的输出端相连；所述第一PMOS晶体管(P1)的源极接电源电压；所述第一PMOS晶体管(P1)的漏极与所述第二PMOS晶体管(P2)的源极相连；
所述第二PMOS晶体管(P2)的栅极、所述反馈控制电路的输出端及所述第二NMOS晶体管(N2)的栅极相连；所述第二PMOS晶体管(P2)的漏极、所述反馈控制电路的输入端及所述第二NMOS晶体管(N2)的漏极与位线信号(BL)相连；
所述第一NMOS晶体管(N1)的漏极与所述第二NMOS晶体管(N2)的源极相连；所述第一NMOS晶体管(N1)的源极接地；
所述第三PMOS晶体管(P3)的栅极与所述第三NMOS晶体管(N3)的栅极相连；所述第三PMOS晶体管(P3)的源极与所述第四PMOS晶体管(P4)的源极相连并接电源电压；所述第三PMOS晶体管(P3)的漏极、所述第三NMOS晶体管(N3)的漏极、所述第四PMOS晶体管(P4)的栅极及所述第四NMOS晶体管(N4)的栅极相连；
所述第四PMOS晶体管(P4)的漏极与所述第四NMOS晶体管(N4)的漏极相连；
所述第三NMOS晶体管(N3)的源极与所述第四NMOS晶体管(N4)的源极相连并接地；
所述第九PMOS晶体管(P9)的栅极接字线信号(WL)；所述第九PMOS晶体管(P9)通过其源极和漏极连接在所述第三NMOS晶体管(N3)的栅极和所述第四NMOS晶体管(N4)的漏极之间；
所述第五NMOS晶体管(N5)的栅极接字线信号(WL)；所述第五NMOS晶体管(N5)通过其源极和漏极连接在第三NMOS晶体管(N3)的栅极与位线信号(BL)之间。
10.根据权利要求9所述的存储结构及单端低摆幅位线写入电路，其特征在于，所述反馈控制电路包括：第二反相器(I2)、第五PMOS晶体管(P5)、第六PMOS晶体管(P6)、第七PMOS晶体管(P7)、第七NMOS晶体管(N7)、第八NMOS晶体管(N8)和第九NMOS晶体管(N9)；
所述第五PMOS晶体管(P5)的栅极、所述第六PMOS晶体管(P6)的栅极、所述第七NMOS晶体管(N7)的栅极及所述第八NMOS晶体管(N8)的栅极与位线信号(BL)相连；所述第五PMOS晶体管(P5)的源极接电源电压；所述第五PMOS晶体管(P5)的漏极、所述第六PMOS晶体管(P6)的源极及所述第七PMOS晶体管(P7)的源极相连；
所述第六PMOS晶体管(P6)的漏极、所述第七PMOS晶体管(P7)的栅极、所述第八NMOS晶体管(N8)的漏极、第九NMOS晶体管(N9)的栅极与第二反相器(I2)的输入端相连；
所述第二反相器(I2)的输出端即为所述反馈控制电路的输出端；
所述第七PMOS晶体管(P7)的漏极接地；
所述第七NMOS晶体管(N7)漏极、所述第八NMOS晶体管(N8)的源极及所述第九NMOS晶体管(N9)的源极相连；所述第七NMOS晶体管(N7)的源极接地；
所述第九NMOS晶体管(N9)的漏极接电源电压。
11.根据权利要求10所述的存储结构及单端低摆幅位线写入电路，其特征在于，所述反馈控制电路还包括：第八PMOS晶体管(P8)和第十NMOS晶体管(N10)；
所述第八PMOS晶体管(P8)的源极与所述第七PMOS晶体管(P7)的栅极相连；所述第八PMOS晶体管(P8)的栅极接地；所述第八PMOS晶体管(P8)的漏极与所述第二反相器(I2)的输入端相连；
所述第十NMOS晶体管(N10)的漏极与所述第二反相器(I2)的输入端相连；所述第十NMOS晶体管(N10)的栅极接电源电压；所述第十NMOS晶体管(N10)的源极与所述第九NMOS晶体管(N9)的栅极相连。
12.根据权利要求9～11中任一项所述的存储结构及单端低摆幅位线写入电路，其特征在于，还包括：第一传输门(T1)和第二传输门(T2)；
所述第一传输门(T1)的输入端与要写入的数据(D)相连；所述第二传输门(T2)的输入端与位线信号(BL)相连；所述第一传输门(T1)的输出端、所述第二传输门(T2)的输出端、所述第五PMOS晶体管(P5)的栅极、所述第六PMOS晶体管(P6)的栅极、所述第七NMOS晶体管(N7)的栅极及所述第八NMOS晶体管(N8)的栅极相连；所述第一传输门(T1)和第二传输门(T2)分别受控于第一传输门(T1)和第二传输门(T2)控制端的输入信号，在同一时间只有一个传输门导通。
13.根据权利要求12所述的存储结构及单端低摆幅位线写入电路，其特征在于，所述第一传输门(T1)和第二传输门(T2)是COMS结构的传输门。
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