JP2015167058A - 半導体記憶装置 - Google Patents

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Abstract

【課題】半導体記憶装置において、リーク電流を低減しつつ動作モード切り替え時のビット線プリチャージの電流を抑制すること。【解決手段】Ｉ／Ｏ回路２は、ビット線ＢＴ及びＢＢと接続される。動作モード制御回路３は、Ｉ／Ｏ回路２の動作モードを切り替える。Ｉ／Ｏ回路２では、ライトカラムスイッチ２５がビット線ＢＴ及びＢＢとライトドライバ２１との間に挿入される。リードカラムスイッチ２６がビット線ＢＴ及びＢＢとセンスアンプ２２との間に挿入される。プリチャージ回路は、ビット線ＢＴ及びＢＢをプリチャージする。カラムＩ／Ｏ制御回路２７は、レジュームスタンバイモードではライトカラムスイッチ２５、リードカラムスイッチ２６及び２つのプリチャージ回路をオフにする。レジュームスタンバイモードから通常動作モードへ復帰する場合には、レジュームスタンバイ復帰用プリチャージ回路２４にビット線ＢＴ及びＢＢをプリチャージさせる。【選択図】図２

Description

本発明は半導体記憶装置に関する。
半導体記憶装置の１つであるＳＲＡＭ（Static Random Access Memory）では、リーク電流の低減について、様々な提案がされている。
例えば、ＳＲＡＭのレジュームスタンバイ時に、メモリセルのソース電位をＶＳＳレベルより浮かせて、リーク電流を低減する技術が提案されている（特許文献１）。この技術では、メモリセルのソース電位には０．４Ｖが印加されている。一方、ビット線には、電源電位として１．０Ｖが印加されている。
他にも、メモリセル内部ノードがＬＯＷレベルに固定されるなどのハード不良起因で過大なリーク電流が流れることを防止するため、レジュームスタンバイ時にビット線をフローティング状態にする技術が示されている（特許文献２）。
レジュームスタンバイ回路のレジュームスタンバイモードでは、メモリセルのＮＭＯＳのソース電位をＶＳＳレベルから浮かせることでチャネルリークを減らし、モジュール全体のリーク電流を低減している。その際ビット線にはＶＤＤレベルもしくはＶＤＤからＮＭＯＳのＶｔｈ落ちの電圧が印加されてきた。一方、最近の微細化プロセスでは、ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）によりビット線からアクセストランジスタの基板へ抜けるリーク電流が大きく、特に室温では通常のレジュームスタンバイ回路ではリーク電流をそれほど削減することができなかった。
特開２００４−２０６７４５号公報 特開２０１０−１９８７２９号公報
ところが、発明者は、上述の技術には以下に示す問題点が有ることを見出した。最近の微細化プロセスではＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）によりビット線からアクセストランジスタの基板へ抜けるリーク電流が無視できない。特に室温ではチャネルリーク成分に比べて、ＧＩＤＬ成分が支配的である。そのため特許文献１で示されるメモリセルのソース電位をＶＳＳレベルより浮かせるレジュームスタンバイ回路では、室温時にはリーク電流を効果的に削減することができない。また、特許文献２で示されるように、レジュームスタンバイ時にビット線をフローティングにすれば、ハード不良起因だけでなくＧＩＤＬによるビット線からのリーク電流を低減することができる。ただし、特許文献２ではメモリセルのソース電位はＶＳＳレベルであり、高温時にリーク電流を効果的に削減することができない。さらに、ビット線をフローティングにすることの問題点として、レジューム復帰時のピーク電流の増大がある。ビット線をフローティングにすると、場合により、リーク電流等によりビット線電位がＶＳＳレベルまで下がってしまう。レジュームスタンバイモードから通常動作モードに復帰する際には、プリチャージトランジスタによってＶＳＳレベルからＶＤＤレベルにビット線が充電される。通常動作時であれば充電されるビット線の本数は、ＭＵＸ（Ｙアドレスのマルチプレクサ）ごとに一ビット線対、かつＴｒｕｅ／Ｂａｒのどちらか一方なので、一度に充電されるビット線の本数は、全ビット線本数／ＭＵＸ／２に限られる。一方、レジュームスタンバイモードから通常動作モードへ復帰する際には、全ビット線が同時に充電される可能性がある。プリチャージトランジスタは、通常動作時に１サイクルでビット線をＶＤＤレベルまで充電する必要があるため、十分大きなサイズで設計されている。そのため、プリチャージトランジスタで全ビット線を同時に充電すると極めて大きなピーク電流が流れ、瞬間的な電圧低下が起こるおそれが有る。図１１は、半導体記憶装置のプリチャージ時の電圧降下を模式的に示す図である。電圧が降下すると、例えば周辺の他のアナログ回路やロジック回路などが誤動作を起こす恐れがある。また、エレクトロマイグレーション等の信頼性不良を引き起こす恐れもある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態にかかる半導体記憶装置は、ＳＲＡＭ型のメモリセルと、ビット線と接続されるＩ／Ｏ回路と、前記Ｉ／Ｏ回路の動作モードを切り替える動作モード制御回路と、を備え、前記Ｉ／Ｏ回路は、ライトドライバと、センスアンプと、前記ビット線と前記ライトドライバとの間に挿入される第１のスイッチと、前記ビット線と前記センスアンプとの間に挿入される第２のスイッチと、前記ビット線をプリチャージするプリチャージ回路と、前記第１及び第２のスイッチと前記プリチャージ回路を制御する制御回路と、を備え、前記制御回路は、レジュームスタンバイモードでは、前記第１及び第２のスイッチと前記プリチャージ回路をオフにし、レジュームスタンバイモードから通常動作モードへ復帰する場合には、前記プリチャージ回路に、通常動作モード時と比べて小さな駆動力で前記ビット線をプリチャージさせるものである。
一実施の形態によれば、半導体記憶装置において、リーク電流を低減しつつ動作モード切り替え時のビット線プリチャージの電流を抑制することができる。
実施の形態１にかかる半導体記憶装置の構成を模式的に示すブロック図である。 実施の形態１にかかる半導体記憶装置の構成をより詳細に示す回路図である。 遅延回路の構成例を示す図である。 実施の形態１にかかる半導体記憶装置での信号のタイミング図である。 実施の形態２にかかる半導体記憶装置の構成を模式的に示す回路図である。 実施の形態３にかかる半導体記憶装置の構成を模式的に示すブロック図である。 実施の形態３にかかるワード線ドライバとメモリセルとを示す回路図である。 実施の形態３にかかる半導体記憶装置での信号のタイミング図である。 実施の形態４にかかる半導体記憶装置の構成を模式的に示す回路図である。 実施の形態４にかかる半導体記憶装置での信号のタイミング図である。 半導体記憶装置のプリチャージ時の電圧降下を模式的に示す図である。
以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。
実施の形態１
実施の形態１にかかる半導体記憶装置１００について説明する。図１は、実施の形態１にかかる半導体記憶装置１００の構成を模式的に示すブロック図である。図２は、実施の形態１にかかる半導体記憶装置１００の構成をより詳細に示す回路図である。図１及び２に示すように、半導体記憶装置１００は、ＳＲＡＭとして構成される。半導体記憶装置１００は、メモリセル１、Ｉ／Ｏ回路２、動作モード制御回路３を有する。
以下、半導体記憶装置１００は、複数のメモリセル、複数のワード線、複数ビット線対を有する。しかし、メモリセル、ワード線及びビット線対の構成は共通であるので、以下の実施の形態では、複数のメモリセル、複数のワード線、複数ビット線対のそれぞれは区別しない。
メモリセル１は、ＮＭＯＳトランジスタＮ１〜Ｎ４、ＰＭＯＳトランジスタＰ１及びＰ２を有する。メモリセル１において、ＮＭＯＳトランジスタＮ１及びＮ２は転送トランジスタとして機能する。ＮＭＯＳトランジスタＮ３及びＮ４は駆動トランジスタとして機能する。ＰＭＯＳトランジスタＰ１及びＰ２は負荷として機能する。
ＮＭＯＳトランジスタＮ１のドレインは、ビット線ＢＴと接続される。ＮＭＯＳトランジスタＮ２のドレインは、ビット線ＢＢと接続される。ＮＭＯＳトランジスタＮ１及びＮ２のゲートは、ワード線ＷＬと接続される。ＰＭＯＳトランジスタＰ１及びＰ２のソースには、電源電位ＶＤＤが印加される。ＰＭＯＳトランジスタＰ１のドレインは、ＮＭＯＳトランジスタＮ１のソース、ＮＭＯＳトランジスタＮ３のドレイン、ＮＭＯＳトランジスタＮ４及びＰＭＯＳトランジスタＰ２のゲートと接続される。ＰＭＯＳトランジスタＰ２のドレインは、ＮＭＯＳトランジスタＮ２のソース、ＮＭＯＳトランジスタＮ４のドレイン、ＮＭＯＳトランジスタＮ３及びＰＭＯＳトランジスタＰ１のゲートと接続される。ＮＭＯＳトランジスタＮ３及び４のソースは、接地（接地電位ＶＳＳ）される。
Ｉ／Ｏ回路２は、ライトドライバ２１、センスアンプ２２、通常動作用プリチャージ回路２３、レジュームスタンバイ復帰用プリチャージ回路２４、ライトカラムスイッチ２５、リードカラムスイッチ２６、カラムＩ／Ｏ制御回路２７を有する。
ライトドライバ２１は、ビット線ＢＴ及びビット線ＢＢのへのライトを行う。センスアンプ２２は、ビット線ＢＴ及びビット線ＢＢをリードする。
通常動作用プリチャージ回路２３は、ＰＭＯＳトランジスタＰ３１〜Ｐ３３を有する。ＰＭＯＳトランジスタＰ３１の一端はビット線ＢＴと接続され、他端はビット線ＢＢと接続される。ＰＭＯＳトランジスタＰ３２及びＰ３３のソースには、電源電位ＶＤＤが印加される。ＰＭＯＳトランジスタＰ３２のドレインは、ビット線ＢＴと接続される。ＰＭＯＳトランジスタＰ３３のドレインは、ビット線ＢＢと接続される。ＰＭＯＳトランジスタＰ３１〜Ｐ３３のゲートには、カラムＩ／Ｏ制御回路２７からプリチャージ制御信号ＣＰＣが入力される。
レジュームスタンバイ復帰用プリチャージ回路２４は、ＰＭＯＳトランジスタＰ４１及びＰ４２を有する。ＰＭＯＳトランジスタＰ４１及びＰ４２のソースには、電源電位ＶＤＤが印加される。ＰＭＯＳトランジスタＰ４１のドレインは、ビット線ＢＴと接続される。ＰＭＯＳトランジスタＰ４２のドレインは、ビット線ＢＢと接続される。ＰＭＯＳトランジスタＰ４１及びＰ４２のゲートには、動作モード制御回路３からレジュームモード復帰プリチャージ信号ＲＳＰＣが入力される。
ライトカラムスイッチ２５は、ＮＭＯＳトランジスタＮ５１及びＮ５２を有する。ＮＭＯＳトランジスタＮ５１の一端はビット線ＢＴと接続され、他端はライトドライバ２１と接続される。ＮＭＯＳトランジスタＮ５２の一端はビット線ＢＢと接続され、他端はライトドライバ２１と接続される。ＮＭＯＳトランジスタＮ５１及びＮ５２のゲートには、カラムＩ／Ｏ制御回路２７からライトスイッチ制御信号ＣＷＳＥが入力される。
リードカラムスイッチ２６は、ＰＭＯＳトランジスタＰ６１及びＰ６２を有する。ＰＭＯＳトランジスタＰ６１の一端はビット線ＢＴと接続され、他端はセンスアンプ２２と接続される。ＰＭＯＳトランジスタＰ６２の一端はビット線ＢＢと接続され、他端はセンスアンプ２２と接続される。ＰＭＯＳトランジスタＰ６１及びＰ６２のゲートには、カラムＩ／Ｏ制御回路２７からリードスイッチ制御信号ＣＲＳＥが入力される。
カラムＩ／Ｏ制御回路２７は、ＰＭＯＳトランジスタＰ７１、ＮＡＮＤ回路２７１及び２７２、インバータ２７３を有する。ＰＭＯＳトランジスタＰ７１のソースには電源電位ＶＤＤが印加される。ＰＭＯＳトランジスタＰ７１のゲートには、反転動作モード切替信号ＲＳＩが入力される。ＮＡＮＤ回路２７１の一方の入力端子には、プリチャージ信号ＰＣが入力され、出力端子は通常動作用プリチャージ回路２３のＰＭＯＳトランジスタＰ３１〜Ｐ３３のゲートと接続され、プリチャージ制御信号ＣＰＣを出力する。ＮＡＮＤ回路２７２の一方の入力端子にはＹ選択信号Ｙ０が入力され、他方の入力端子にはセンスアンプ２２からのセンスイネーブル信号ＳＥが入力される。インバータ２７３の出力端子は、ライトカラムスイッチ２５のＮＭＯＳトランジスタＮ５１及びＮ５２のゲートと接続され、ライトスイッチ制御信号ＣＷＳＥを出力する。ＰＭＯＳトランジスタＰ７１のドレイン、リードカラムスイッチ２６のＰＭＯＳトランジスタＰ６１及びＰ６２のゲート、ＮＡＮＤ回路２７１の他方の入力端子、ＮＡＮＤ回路２７２の出力端子、及び、インバータ２７３の入力端子は、相互に接続されている。
動作モード制御回路３は、インバータ３１、遅延回路３２、ＡＮＤ回路３３、インバータ３４及びＮＡＮＤ回路３５を有する。インバータ３１の入力端子には動作モード切替信号ＲＳが入力され、出力端子から動作モード切替信号ＲＳの反転信号である反転動作モード切替信号ＲＳＩを出力する。遅延回路３２の入力端子は、インバータ３１の出力端子と接続され、反転動作モード切替信号ＲＳＩが入力される。遅延回路３２の出力端子からは、反転動作モード切替信号ＲＳＩを遅延させた遅延反転動作モード切替信号ＲＳＩ＿Ｄが出力される。ＡＮＤ回路３３の一方の入力端子は、インバータ３１の出力端子と接続され、反転動作モード切替信号ＲＳＩが入力される。ＡＮＤ回路３３の他方の入力端子は、遅延回路３２の出力端子と接続され、遅延反転動作モード切替信号ＲＳＩ＿Ｄが入力される。ＡＮＤ回路３３の出力端子からは、プリチャージ信号ＰＣが出力される。インバータ３４の入力端子は遅延回路３２の出力端子と接続され、遅延反転動作モード切替信号ＲＳＩ＿Ｄが入力され、出力端子はＮＡＮＤ回路３５の一方の入力端子と接続される。ＮＡＮＤ回路３５の他方の入力端子は、インバータ３１の出力端子と接続され、反転動作モード切替信号ＲＳＩが入力される。ＮＡＮＤ回路３５の出力端子はレジュームスタンバイ復帰用プリチャージ回路２４のＰＭＯＳトランジスタＰ４１及びＰ４２のゲートと接続され、レジュームモード復帰プリチャージ信号ＲＳＰＣを出力する。また、反転動作モード切替信号ＲＳＩは、カラムＩ／Ｏ制御回路２７のＰＭＯＳトランジスタＰ７１のゲートへ出力される。
なお、遅延回路３２は、例えば以下で説明するように構成できる。図３は、遅延回路３２の構成例を示す図である。遅延回路３２は、バッファ３２１、インバータ３２２及びインバータ３２３を有する。
インバータ３２２は、半導体記憶装置１００に設けられたメモリセルを通過した反転動作モード切替信号ＲＳＩの供給を受けられる位置に配置される。この位置において、インバータ３２２の入力端子には、反転動作モード切替信号ＲＳＩが入力される。
バッファ３２１は、半導体記憶装置１００に設けられた複数のメモリセル１に対応する複数のＩ／Ｏ回路２のそれぞれの近傍に配置される。これらの複数のバッファ３２１は従属接続される。従属接続された複数のバッファ３２１の入力端子は、インバータ３２２の出力端子と接続される。従属接続された複数のバッファ３２１の出力端子は、インバータ３２３の入力端子と接続される。インバータ３２３の出力端子からは、遅延反転動作モード切替信号ＲＳＩ＿Ｄを出力される。
半導体記憶装置１００の動作について説明する。図４は、実施の形態１にかかる半導体記憶装置１００での信号のタイミング図である。ここでは、まず通常動作モードでのＮＯＰ（ノンオペレーション）状態の場合の動作を説明する。このとき、ワード線ＷＬはＬＯＷレベル、Ｙ選択信号Ｙ０及びＹ１はともにＬＯＷレベル、動作モード切替信号ＲＳはＬＯＷレベルである。
Ｙ選択信号Ｙ０及びＹ１が、ともにＬＯＷレベルであるので、リードスイッチ制御信号ＣＲＳＥはＨＩＧＨレベルとなる。よって、リードカラムスイッチ２６はオフとなり、センスアンプ２２と、ビット線ＢＴ及びビット線ＢＢとは、電気的に切り離されている。
リードスイッチ制御信号ＣＲＳＥがＨＩＧＨレベルであるので、ライトスイッチ制御信号ＣＷＳＥはＬＯＷレベルとなる。よって、ライトカラムスイッチ２５はオフとなり、ライトドライバ２１と、ビット線ＢＴ及びビット線ＢＢとは、電気的に切り離されている。
動作モード切替信号ＲＳがＬＯＷレベルであるので、反転動作モード切替信号ＲＳＩはＨＩＧＨレベル、遅延反転動作モード切替信号ＲＳＩ＿ＤはＨＩＧＨレベルとなる。従って、レジュームモード復帰プリチャージ信号ＲＳＰＣはＨＩＧＨレベルとなり、レジュームスタンバイ復帰用プリチャージ回路２４はオフとなる。
反転動作モード切替信号ＲＳＩがＨＩＧＨレベル、遅延反転動作モード切替信号ＲＳＩ＿ＤがＨＩＧＨレベルであるので、プリチャージ信号ＰＣはＨＩＧＨレベルとなる。リードスイッチ制御信号ＣＲＳＥもＨＩＧＨレベルであるので、プリチャージ制御信号ＣＰＣはＬＯＷレベルとなる。従って、通常動作用プリチャージ回路２３がオンとなり、ビット線ＢＴとビット線ＢＢとが、ＨＩＧＨレベルにプリチャージされる。
以上のように、通常動作モードでのＮＯＰ状態では、ビット線ＢＴ及びビット線ＢＢは、通常動作用プリチャージ回路２３によってＨＩＧＨレベルに保持される。なお、この際、メモリセル１のＮＭＯＳトランジスタＮ３及びＮ４のソースは接地（接地電位ＶＳＳ）されているので、負荷（ＰＭＯＳトランジスタＰ１及びＰ２）、駆動トランジスタ（ＮＭＯＳトランジスタＮ３及びＮ４）、転送トランジスタ（ＮＭＯＳトランジスタＮ１及びＮ２）のチャネルリークによって電源からグランドへリーク電流が流れる。また、転送トランジスタのＧＩＤＬによって、ビット線（電源）から転送トランジスタの基板（グランド）へリーク電流が流れる。
次に、通常動作モードからレジュームスタンバイモードへ遷移する場合（図４のタイミングＴ１）の動作を説明する。このとき、ワード線ＷＬはＬＯＷレベルのままであるが、動作モード切替信号ＲＳがＬＯＷレベルからＨＩＧＨレベルへ遷移する。なお、レジュームスタンバイモードでは、アドレスデコーダ（図示せず）の電源が切断されるため、Ｙ選択信号Ｙ０及びＹ１は不定となる。
反転動作モード切替信号ＲＳＩはＨＩＧＨレベルからＬＯＷレベルへ遷移する。Ｙ選択信号Ｙ０及びＹ１は不定であるが、ＰＭＯＳトランジスタＰ７１がオンになるので、リードスイッチ制御信号ＣＲＳＥはＨＩＧＨレベルに駆動される。従って、リードカラムスイッチ２６はオフとなり、センスアンプ２２と、ビット線ＢＴ及びビット線ＢＢとは、電気的に切り離されている。
リードスイッチ制御信号ＣＲＳＥがＨＩＧＨレベルであるので、ライトスイッチ制御信号ＣＷＳＥはＬＯＷレベルとなる。よって、ライトカラムスイッチ２５はオフとなり、ライトドライバ２１と、ビット線ＢＴ及びビット線ＢＢとは、電機的に切り離されている。
反転動作モード切替信号ＲＳＩがＨＩＧＨレベルからＬＯＷレベルへ遷移しても、レジュームモード復帰プリチャージ信号ＲＳＰＣはＨＩＧＨレベルのままであり、レジュームスタンバイ復帰用プリチャージ回路２４はオフである。
反転動作モード切替信号ＲＳＩがＨＩＧＨレベルからＬＯＷレベルへ遷移すると、プリチャージ信号ＰＣはＬＯＷレベルとなる。従って、プリチャージ制御信号ＣＰＣはＨＩＧＨレベルとなり、通常動作用プリチャージ回路はオフとなる。
ワード線ＷＬはＬＯＷレベルであるので、転送トランジスタはオフしている。
以上のように、レジュームスタンバイモードにおいては、ビット線ＢＴ及びビット線ＢＢは、半導体記憶装置１００の他の回路から電気的に切り離され、フローティング状態となる。そのため、ビット線ＢＴ及びビット線ＢＢの電位は、メモリセル１やその他の回路のリーク電流が最小となるような電位におのずから決まる。従って、ＧＩＤＬによるビット線から転送トランジスタの基板へのリーク電流を低減できる。
反転動作モード切替信号ＲＳＩがＨＩＧＨレベルからＬＯＷレベルへ遷移しても、遅延反転動作モード切替信号ＲＳＩ＿ＤはただちにＨＩＧＨレベルからＬＯＷレベルへは遷移しない。すなわち、遅延反転動作モード切替信号ＲＳＩ＿Ｄは、反転動作モード切替信号ＲＳＩがＨＩＧＨレベルからＬＯＷレベルへ遷移してから、ある程度の遅延時間の経過後、ＨＩＧＨレベルからＬＯＷレベルに遷移する。
以上のように、レジュームスタンバイモードでは、ビット線ＢＴ及びビット線ＢＢがフローティング状態となるので、ＧＩＤＬによるビット線から転送トランジスタの基板へのリーク電流が低減できる。
次に、レジュームスタンバイモードから通常動作モードへ復帰する場合（図４のタイミングＴ２）の動作を説明する。このとき、ワード線ＷＬはＬＯＷレベルのままであるが、動作モード切替信号ＲＳがＨＩＧＨレベルからＬＯＷレベルへ遷移する。なお、図示はしていないが、アドレスデコーダの電源も切断される。そのため、Ｙ選択信号Ｙ０及びＹ１は不定となっている。電源が復帰する一定時間後、Ｙ選択信号Ｙ０及びＹ１はＬＯＷレベルとなる。
反転動作モード切替信号ＲＳＩはＬＯＷレベルからＨＩＧＨレベルへ遷移する。Ｙ選択信号Ｙ０及びＹ１は、当初は不定であるが、一定時間後にＬＯＷレベルへ遷移するので、リードスイッチ制御信号ＣＲＳＥはＨＩＧＨレベルに駆動される。従って、リードカラムスイッチ２６はオフとなり、センスアンプ２２と、ビット線ＢＴ及びビット線ＢＢとは、電気的に切り離されている。
リードスイッチ制御信号ＣＲＳＥがＨＩＧＨレベルであるので、ライトスイッチ制御信号ＣＷＳＥはＬＯＷレベルとなる。従って、ライトカラムスイッチ２５はオフとなり、ライトドライバ２１と、ビット線ＢＴ及びビット線ＢＢとは、電気的に切り離されている。
反転動作モード切替信号ＲＳＩがＬＯＷレベルからＨＩＧＨレベルへ遷移しても、遅延反転動作モード切替信号ＲＳＩ＿Ｄは、ただちにＬＯＷレベルからＨＩＧＨレベルへは遷移しない。
反転動作モード切替信号ＲＳＩがＨＩＧＨレベルになると、レジュームモード復帰プリチャージ信号ＲＳＰＣはＬＯＷレベルとなる。よって、レジュームスタンバイ復帰用プリチャージ回路がオンとなり、ビット線ＢＴ及びビット線ＢＢがＨＩＧＨレベルにプリチャージされる。
遅延反転動作モード切替信号ＲＳＩ＿ＤがただちにＬＯＷレベルからＨＩＧＨレベルへは遷移しないので、反転動作モード切替信号ＲＳＩがＨＩＧＨレベルになっても、プリチャージ信号ＰＣはＬＯＷレベルに維持される。従って、プリチャージ制御信号ＣＰＣはＨＩＧＨに維持され、通常動作用プリチャージ回路もオフのままで維持される。そのため、レジュームスタンバイ復帰用プリチャージ回路２４によってビット線ＢＴ及びビット線ＢＢの復帰プリチャージが行われている間は、通常動作用プリチャージ回路によるプリチャージは行われない。
反転動作モード切替信号ＲＳＩがＬＯＷレベルからＨＩＧＨレベルへ遷移してから一定時間経過後（図４のタイミングＴ３）に、遅延反転動作モード切替信号ＲＳＩ＿ＤがＬＯＷレベルからＨＩＧＨレベルへ遷移する。その結果、レジュームモード復帰プリチャージ信号ＲＳＰＣはＨＩＧＨレベルへ遷移するので、レジュームスタンバイ復帰用プリチャージ回路２４はオフとなる。
一方、プリチャージ信号ＰＣがＨＩＧＨレベルに遷移する。リードスイッチ制御信号ＣＲＳＥがＨＩＧＨレベルであるので、プリチャージ制御信号ＣＰＣはＬＯＷレベルに遷移し、通常動作用プリチャージ回路がオンとなる。これにより、半導体記憶装置１００は、通常動作モードへ復帰する。
以上で説明したように、レジュームスタンバイモードから通常動作モードへの復帰時には、復帰後の一定期間はレジュームスタンバイ復帰用プリチャージ回路２４によって、ビット線ＢＴ及びビット線ＢＢがＨＩＧＨレベルまで充電される。そして、一定期間の経過後、ビット線ＢＴ及びＢＴのプリチャージを行う主体は、レジュームスタンバイ復帰用プリチャージ回路２４から通常動作用プリチャージ回路２３に切り替わり、通常動作モードへ復帰が完了する。
上述の通り、レジュームスタンバイモードから通常動作モードへの復帰時には、半導体記憶装置１００のビット線ＢＴ及びビット線ＢＢの両方をプリチャージしなければならなず、通常動作モード時と比べてプリチャージを行う際の電流が大きくなる。このため、半導体記憶装置１００には多数のビット線が設けられるので、通常動作用プリチャージ回路２３でプリチャージを行うと、レジュームスタンバイモードから通常動作モードへの復帰時のプリチャージに要するピーク電流が大きくなる。
これに対し、半導体記憶装置１００においては、レジュームスタンバイ復帰用プリチャージ回路２４の駆動力は、通常動作用プリチャージ回路２３の駆動力よりも小さくなるように設計される。これにより、レジュームスタンバイモードから通常動作モードへの復帰時のプリチャージを行う際のピーク電流を抑制することができる。
よって、本構成によれば、レジュームスタンバイモードから通常動作モードへの復帰時のプリチャージを通常動作用プリチャージ回路を行う場合と比べて、電源電位のドロップやエレクトロマイグレーションなどの信頼性不良の発生を防止することができる。
また、本構成では、上記したように、レジュームスタンバイモード時にビット線をフローティングにする。これにより、ビット線から転送トランジスタの基板へ流れる、ＧＩＤＬによるリーク電流を低減できる。
実施の形態２
実施の形態２にかかる半導体記憶装置２００について説明する。図５は、実施の形態２にかかる半導体記憶装置２００の構成を模式的に示す回路図である。図５に示すように、半導体記憶装置２００は、メモリセル１、Ｉ／Ｏ回路４、動作モード制御回路５を有する。
Ｉ／Ｏ回路４は、実施の形態１で説明したＩ／Ｏ回路２からレジュームスタンバイ復帰用プリチャージ回路２４を除去し、かつ、通常動作用プリチャージ回路２３及びカラムＩ／Ｏ制御回路２７を、それぞれ通常動作用プリチャージ回路４３及びカラムＩ／Ｏ制御回路４７に置換した構成を有する。Ｉ／Ｏ回路４のその他の構成は、Ｉ／Ｏ回路２と同様であるので、説明を省略する。
通常動作用プリチャージ回路４３は、通常動作用プリチャージ回路２３において、ＰＭＯＳトランジスタＰ３１及びＰ３２のソースの接続先を、プリチャージ電源線ＰＳＬへ変更した構成を有する。
カラムＩ／Ｏ制御回路４７は、カラムＩ／Ｏ制御回路２７からＮＡＮＤ回路２７１を除去し、かつ、インバータ４７１を追加した構成を有する。インバータ４７１の入力端子、ＰＭＯＳトランジスタＰ７１のドレイン、リードカラムスイッチ２６のＰＭＯＳトランジスタＰ６１及びＰ６２のゲート、ＮＡＮＤ回路２７２の出力端子、及び、インバータ２７３の入力端子は、相互に接続されている。インバータ４７１の出力端子は、通常動作用プリチャージ回路２３のＰＭＯＳトランジスタＰ３１〜Ｐ３３のゲートと接続され、プリチャージ制御信号ＣＰＣを出力する。カラムＩ／Ｏ制御回路４７のその他の構成は、カラムＩ／Ｏ制御回路２７と同様であるので、説明を省略する。
動作モード制御回路５は、インバータ３１、遅延回路３２、ＯＲ回路５１、ＮＭＯＳトランジスタＮ５及びＰＭＯＳトランジスタＰ５を有する。
インバータ３１及び遅延回路３２については、実施の形態１で説明した動作モード制御回路３における場合と同様である。
ＮＭＯＳトランジスタＮ５のドレイン及びゲートには、電源電位ＶＤＤが印加される。ＮＭＯＳトランジスタＮ５のソースは、プリチャージ電源線ＰＳＬと接続される。ＰＭＯＳトランジスタＰ５のソースには、電源電位ＶＤＤが印加される。ＰＭＯＳトランジスタＰ５のドレインは、プリチャージ電源線ＰＳＬと接続される。
ＯＲ回路５１の一方の入力端子は、インバータ３１の出力端子と接続され、反転動作モード切替信号ＲＳＩが入力される。ＯＲ回路５１の他方の入力端子は、遅延回路３２の出力端子と接続され、遅延反転動作モード切替信号ＲＳＩ＿Ｄが入力される。ＯＲ回路５１の出力端子は、ＰＭＯＳトランジスタＰ５のゲートと接続される。
半導体記憶装置２００の動作について説明する、半導体記憶装置２００での信号のタイミングは、図４と同様となる。
通常動作モードでのＮＯＰ状態ではＰＭＯＳトランジスタＰ５及びＮＭＯＳトランジスタＮ５がオンとなり、プリチャージ電源線ＰＳＬには電源電位ＶＤＤが印加される。
これに対し、レジュームスタンバイモード（図４のタイミングＴ１）では、ＰＭＯＳトランジスタＰ５がオフとなり、ＮＭＯＳトランジスタＮ５がオンとなる。よって、プリチャージ電源線ＰＳＬには電源電位ＶＤＤからＮＭＯＳトランジスタＮ５のＶｔｈ（しきい値）分だけ低下した電位が印加される。このとき、プリチャージ制御信号ＣＰＣがＨＩＧＨＧレベルであるので、通常動作用プリチャージ回路４３はオフであり、ビット線ＢＴ及びビット線ＢＢはフローティング状態となっている。
レジュームスタンバイモードから通常動作モードへ復帰する場合（図４のタイミングＴ２）には、一定期間は、ＰＭＯＳトランジスタＰ５はオフしており、ＮＭＯＳトランジスタＮ５がオンとなる。一方、プリチャージ制御信号ＣＰＣがＬＯＷレベルとなるので、ビット線ＢＴ及びビット線ＢＢはプリチャージされる。このとき、プリチャージ電源線ＰＳＬには電源電位ＶＤＤからＮＭＯＳトランジスタＮ５のＶｔｈ（しきい値）分だけ低下した電位が継続して印加されている。よって、ビット線のプリチャージは緩やかに行われ、半導体記憶装置１００と同様に、プリチャージ時のピーク電流を低減できる。
以上、本構成によれば、レジュームスタンバイモードから通常動作モードへの復帰時にビット線を充電する際に、通常動作用プリチャージ回路４３の充電用トランジスタに与える電源電位を降下させ、充電用トランジスタの駆動能力を低下させる。これにより、半導体記憶装置１００と同様に、復帰時のピーク電流の大きさを抑制することができる。
従って、本構成によれば、実施の形態１にかかる半導体記憶装置１００と同様の作用効果を奏することが理解できる。
実施の形態３
実施の形態３にかかる半導体記憶装置３００について説明する。図６は、実施の形態３にかかる半導体記憶装置３００の構成を模式的に示すブロック図である。図６に示すように、半導体記憶装置３００は、半導体記憶装置１００にワード線ドライバ６を追加した構成を有する。
図７は、実施の形態３にかかるワード線ドライバ６とメモリセル１とを示す回路図である。ワード線ドライバ６は、制御信号生成回路６１、ドライバ回路６２、レジュームスタンバイワード線保持回路６３、復帰用ワード線電源スイッチ６４、ワード線電源スイッチ６５を有する。
制御信号生成回路６１は、インバータ６１１〜６１３、ＮＯＲ回路６１４及びＮＡＮＤ回路６１５を有する。インバータ６１１の入力端子には、動作モード制御回路３から反転動作モード切替信号ＲＳＩが入力される。インバータ６１１の出力端子からは、復帰用ワード線電源スイッチ制御信号ＬＣＭが出力される。ＮＯＲ回路６１４の一方の入力端子は、動作モード制御回路３から反転動作モード切替信号ＲＳＩが入力される。ＮＯＲ回路６１４の他方の入力端子は、動作モード制御回路３から遅延反転動作モード切替信号ＲＳＩ＿Ｄが入力される。ＮＯＲ回路６１４の出力端子は、インバータ６１２の入力端子と、ＮＡＮＤ回路６１５の一方の入力端子と、に接続される。インバータ６１２の出力端子からは、ワード線電源スイッチ制御信号ＬＣＭＷが出力される。インバータ６１３の入力端子は、インバータ６１２の出力端子と接続され、ワード線電源スイッチ制御信号ＬＣＭＷが入力される。インバータ６１２の出力端子からは、反転ワード線電源スイッチ制御信号ＬＣＭＷＩがＮＡＮＤ回路６１５の他方の入力端子へ出力される。ＮＡＮＤ回路６１５の出力端子からは、レジュームスタンバイワード線保持制御信号ＬＣＭＷＤが出力される。
復帰用ワード線電源スイッチ６４は、ＰＭＯＳトランジスタＰ６を有する。ＰＭＯＳトランジスタＰ６のソースには、電源電位ＶＤＤが印加される。ＰＭＯＳトランジスタＰ６のドレインは、ワード線ドライバ電源線ＬＣＶＤＤと接続される。ＰＭＯＳトランジスタＰ６のゲートには、復帰用ワード線電源スイッチ制御信号ＬＣＭが入力される。
ワード線電源スイッチ６５は、ＰＭＯＳトランジスタＰ７を有する。ＰＭＯＳトランジスタＰ７のソースには、電源電位ＶＤＤが印加される。ＰＭＯＳトランジスタＰ７のドレインは、ワード線ドライバ電源線ＬＣＶＤＤと接続される。ＰＭＯＳトランジスタＰ７のゲートは、インバータ６１２の出力端子と接続され、ワード線電源スイッチ制御信号ＬＣＭＷが入力される。
ドライバ回路６２は、ＰＭＯＳトランジスタＰ１１及びＮＭＯＳトランジスタＮ１１を有する。ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１とは、インバータ回路を構成する。ＰＭＯＳトランジスタＰ１１のソースは、復帰用ワード線電源スイッチ６４のＰＭＯＳトランジスタＰ６のドレインと、ワード線電源スイッチ６５のＰＭＯＳトランジスタＰ７のドレインと（すなわち、ワード線ドライバ電源線ＬＣＶＤＤ）、に接続される。ＰＭＯＳトランジスタＰ１１のドレインは、ＮＭＯＳトランジスタＮ１１のドレインと、ワード線ＷＬと、に接続される。ＮＭＯＳトランジスタＮ１１のソースは、接地（接地電位ＶＳＳ）される。ＰＭＯＳトランジスタＰ１１及びＮＭＯＳトランジスタＮ１１のゲートには、ワード線選択信号ＷＬＳが入力される。
レジュームスタンバイワード線保持回路６３は、ＮＭＯＳトランジスタＮ６を有する。ＮＭＯＳトランジスタＮ６のドレインは、ドライバ回路６２とメモリセル１との間のワード線ＷＬと接続される。ＮＭＯＳトランジスタＮ６のソースは、接地（接地電位ＶＳＳ）される。ＮＭＯＳトランジスタＮ６のゲートは、ＮＡＮＤ回路６１５の出力端子と接続され、レジュームスタンバイワード線保持制御信号ＬＣＭＷＤが入力される。
半導体記憶装置４００の動作について説明する。図８は、実施の形態３にかかる半導体記憶装置３００での信号のタイミング図である。初めに、通常動作モードでのＮＯＰ状態の場合の動作を説明する。通常動作モードでのＮＯＰ状態では、動作モード切替信号ＲＳはＬＯＷレベルである。
このとき、遅延反転動作モード切替信号ＲＳＩ＿ＤはＨＩＧＨレベルであるので、ワード線電源スイッチ制御信号ＬＣＭＷはＬＯＷレベルとなる。従って、ワード線電源スイッチ６５はオンとなり、ワード線ドライバ電源線ＬＣＶＤＤをＨＩＧＨレベルに駆動する。
このとき、反転動作モード切替信号ＲＳＩはＨＩＧＨレベルとなる。従って、復帰用ワード線電源スイッチ制御信号ＬＣＭはＬＯＷレベルとなり、復帰用ワード線電源スイッチ６４がオンとなり、ワード線ドライバ電源線ＬＣＶＤＤをＨＩＧＨレベルに駆動している。
ワード線電源スイッチ制御信号ＬＣＭＷがＬＯＷレベルであるので、反転ワード線電源スイッチ制御信号ＬＣＭＷＩはＨＩＧＨレベルである。従って、レジュームスタンバイワード線保持制御信号ＬＣＭＷＤはＬＯＷレベルとなり、レジュームスタンバイワード線保持回路はオフとなる。
以上のように、通常動作モードではワード線ドライバ電源線ＬＣＶＤＤは、ワード線電源スイッチ６５及び復帰用ワード線電源スイッチ６４の両方でＨＩＧＨレベルに駆動される。
次に、通常動作モードからレジュームスタンバイモードへ遷移する場合（図８のタイミングＴ１）の動作を説明する。このとき、動作モード切替信号ＲＳがＬＯＷレベルからＨＩＧＨレベルへ遷移する。
動作モード切替信号ＲＳがＨＩＧＨレベルになるので、ワード線電源スイッチ制御信号ＬＣＭＷがＨＩＧＨレベルになり、ワード線電源スイッチ６５はオフとなる。
反転動作モード切替信号ＲＳＩがＬＯＷレベルになるので、復帰用ワード線電源スイッチ制御信号ＬＣＭはＨＩＧＨレベルとなり、復帰用ワード線電源スイッチ６４がオフとなる。
ワード線電源スイッチ制御信号ＬＣＭＷがＨＩＧＨレベルになるので、反転ワード線電源スイッチ制御信号ＬＣＭＷＩはＬＯＷレベルになる。従って、レジュームスタンバイワード線保持制御信号ＬＣＭＷＤはＨＩＧＨレベルとなり、レジュームスタンバイワード線保持回路６３がオンとなり、ワード線ＷＬはすべてＬＯＷレベルに保持される。
以上のように、レジュームスタンバイモードでは、ワード線ドライバ電源線ＬＣＶＤＤがフローティングになり、ドライバ回路６２でのリーク電流を低減できる。また、ドライバ回路に代わり、レジュームスタンバイワード線保持回路６３によってワード線ＷＬをＬＯＷレベルに保持される。
次に、レジュームスタンバイモードから通常動作モードへ復帰する場合（図８のタイミングＴ２）の動作を説明する。このとき、動作モード切替信号ＲＳがＨＩＧＨレベルからＬＯＷレベルへ遷移する。
動作モード切替信号ＲＳがＬＯＷレベルに遷移しても、遅延反転動作モード切替信号ＲＳＩ＿ＤがただちにＬＯＷレベルからＨＩＧＨレベルへは遷移しない。ワード線電源スイッチ制御信号ＬＣＭＷもただちにＬＯＷレベルへは遷移しないので、ワード線電源スイッチ６５はオフのままとなる。
一方、反転動作モード切替信号ＲＳＩがＨＩＧＨレベルになるので、ただちに復帰用ワード線電源スイッチ制御信号ＬＣＭはＬＯＷレベルになり、復帰用ワード線電源スイッチ６４がオンとなり、ワード線ドライバ電源線ＬＣＶＤＤがＨＩＧＨレベルに充電される。
反転動作モード切替信号ＲＳＩがＬＯＷレベルからＨＩＧＨレベルへ遷移してのち、一定時間後（図８のタイミングＴ３）、遅延反転動作モード切替信号ＲＳＩ＿ＤがＬＯＷレベルからＨＩＧＨレベルへ遷移する。
これにより、ワード線電源スイッチ制御信号ＬＣＭＷもＬＯＷレベルへ遷移するので、ワード線電源スイッチ６５がオンとなり、ワード線ドライバ電源線ＬＣＶＤＤをＨＩＧＨレベルに駆動する。
以上のように、レジュームスタンバイモードから通常動作モードへの復帰時には、ワード線ドライバ電源線ＬＣＶＤＤは、復帰後の一定期間、復帰用ワード線電源スイッチ６４によってＨＩＧＨレベルまで充電される。その後、ワード線電源スイッチ６５がオンとなり、通常動作モードへの復帰が完了する。復帰用ワード線電源スイッチ６４の駆動力は、ワード線ドライバ電源線ＬＣＶＤＤを充電する際のピーク電流が大きくならないように、ワード線電源スイッチ６５に比べて十分小さなサイズで設計される。従って、ワード線電源スイッチ６５を用いて充電を行う場合と比較して、ワード線ドライバ電源線ＬＣＶＤＤの充電を緩やかに行うことができる。その結果、充電時のピーク電流が大きくなることによる、瞬間的な電圧降下や信頼性不良が引き起こされる問題は無い。
実施の形態４
実施の形態１にかかる半導体記憶装置４００について説明する。図９は、実施の形態４にかかる半導体記憶装置４００の構成を模式的に示す回路図である。図９に示すように、半導体記憶装置４００は、半導体記憶装置１００にソースレベル制御回路７を追加した構成を有する。
ソースレベル制御回路７は、ＮＭＯＳトランジスタＮ１５及びＮ１６を有する。ＮＭＯＳトランジスタＮ１５のドレイン及びゲートは、ソース線ＡＲＶＳＳと接続される。ＮＭＯＳトランジスタＮ１６のドレインは、ソース線ＡＲＶＳＳと接続される。ＮＭＯＳトランジスタＮ１６のゲートには、動作モード制御回路３から出力される反転動作モード切替信号ＲＳＩが入力される。ＮＭＯＳトランジスタＮ１５及びＮ１６のソースは、接地（接地電位ＶＳＳ）されている。
半導体記憶装置４００の動作について説明する。図１０は、実施の形態４にかかる半導体記憶装置４００での信号のタイミング図である。ソースレベル制御回路７は以外の動作については、半導体記憶装置１００と同様であるので、説明を省略する。以下、ソースレベル制御回路７の動作について説明する。
通常動作モードにおいては、反転動作モード切替信号ＲＳＩはＨＩＧＨレベルである。よって、ソースレベル制御回路７によって、ソース線ＡＲＶＳＳはＬＯＷレベルに駆動される。
通常動作モードからレジュームスタンバイモードに遷移（図１０のタイミングＴ１）すると、反転動作モード切替信号ＲＳＩはＨＩＧＨレベルからＬＯＷレベルに遷移する。反転動作モード切替信号ＲＳＩはＬＯＷレベルであるので、ソースレベル制御回路７のＮＭＯＳトランジスタＮ１６はオフとなり、ダイオード接続されたＮＭＯＳトランジスタＮ１５によってソース線ＡＲＶＳＳが駆動される。従って、ソース線ＡＲＶＳＳの電位は、メモリセル１のリーク電流と、ダイオード接続されたＮＭＯＳトランジスタＮ１５のオン電流と、の比によって決定される。これにより、ソース線ＡＲＶＳＳの電位は、接地電位ＶＳＳよりも高いレベルに浮き上がるので、メモリセルのリーク電流を低減することができる。
以上のように、本構成によれば、半導体記憶装置１００と同様に、レジュームスタンバイモードでは、ビット線ＢＴ及びビット線ＢＢがフローティング状態となるので、ＧＩＤＬによるビット線から転送トランジスタの基板へのリーク電流が低減できる。
また、本構成によれば、ソースレベル制御回路７によって、レジュームスタンバイモードの際にソース線ＡＲＶＳＳは接地電位ＶＳＳレベルより浮き上がる。これにより、チャネルリークによるリーク電流をも低減することができる。よって、本構成によれば、更なるリーク電流の低減を実現できる。
その他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態３及び４にかかる半導体記憶装置のＩ／Ｏ回路２及び動作モード制御回路３を、それぞれ実施の形態２で説明したＩ／Ｏ回路４及び動作モード制御回路５に置き換えることが可能である。
また、ワード線ドライバ６とソースレベル制御回路７の両方を、上述の実施の形態にかかる半導体記憶装置に設けてもよい。
上述の実施の形態で説明したトランジスタは例示に過ぎない。同様の動作を実現できるならば、他のトランジスタや、導電型を入れ換えるなど、種々の変更が可能であることは、言うまでもない。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
１ メモリセル
２、４ Ｉ／Ｏ回路
３、５ 動作モード制御回路
６ ワード線ドライバ
７ ソースレベル制御回路
２１ ライトドライバ
２２ センスアンプ
２３、４３ 通常動作用プリチャージ回路
２４ レジュームスタンバイ復帰用プリチャージ回路
２５ ライトカラムスイッチ
２６ リードカラムスイッチ
２７、４７ カラムＩ／Ｏ制御回路
３１、３４、６２、２７３、３２２、３２３、４７１、６１１−６１３ インバータ
３２ 遅延回路
３３ ＡＮＤ回路
３５、２７１、２７２、６１５ ＮＡＮＤ回路
５１ ＯＲ回路
６１ 制御信号生成回路
６２ ドライバ回路
６３ レジュームスタンバイワード線保持回路
６４ 復帰用ワード線電源スイッチ
６５ ワード線電源スイッチ
１００、２００、３００、４００ 半導体記憶装置
３２１ バッファ
６１４ ＮＯＲ回路
ＡＲＶＳＳ ソース線
ＢＢ ビット線
ＢＴ ビット線
ＣＰＣ プリチャージ制御信号
ＣＲＳＥ リードスイッチ制御信号
ＣＷＳＥ ライトスイッチ制御信号
ＬＣＭ 復帰用ワード線電源スイッチ制御信号
ＬＣＭＷ ワード線電源スイッチ制御信号
ＬＣＭＷＤ レジュームスタンバイワード線保持制御信号
ＬＣＭＷＩ 反転ワード線電源スイッチ制御信号
ＬＣＶＤＤ ワード線ドライバ電源線
Ｎ１〜Ｎ６、Ｎ１１、Ｎ１５、Ｎ１６、Ｎ５１、Ｎ５２ ＮＭＯＳトランジスタ
Ｐ１〜Ｐ７、Ｐ１１、Ｐ３１〜３３、Ｐ４１、Ｐ４２、Ｐ６１、Ｐ６２、Ｐ７１ ＰＭＯＳトランジスタ
ＰＣ プリチャージ信号
ＰＳＬ プリチャージ電源線
ＲＳ 動作モード切替信号
ＲＳＩ 反転動作モード切替信号
ＲＳＩ＿Ｄ 遅延反転動作モード切替信号
ＲＳＰＣ レジュームモード復帰プリチャージ信号
ＶＤＤ 電源電位
ＶＳＳ 接地電位
ＷＬ ワード線
ＷＬＳ ワード線選択信号
Ｙ０、Ｙ１ Ｙ選択信号

Claims (8)

  1. 駆動トランジスタ、転送トランジスタ及び負荷トランジスタにより構成されるＳＲＡＭ型のメモリセルと、
    前記メモリセルに接続されるビット線と接続されるＩ／Ｏ回路と、
    前記Ｉ／Ｏ回路の動作モードをレジュームスタンバイモード又は通常動作モードに切り替える動作モード制御回路と、を備え、
    前記Ｉ／Ｏ回路は、
    ビット線をライトとするライトドライバと、
    前記ビット線をリードするセンスアンプと、
    前記ビット線と前記ライトドライバとの間に挿入される第１のスイッチと、
    前記ビット線と前記センスアンプとの間に挿入される第２のスイッチと、
    前記ビット線をプリチャージするプリチャージ回路と
    前記動作モード制御回路からの信号に応じて、前記第１及び第２のスイッチと前記プリチャージ回路を制御する制御回路と、を備え、
    前記制御回路は、
    レジュームスタンバイモードでは、前記第１及び第２のスイッチと前記プリチャージ回路をオフにし、
    レジュームスタンバイモードから通常動作モードへ復帰する場合には、前記プリチャージ回路に、通常動作モード時と比べて小さな駆動力で前記ビット線をプリチャージさせる、
    半導体記憶装置。
  2. 前記プリチャージ回路は、
    通常動作モード時に前記ビット線をプリチャージする第１のプリチャージ回路と、
    前記第１のプリチャージ回路よりも駆動能力が小さく、前記ビット線をプリチャージする第２のプリチャージ回路と、を備え、
    前記制御回路は、
    レジュームスタンバイモードから通常動作モードへ復帰する場合、前記第２のプリチャージ回路に前記ビット線をプリチャージさせる、
    請求項１に記載の半導体記憶装置。
  3. 前記制御回路は、
    前記ビット線のプリチャージが完了した後、前記第２のプリチャージ回路をオフにし、その後の通常動作モードでは前記第１のプリチャージ回路に前記ビット線をプリチャージさせる、
    請求項２に記載の半導体記憶装置。
  4. 前記動作モード制御回路は、前記プリチャージ回路へ電源電位を与え、
    レジュームスタンバイモードから通常動作モードへ復帰する場合、前記動作モード制御回路は、前記プリチャージ回路に与える電源電位を、通常動作モード時に比べて低下させる、
    請求項１に記載の半導体記憶装置。
  5. 前記動作モード制御回路は、
    前記ビット線のプリチャージが完了した後、前記プリチャージ回路に与える電源電位を、通常動作モードで使用する電位へ上昇させる、
    請求項４に記載の半導体記憶装置。
  6. 前記駆動トランジスタのソースに接続されるソース線と接続され、前記ソース線に電位を与えるソース電位制御回路を備え、
    前記ソース電位制御回路は、
    通常動作モードでは、前記ソース線の電位を接地電位とし、
    レジュームスタンバイモードでは、前記ソース線の電位を接地電位よりも高い電位とする、
    請求項１に記載の半導体記憶装置。
  7. 前記メモリセルに接続されるワード線を駆動するワード線ドライバを備え、
    前記ワード線ドライバは、
    前記ワード線に電位を与えるドライバ回路と、
    前記ドライバ回路の電源線と、
    前記電源線と電源との間に挿入された第１の電源スイッチと、
    前記電源線と電源との間に挿入され、前記第１のスイッチよりも駆動力が小さい第２の電源スイッチと、
    前記第１及び第２の電源スイッチに制御信号を与える制御信号生成回路と、を備え、
    前記制御信号生成回路は、
    通常動作モードでは、前記第１の電源スイッチを閉じ、前記第２の電源スイッチを開放し、
    レジュームスタンバイモードでは、前記第１及び第２の電源スイッチを開放し、
    レジュームスタンバイモードから通常動作モードへ復帰する場合、前記第１の電源スイッチを開放し、前記第２の電源スイッチを閉じる、
    請求項１に記載の半導体記憶装置。
  8. 前記制御信号生成回路は、
    前記ワード線が電源電位となった後、前記第１の電源スイッチを閉じ、前記第２の電源スイッチを開放する、
    請求項７に記載の半導体記憶装置。
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TW104104415A TW201539445A (zh) 2014-03-03 2015-02-10 半導體記憶裝置
KR1020150027344A KR20150103630A (ko) 2014-03-03 2015-02-26 반도체 기억 장치
US14/634,743 US9196353B2 (en) 2014-03-03 2015-02-28 Semiconductor storage device with smaller driving force precharge
US14/942,861 US9390789B2 (en) 2014-03-03 2015-11-16 Semiconductor storage device having an SRAM memory cell and control and precharge circuits
US15/181,175 US9704566B2 (en) 2014-03-03 2016-06-13 SRAM with first and second precharge circuits
US15/619,821 US9928901B2 (en) 2014-03-03 2017-06-12 SRAM with first and second precharge circuits
US15/894,757 US10068641B2 (en) 2014-03-03 2018-02-12 Semiconductor storage device
US16/057,113 US10325650B2 (en) 2014-03-03 2018-08-07 Semiconductor storage device

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020194480A (ja) * 2019-05-30 2020-12-03 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． メモリ装置
US11010243B2 (en) 2019-09-09 2021-05-18 Winbond Electronics Corp. Memory apparatus with error bit correction in data reading period

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6353668B2 (ja) 2014-03-03 2018-07-04 ルネサスエレクトロニクス株式会社 半導体記憶装置
US9685224B2 (en) * 2014-10-17 2017-06-20 Taiwan Semiconductor Manufacturing Company, Ltd. Memory with bit line control
JP6346100B2 (ja) * 2015-01-16 2018-06-20 株式会社東芝 半導体記憶装置
CN106067319B (zh) * 2016-06-28 2019-04-16 安徽大学 一种sram位线漏电流效应抑制电路
US10157671B1 (en) * 2017-09-12 2018-12-18 Macronix International Co., Ltd. Fast switching 3D cross-point array
US10431576B1 (en) * 2018-04-20 2019-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell array and method of manufacturing same
US10762934B2 (en) * 2018-06-28 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Leakage pathway prevention in a memory storage device
US11100964B1 (en) * 2020-02-10 2021-08-24 Taiwan Semiconductor Manufacturing Company Limited Multi-stage bit line pre-charge
TWI764759B (zh) * 2021-06-11 2022-05-11 円星科技股份有限公司 具備可靠容限設定的電路模組
CN115910144A (zh) * 2021-08-20 2023-04-04 长鑫存储技术有限公司 驱动电路、存储设备及驱动电路控制方法
CN115910143A (zh) * 2021-08-20 2023-04-04 长鑫存储技术有限公司 驱动电路、存储设备及驱动电路控制方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000036190A (ja) * 1998-07-17 2000-02-02 Toshiba Corp 半導体装置
US20060158943A1 (en) * 2005-01-14 2006-07-20 Samsung Electronics Co., Ltd. Bit line voltage supply circuit in semiconductor memory device and voltage supplying method therefor
US20080272652A1 (en) * 2007-05-03 2008-11-06 Sachin Satish Idgunji Virtual power rail modulation within an integrated circuit
JP2010528401A (ja) * 2007-05-18 2010-08-19 クゥアルコム・インコーポレイテッド メモリアレイにおけるリーク電流低減方法および装置
US20120287741A1 (en) * 2011-05-11 2012-11-15 Fujitsu Semiconductor Limited Semiconductor storage

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6027113B2 (ja) * 1980-02-13 1985-06-27 日本電気株式会社 プリチャ−ジ装置
US5062079A (en) * 1988-09-28 1991-10-29 Kabushiki Kaisha Toshiba MOS type random access memory with interference noise eliminator
US5710738A (en) * 1996-12-17 1998-01-20 Powerchip Semiconductor Corp. Low power dynamic random access memory
KR100224685B1 (ko) * 1997-01-30 1999-10-15 윤종용 비트라인 제어회로 및 방법
US6046948A (en) * 1998-07-14 2000-04-04 Winbond Electronics Corporation America Low word line to bit line short circuit standby current semiconductor memory
JP4707244B2 (ja) * 2000-03-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体記憶装置および半導体装置
TW525185B (en) * 2000-03-30 2003-03-21 Matsushita Electric Ind Co Ltd Semiconductor memory device having normal and standby modes, semiconductor integrated circuit and mobile electronic unit
JP4530527B2 (ja) 2000-12-08 2010-08-25 ルネサスエレクトロニクス株式会社 スタティック型半導体記憶装置
JP4388274B2 (ja) 2002-12-24 2009-12-24 株式会社ルネサステクノロジ 半導体記憶装置
TW200529227A (en) * 2004-02-25 2005-09-01 United Microelectronics Corp Low leakage current static random access memory
JP2006040495A (ja) * 2004-07-30 2006-02-09 Renesas Technology Corp 半導体集積回路装置
JP4553185B2 (ja) * 2004-09-15 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP4849249B2 (ja) * 2004-12-16 2012-01-11 日本電気株式会社 半導体記憶装置
KR100869341B1 (ko) * 2007-04-02 2008-11-19 주식회사 하이닉스반도체 반도체 메모리 소자와 그의 구동 방법
CN101677016B (zh) * 2008-09-17 2012-02-08 中国科学院微电子研究所 一种双端口静态随机存取存储器单元
JP5143179B2 (ja) 2010-04-16 2013-02-13 ルネサスエレクトロニクス株式会社 半導体記憶装置
CN102934170B (zh) * 2011-01-20 2015-12-02 株式会社索思未来 半导体存储装置
CN102117652A (zh) * 2011-03-15 2011-07-06 上海宏力半导体制造有限公司 静态随机存取存储器
JP5644717B2 (ja) 2011-08-22 2014-12-24 富士通セミコンダクター株式会社 半導体記憶装置、および、ビット線の充電方法
US8675439B2 (en) * 2011-10-12 2014-03-18 Taiwan Semiconductor Manufacturing Co., Ltd. Bit line voltage bias for low power memory design
US8780654B2 (en) * 2012-04-10 2014-07-15 Apple Inc. Weak bit detection in a memory through variable development time
KR102030713B1 (ko) * 2013-01-11 2019-11-08 삼성전자주식회사 메모리 코어 및 이를 포함하는 반도체 메모리 장치
US8947968B2 (en) * 2013-07-08 2015-02-03 Arm Limited Memory having power saving mode
JP6353668B2 (ja) * 2014-03-03 2018-07-04 ルネサスエレクトロニクス株式会社 半導体記憶装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000036190A (ja) * 1998-07-17 2000-02-02 Toshiba Corp 半導体装置
US20060158943A1 (en) * 2005-01-14 2006-07-20 Samsung Electronics Co., Ltd. Bit line voltage supply circuit in semiconductor memory device and voltage supplying method therefor
JP2006196167A (ja) * 2005-01-14 2006-07-27 Samsung Electronics Co Ltd 半導体メモリ装置におけるビットライン電圧供給回路とそれによるビットライン電圧印加方法
US20080272652A1 (en) * 2007-05-03 2008-11-06 Sachin Satish Idgunji Virtual power rail modulation within an integrated circuit
JP2010528401A (ja) * 2007-05-18 2010-08-19 クゥアルコム・インコーポレイテッド メモリアレイにおけるリーク電流低減方法および装置
US20120287741A1 (en) * 2011-05-11 2012-11-15 Fujitsu Semiconductor Limited Semiconductor storage
JP2012238356A (ja) * 2011-05-11 2012-12-06 Fujitsu Semiconductor Ltd 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020194480A (ja) * 2019-05-30 2020-12-03 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． メモリ装置
US11010243B2 (en) 2019-09-09 2021-05-18 Winbond Electronics Corp. Memory apparatus with error bit correction in data reading period

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Publication number Publication date
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