JPH0991964A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0991964A JPH0991964A JP7249032A JP24903295A JPH0991964A JP H0991964 A JPH0991964 A JP H0991964A JP 7249032 A JP7249032 A JP 7249032A JP 24903295 A JP24903295 A JP 24903295A JP H0991964 A JPH0991964 A JP H0991964A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- transistor
- precharge
- transfer gate
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 低消費電力かつ低電源電圧で動作可能な半導
体メモリを提供する。 【構成】 プリチャージ用NチャネルＭＯＳトランジス
タ３のゲートとドレインをプリチャージ用電源１にソー
スをビット線対２に接続し、ソースとドレインが共通と
なったＮチャネルＭＯＳトランジスタとＰチャネルＭＯ
Ｓトランジスタからなるトランスファーゲート８をビッ
ト線と読み出しおよび書き込み回路の間に接続する。ト
ランスファーゲート８のＮチャネルはカラムアドレス信
号９によって選択され、Ｐチャネルトランジスタはカラ
ムアドレス信号９と読み込み可能信号１０によって選択
される。これにより、低消費電力でかつ低電圧電源で動
作可能な半導体メモリが得られる。
体メモリを提供する。 【構成】 プリチャージ用NチャネルＭＯＳトランジス
タ３のゲートとドレインをプリチャージ用電源１にソー
スをビット線対２に接続し、ソースとドレインが共通と
なったＮチャネルＭＯＳトランジスタとＰチャネルＭＯ
Ｓトランジスタからなるトランスファーゲート８をビッ
ト線と読み出しおよび書き込み回路の間に接続する。ト
ランスファーゲート８のＮチャネルはカラムアドレス信
号９によって選択され、Ｐチャネルトランジスタはカラ
ムアドレス信号９と読み込み可能信号１０によって選択
される。これにより、低消費電力でかつ低電圧電源で動
作可能な半導体メモリが得られる。
Description
【０００１】
【産業上の利用分野】本発明はビット線対をプリチャー
ジするためのプリチャージ電源と前記ビット線間に接続
されたプリチャージ用トランジスタと、ビット線と読み
出しおよび書き込み回路との間に接続されたトランスフ
ァーゲートとを備えた半導体メモリに関する。
ジするためのプリチャージ電源と前記ビット線間に接続
されたプリチャージ用トランジスタと、ビット線と読み
出しおよび書き込み回路との間に接続されたトランスフ
ァーゲートとを備えた半導体メモリに関する。
【０００２】
【従来の技術】従来プリチャージ時に流れる電流を小さ
くする回路としてゲートとドレインがプリチャージ用電
源に、ソースがビット線に接続されたプリチャージ用Ｎ
チャネルトランジスタと、カラムアドレス信号によって
制御されるＮチャネルトランジスタのみによるトランス
ファーゲートで構成されていた。この場合、ビット線対
はプリチャージ電源電圧Ｖｃｃ（以下Ｖｃｃとする）と
Ｎチャネルトランジスタのしきい値電圧Ｖｔ（以下Ｖｔ
とする）の差Ｖｃｃ-Ｖｔまでしか上がらずビット線の
電位の振幅が小さいのでプリチャージ時に流れる電流が
少ないが、書き込み時にトランスファーゲートを介する
のでビット線の電位がＶｃｃ-Ｖｔまでしか上がらず、
低電圧電源ではメモリセルに新しいデータが書き込めな
かった。
くする回路としてゲートとドレインがプリチャージ用電
源に、ソースがビット線に接続されたプリチャージ用Ｎ
チャネルトランジスタと、カラムアドレス信号によって
制御されるＮチャネルトランジスタのみによるトランス
ファーゲートで構成されていた。この場合、ビット線対
はプリチャージ電源電圧Ｖｃｃ（以下Ｖｃｃとする）と
Ｎチャネルトランジスタのしきい値電圧Ｖｔ（以下Ｖｔ
とする）の差Ｖｃｃ-Ｖｔまでしか上がらずビット線の
電位の振幅が小さいのでプリチャージ時に流れる電流が
少ないが、書き込み時にトランスファーゲートを介する
のでビット線の電位がＶｃｃ-Ｖｔまでしか上がらず、
低電圧電源ではメモリセルに新しいデータが書き込めな
かった。
【０００３】そのため、その後プリチャージ信号によっ
て活性化されるプリチャージ用トランジスタがプリチャ
ージ電源と各ビット線に接続され、カラムアドレス信号
によって活性化されるＮチャネルトランジスタとＰチャ
ネルトランジスタのソースとドレインが共通となったト
ランスファーゲートが各ビット線と読みだしおよび書き
込み回路との間に接続される回路が用いられた。この場
合、選択されたワード線に接続されているメモリセルの
データがそのメモリセルに接続されているビット線対に
出力され、そのビット線対の一方の電圧が降下し他方は
プリチャージ電源電圧Ｖｃｃに保たれたままでビット線
対に電位差が生じる。読みだし時にはカラムアドレス信
号によって活性化されたトランスファーゲートが導通し
ビット線対の電位差を読みだし回路が検知して読み出
す。書き込み時にも同様にしてトランスファーゲートが
導通し選択されたビット線対の一方の電位がＶｃｃに他
方の電位が０Ｖになりメモリセルに書き込まれる。
て活性化されるプリチャージ用トランジスタがプリチャ
ージ電源と各ビット線に接続され、カラムアドレス信号
によって活性化されるＮチャネルトランジスタとＰチャ
ネルトランジスタのソースとドレインが共通となったト
ランスファーゲートが各ビット線と読みだしおよび書き
込み回路との間に接続される回路が用いられた。この場
合、選択されたワード線に接続されているメモリセルの
データがそのメモリセルに接続されているビット線対に
出力され、そのビット線対の一方の電圧が降下し他方は
プリチャージ電源電圧Ｖｃｃに保たれたままでビット線
対に電位差が生じる。読みだし時にはカラムアドレス信
号によって活性化されたトランスファーゲートが導通し
ビット線対の電位差を読みだし回路が検知して読み出
す。書き込み時にも同様にしてトランスファーゲートが
導通し選択されたビット線対の一方の電位がＶｃｃに他
方の電位が０Ｖになりメモリセルに書き込まれる。
【０００４】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では選択された同一ワードライン上にある複数
のメモリセルのデータがそのメモリセルに接続されてい
るビット線対に出力されるため、カラムアドレス信号に
よって選択されていないビット線対の一方の電位が０Ｖ
まで下がり他方の電位はＶｃｃに保たれたままである。
このため選択されているビット線対に流れる電流に対し
て選択されていないビット線対に流れる電流も無視でき
なくなる。さらに０Ｖになっている選択されたビット線
と選択されていないビット線がそれぞれプリチャージ時
にＶｃｃにまでプリチャージされるため電圧の振幅が大
きく大きな電流が流れる。
来の構成では選択された同一ワードライン上にある複数
のメモリセルのデータがそのメモリセルに接続されてい
るビット線対に出力されるため、カラムアドレス信号に
よって選択されていないビット線対の一方の電位が０Ｖ
まで下がり他方の電位はＶｃｃに保たれたままである。
このため選択されているビット線対に流れる電流に対し
て選択されていないビット線対に流れる電流も無視でき
なくなる。さらに０Ｖになっている選択されたビット線
と選択されていないビット線がそれぞれプリチャージ時
にＶｃｃにまでプリチャージされるため電圧の振幅が大
きく大きな電流が流れる。
【０００５】本発明は上記従来の問題点を解決するため
のもので、選択・非選択に拘らず、プリチャージ時に流
れる電流を抑えることにより低消費電力動作を可能にす
るとともに、Ｎチャネルトランジスタのみで構成された
トランスファーゲートを介したときには書き込みが不可
能であった低電圧電源での動作を可能とした半導体メモ
リを提供することを目的とする。
のもので、選択・非選択に拘らず、プリチャージ時に流
れる電流を抑えることにより低消費電力動作を可能にす
るとともに、Ｎチャネルトランジスタのみで構成された
トランスファーゲートを介したときには書き込みが不可
能であった低電圧電源での動作を可能とした半導体メモ
リを提供することを目的とする。
【０００６】
【課題を解決するための手段】この目的を達成するため
に、本発明の低消費電力半導体メモリは、プリチャージ
電源とそれぞれのビット線との間にプリチャージ用Ｎチ
ャネルＭＯＳトランジスタを接続し、ゲートにプリチャ
ージ用電源を接続し、読み出し時にＮチャネルトランジ
スタが導通し、書き込み時のみＰチャネルトランジスタ
が導通するトランスファーゲートがビット線対と読み出
しおよび書き込み回路の間に接続されている構成を有し
ている。
に、本発明の低消費電力半導体メモリは、プリチャージ
電源とそれぞれのビット線との間にプリチャージ用Ｎチ
ャネルＭＯＳトランジスタを接続し、ゲートにプリチャ
ージ用電源を接続し、読み出し時にＮチャネルトランジ
スタが導通し、書き込み時のみＰチャネルトランジスタ
が導通するトランスファーゲートがビット線対と読み出
しおよび書き込み回路の間に接続されている構成を有し
ている。
【０００７】
【作用】この構成によって、選択されているビット線対
と選択されていないビット線対のプリチャージ時に流れ
る電流が減少し低消費電力半導体メモリを実現すること
ができ、さらに低電圧電源での動作も可能である。
と選択されていないビット線対のプリチャージ時に流れ
る電流が減少し低消費電力半導体メモリを実現すること
ができ、さらに低電圧電源での動作も可能である。
【０００８】
【実施例】図１は本発明の回路の実施例であり、プリチ
ャージ用電源Ｖｃｃ（１）とビット線２との間に接続さ
れたプリチャージ用ＮチャネルＭＯＳトランジスタ３の
ゲートがプリチャージ電源１に接続されており、イコラ
イズ用トランジスタ４がビット線対２を短絡させるよう
に接続されている。さらに、各ビット線と読み出しおよ
び書き込み回路との間にソースとドレインが共通になっ
たＮチャネルトランジスタとＰチャネルトランジスタか
らなるトランスファーゲート８が接続されており、その
うちＮチャネルトランジスタはカラムアドレス信号ＣＡ
９が選択状態のとき導通し、Ｐチャネルトランジスタは
カラムアドレス信号ＣＡ９と書き込み可能信号ＷＥ１０
が共に選択状態のときにのみ導通する。
ャージ用電源Ｖｃｃ（１）とビット線２との間に接続さ
れたプリチャージ用ＮチャネルＭＯＳトランジスタ３の
ゲートがプリチャージ電源１に接続されており、イコラ
イズ用トランジスタ４がビット線対２を短絡させるよう
に接続されている。さらに、各ビット線と読み出しおよ
び書き込み回路との間にソースとドレインが共通になっ
たＮチャネルトランジスタとＰチャネルトランジスタか
らなるトランスファーゲート８が接続されており、その
うちＮチャネルトランジスタはカラムアドレス信号ＣＡ
９が選択状態のとき導通し、Ｐチャネルトランジスタは
カラムアドレス信号ＣＡ９と書き込み可能信号ＷＥ１０
が共に選択状態のときにのみ導通する。
【０００９】上記構成によれば、読み出し時、トランス
ファーゲートのうちNチャネルトランジスタしか導通し
ないため、同一ワード線によって開いたメモリセルに接
続されたビット線対のうち一方の電位は降下し、他方の
電位はＶｃｃ-Ｖｔ以上に上がることはない。読み出し
が終りイコライズ用トランジスタ４によりビット線対が
Ｖｃｃ-Ｖｔまでプリチャージされる。このためビット
線対の電位の変化の振幅が従来の技術に比べて小さく、
よってプリチャージ時に流れる電流が小さくなる。
ファーゲートのうちNチャネルトランジスタしか導通し
ないため、同一ワード線によって開いたメモリセルに接
続されたビット線対のうち一方の電位は降下し、他方の
電位はＶｃｃ-Ｖｔ以上に上がることはない。読み出し
が終りイコライズ用トランジスタ４によりビット線対が
Ｖｃｃ-Ｖｔまでプリチャージされる。このためビット
線対の電位の変化の振幅が従来の技術に比べて小さく、
よってプリチャージ時に流れる電流が小さくなる。
【００１０】書き込み時（図２）は前述のように選択さ
れたビット線のみトランスファーゲートのＰチャネルト
ランジスタが導通し、そのビット線対のうち一方の電位
がＶｃｃに他方の電位が０Ｖになる。これにより低電圧
電源でも選択されたビット線対はＶｃｃと０Ｖになるの
で、メモリセルのスイッチングポイントを満たし書き込
みが可能となる。他方、選択されていないビット線対の
トランスファーゲートのＰチャネルトランジスタは導通
しないためそのビット線対の一方の電位は０Ｖに他方の
電位はＶｃｃ-Ｖｔまでしか上がらない。書き込みが終
ると読み出し時と同様ビット線対がイコライズされプリ
チャージ用トランジスタ３によりＶｃｃ-Ｖｔにプリチ
ャージされる。このときも各ビット線の電位の変化の振
幅が小さく流れる電流が小さくなる。
れたビット線のみトランスファーゲートのＰチャネルト
ランジスタが導通し、そのビット線対のうち一方の電位
がＶｃｃに他方の電位が０Ｖになる。これにより低電圧
電源でも選択されたビット線対はＶｃｃと０Ｖになるの
で、メモリセルのスイッチングポイントを満たし書き込
みが可能となる。他方、選択されていないビット線対の
トランスファーゲートのＰチャネルトランジスタは導通
しないためそのビット線対の一方の電位は０Ｖに他方の
電位はＶｃｃ-Ｖｔまでしか上がらない。書き込みが終
ると読み出し時と同様ビット線対がイコライズされプリ
チャージ用トランジスタ３によりＶｃｃ-Ｖｔにプリチ
ャージされる。このときも各ビット線の電位の変化の振
幅が小さく流れる電流が小さくなる。
【００１１】なお、図１に示すトランスファーゲート８
は図３のような回路に置き換えても良いのはいうまでも
ない。さらに本実施例では、読み出し及び書き込み時の
両方にトランスファーゲート８のＮチャネルトランジス
タを導通させたが、書き込み時は非導通であっても構わ
ない。
は図３のような回路に置き換えても良いのはいうまでも
ない。さらに本実施例では、読み出し及び書き込み時の
両方にトランスファーゲート８のＮチャネルトランジス
タを導通させたが、書き込み時は非導通であっても構わ
ない。
【００１２】
【発明の効果】上述したように本発明によればイコライ
ズおよびプリチャージの際、ビット線対に流れる電流が
従来に比べて小さくなり、これにより低消費電力半導体
メモリを実現でき、さらに低電源電圧でも動作が可能と
なる。
ズおよびプリチャージの際、ビット線対に流れる電流が
従来に比べて小さくなり、これにより低消費電力半導体
メモリを実現でき、さらに低電源電圧でも動作が可能と
なる。
【図１】本発明の半導体メモリの１実施例における回路
図
図
【図２】本発明の半導体メモリの１実施例におけるビッ
ト線の電位の変化を示した図
ト線の電位の変化を示した図
【図３】図１のトランスファーゲート８の他の実施例を
示す回路図
示す回路図
１ プリチャージ用電源 ２ ビット線対 ３ プリチャージ用ＮチャネルＭＯＳトランジスタ ８ トランスファーゲート
Claims (1)
- 【請求項１】ビット線対と、ＮチャネルＭＯＳトランジ
スタとＰチャネルトランジスタからなるトランスファー
ゲートと、プリチャージ用ＮチャネルＭＯＳトランジス
タと、プリチャージ用電源と、イコライズ用トランジス
タと、カラムアドレス信号線と、書き込み可能信号線を
具備し、 前記ビット線は前記トランスファーゲートを介するよう
に接続され、前記プリチャージ用NチャネルＭＯＳトラ
ンジスタのゲートとドレインは前記プリチャージ用電源
にソースは前記ビット線対に接続され、前記イコライズ
用トランジスタは前記ビット線対を短絡するように接続
され、前記トランスファーゲートのうちＮチャネルトラ
ンジスタは読み出し時に前記カラムアドレス信号が選択
状態のとき導通し、Ｐチャネルトランジスタは前記カラ
ムアドレス信号と前記書き込み可能信号がともに選択状
態のときのみ導通するように接続されたことを特徴とす
る半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7249032A JPH0991964A (ja) | 1995-09-27 | 1995-09-27 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7249032A JPH0991964A (ja) | 1995-09-27 | 1995-09-27 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0991964A true JPH0991964A (ja) | 1997-04-04 |
Family
ID=17186996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7249032A Pending JPH0991964A (ja) | 1995-09-27 | 1995-09-27 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0991964A (ja) |
-
1995
- 1995-09-27 JP JP7249032A patent/JPH0991964A/ja active Pending
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