CN110853685B - 半导体存储装置及其i/o电路 - Google Patents

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Abstract

一种半导体存储装置包括：SRAM存储单元，其由驱动晶体管、传输晶体管以及负载晶体管组成；I/O电路，其连接与所述存储单元连接的位线；以及工作模式控制电路，用于在恢复待机模式与正常工作模式之间切换所述I/O电路的工作模式。其中，所述I/O电路包括：写入驱动器，用于向所述位线写数据；读出放大器，用于从所述位线读数据；第一开关，插在所述位线与所述写入驱动器之间；第二开关，插在所述位线与所述读出放大器之间；预充电电路，用于对所述位线进行预充电；以及控制电路，用于根据来自所述工作模式控制电路的信号控制所述第一开关、所述第二开关以及所述预充电电路。

Description

半导体存储装置及其I/O电路
本申请是申请号为201410685195.8、申请日为2014年11月24日、发明名称为“半导体存储装置及其I/O电路”的发明专利申请的分案申请。
相关申请的交叉引用
本申请基于2014年3月3日提交的日本专利申请第2014-040521号并主张该日本专利申请的优先权，并在此通过引用并入该日本专利申请所公布的全部内容。
技术领域
本发明涉及半导体存储装置。
背景技术
在作为半导体存储装置之一的SRAM(静态随机存取存储器)中，为了减少漏电流，提出了各种各样的建议。
例如，提出了一种通过在SRAM恢复待机期间将存储单元的源极电位提高到高于VSS电平来减小漏电流的技术(日本未审查的专利申请公布文本第2004-206745号)。在该技术中，向所述存储单元的源极施加0.4V。另一方面，1.0V作为电源电位施加于位线。
除此之外，提出了一种在恢复待机期间将位线设置为浮置状态以防止由于诸如存储单元内部节点固定到低电平之类的硬件缺陷造成的流过过多的漏电流的技术(日本未审查的专利申请公布文本第2010-198729)。
在恢复待机电路的恢复待机模式下，通过将存储单元的源极电位提高到高于VSS电平来减小沟道漏电，从而减小整个模块的漏电流。在该模式下，向位线施加VDD电平的电压或比VDD低NMOS的阈值电压Vth的电压。另一方面，在最近的微制造工艺中，由于GIDL(Gate Induced Drain Leakage，栅诱导漏极泄漏电流)而造成经位线流向存取晶体管的衬底的漏电流较大，并且尤其在室温下，在正常的恢复待机电路中不能充分地减小漏电流。
本发明的发明人发现上述技术具有以下问题。在最近的微制造工艺中，由于GIDL(栅诱导漏极泄漏电流)而造成的经位线流向存取晶体管的衬底的漏电流是不可忽略的。尤其在室温下，与沟道漏电分量相比，GIDL分量占主要。因此，在日本未经审查的专利申请公布文本第2004-206745号公布的将存储单元的源极电位提高到高于VSS电平的恢复待机电路中，在室温下不能有效地减少漏电流。而且，如果按照日本未经审查的专利申请公布文本第2010-198729号所公布的在恢复待机期间将位线设置为浮置状态，则能减少由GIDL造成的(不仅由硬件缺陷造成的)流经位线的漏电流。然而，在日本未经审查的专利申请公布文本第2010-198729号中，存储单元的源极电位处于VSS电平，并且在高温下不能有效地减小漏电流。将位线设为浮置状态的另一个问题是增大了恢复返回时的峰值电流。如果将位线设为浮置状态，则在某些情况下由于漏电流等导致位线电位降低到VSS电平。当从恢复待机模式返回到正常工作模式时，通过预充电晶体管将位线从VSS电平充电到VDD电平。在正常工作中，对于每个MUX(Y-address multiplexer，Y-地址多路复用器)以及任一个正/反转(True/Bar)来说，待充电的位线的数量为一个位线对，因此一次充电的位线的数量被限定为所有位线数量/MUX/2。另一方面，当从恢复待机模式返回到正常工作模式时，可能在同一时间对所有位线进行充电。因为在正常工作期间预充电晶体管要在一个周期内将位线充电到VDD电平，所以它设计成具有相当大的尺寸。因此，如果预充电晶体管在同一时间对所有的位线进行充电，则会造成相当大的峰值电流流动，这能够引起瞬间地电压下降。图11是示意地示出在半导体存储装置的预充电期间电压下降的图。例如，电压下降能够引起附近的另外的模拟电路、逻辑电路等出现故障。而且，其能够引起可靠性缺陷，例如电迁移。
发明内容
根据本说明书的描述和附图，本发明的其它目的和新的特征将会变得清楚。
根据一种实施方式，一种半导体存储装置包括SRAM存储单元、连接位线的I/O(输入/输出)电路、以及用于切换所述I/O电路的工作模式的工作模式控制电路。所述I/O电路包括写入驱动器、读出放大器、插在所述位线与所述写入驱动器之间的第一开关、插在所述位线与所述读出放大器之间的第二开关、对所述位线进行预充电的预充电电路、以及控制所述第一开关、第二开关以及所述预充电电路的控制电路。在所述恢复待机模式下，所述控制电路断开所述第一开关、第二开关以及预充电电路，并且，当从所述恢复待机模式返回所述正常工作模式时所述控制电路使所述预充电电路使用与在所述正常工作模式下相比更小的驱动力对所述位线进行预充电。
一种经位线连接至存储单元的I/O电路包括：写入驱动器，用于向所述位线写数据；读出放大器，用于从所述位线读出数据；第一开关，插在所述位线与所述写入驱动器之间；第二开关，插在所述位线与所述读出放大器之间；预充电电路，用于对所述位线进行预充电；以及控制电路，用于根据所述I/O电路的工作模式(包括恢复待机模式和正常工作模式)控制所述第一开关、第二开关以及预充电电路。在所述恢复待机模式下，所述控制电路断开所述第一开关、第二开关以及预充电电路，并且，当从所述恢复待机模式返回所述正常工作模式时使所述预充电电路使用与在所述正常工作模式下相比更小的驱动力对所述位线进行预充电。
根据一种实施方式，当切换半导体存储装置中的工作模式时能够减小漏电流并且能够抑制位线的预充电电流。
附图说明
根据以下结合附图对一些实施方式的描述，上述或其他方面、优势以及特征将更加清楚，其中：
图1是示意地示出根据第一实施方式的半导体存储装置的结构的框图；
图2是更为详细地示出所述根据第一实施方式的半导体存储装置的结构的电路图；
图3是示出延迟电路的结构示例的图；
图4是根据第一实施方式的半导体存储装置中的信号的时序图；
图5是示意地示出根据第二实施方式的半导体存储装置的结构的电路图；
图6是示意地示出根据第三实施方式的半导体存储装置的结构的框图；
图7是示出根据第三实施方式的字线驱动器以及存储单元的电路图；
图8是根据第三实施方式的半导体存储装置中的信号的时序图；
图9是示意地示出根据第四实施方式的半导体存储装置的结构的电路图；
图10是根据第四实施方式的半导体存储装置中的信号的时序图；
图11是示意地示出在半导体存储装置的预充电期间电压下降的图。
具体实施方式
在下文中将根据附图对本发明的优选实施方式进行详细描述。需要说明的是，在对附图的描述中，相同的元件用相同的标记符号进行表示并不再赘述。
第一实施方式
以下对根据第一实施方式的半导体存储装置100进行描述。图1是示意地示出根据第一实施方式的半导体存储装置100的结构的框图。图2是更为详细地示出根据第一实施方式的半导体存储装置100的结构的电路图。如图1及图2所示，半导体存储装置100配置为SRAM。半导体存储装置100包括存储单元1、I/O电路2以及工作模式控制电路3。
半导体存储装置100包括多个存储单元、多个字线以及多个位线对。然而，需要说明的是，由于存储单元、字线以及位线对的配置分别相同，因此，在以下实施方式中对各存储单元、字线以及位线对不加以区分。
存储单元1包括NMOS晶体管N1至N4以及PMOS晶体管P1和P2。在存储单元1中，NMOS晶体管N1和N2用作传输晶体管，NMOS晶体管N3和N4用作驱动晶体管。PMOS晶体管P1和P2用作负载。
NMOS晶体管N1的漏极连接位线BT。NMOS晶体管N2的漏极连接位线BB。NMOS晶体管N1和N2的栅极连接字线WL。电源电位VDD施加到PMOS晶体管P1和P2的源极。PMOS晶体管P1的漏极连接NMOS晶体管N1的源极、NMOS晶体管N3的漏极、NMOS晶体管N4的栅极以及PMOS晶体管P2的栅极。PMOS晶体管P2的漏极连接NMOS晶体管N2的源极、NMOS晶体管N4的漏极、NMOS晶体管N3的栅极以及PMOS晶体管P1的栅极。NMOS晶体管N3和N4的源极接地(地电位VSS)。
I/O电路2包括写入驱动器21、读出放大器22、正常工作预充电电路23、恢复待机返回预充电电路24、写列开关25、读列开关26以及列I/O控制电路27。
写入驱动器21向位线BT以及位线BB写数据。读出放大器22从位线BT以及位线BB读数据。
正常工作预充电电路23包括PMOS晶体管P31到P33。PMOS晶体管P31的一端连接位线BT并且另一端连接位线BB。电源电位VDD施加至PMOS晶体管P32和P33的源极。PMOS晶体管P32的漏极连接位线BT。PMOS晶体管P33的漏极连接位线BB。从列I/O控制电路27向PMOS晶体管P31到P33的栅极输入预充电控制信号CPC。
恢复待机返回预充电电路24包括PMOS晶体管P41及P42。电源电位VDD施加至PMOS晶体管P41和P42的源极。PMOS晶体管P41的漏极连接位线BT。PMOS晶体管P42的漏极连接位线BB。从工作模式控制电路3向PMOS晶体管P41和P42的栅极输入恢复模式返回预充电信号RSPC。
写列开关25包括NMOS晶体管N51和N52。NMOS晶体管N51的一端连接位线BT并且另一端连接位线写入驱动器21。NMOS晶体管N52的一端连接位线BB并且另一端连接写入驱动器21。从列I/O控制电路27向NMOS晶体管N51和N52输入写开关控制信号CWSE。
读列开关26包括PMOS晶体管P61和P62。PMOS晶体管P61的一端连接位线BT并且另一端连接读出放大器22。PMOS晶体管P62的一端连接位线BB并且另一端连接读出放大器22。从列I/O控制电路27向PMOS晶体管P61和P62的栅极输入读开关控制信号CRSE。
列I/O控制电路27包括PMOS晶体管P71、NAND电路271和272以及反相器273。电源电位VDD施加至PMOS晶体管P71的源极。反相工作模式切换信号RSI输入至PMOS晶体管P71的栅极。预充电信号PC输入至NAND电路271的一个输入端，并且NAND电路271的输出端连接正常工作预充电电路23中的PMOS晶体管P31至P33的栅极并且输出预充电控制信号CPC。Y-选择信号Y0输入至NAND电路272的一个输入端，并且来自读出放大器22的读使能信号SE输入至NAND电路272的另一输入端。反相器273的输出端连接写列开关25中的NMOS晶体管N51和N52的栅极并且输出写开关控制信号CWSE。PMOS晶体管P71的漏极、读列开关26中的PMOS晶体管P61和P62的栅极、NAND电路271的另一输入端、NAND电路272的输出端以及反相器273的输入端相互连接。
工作模式控制电路3包括反相器31、延迟电路32、AND电路33、反相器34以及NAND电路35。工作模式切换信号RS输入至反相器31的输入端，并且从反相器31的输出端输出反相工作模式切换信号RSI，该反相工作模式切换信号RSI是工作模式切换信号RS的反相信号。延迟电路32的输入端连接反相器31的输出端并接收反相工作模式切换信号RSI。延迟电路32的输出端输出通过延迟反相工作模式切换信号RSI而生成的延迟反相工作模式切换信号RSI_D。AND电路33的一个输入端连接反相器31的输出端并且接收反相工作模式切换信号RSI。AND电路33的另一输入端连接延迟电路32的输出端并且接收延迟反相工作模式切换信号RSI_D。AND电路33的输出端输出预充电信号PC。反相器34的输入端连接延迟电路32的输出端并接收延迟反相工作模式切换信号RSI_D，并且输出端连接NAND电路35的一个输入端。NAND电路35的另一输入端连接反相器31的输出端并接收反相工作模式切换信号RSI。NAND电路35的输出端连接恢复待机返回预充电电路24中的PMOS晶体管P41和P42的栅极并输出恢复模式返回预充电信号RSPC。而且，反相工作模式切换信号RSI输出至列I/O控制电路27中的PMOS晶体管P71。
需要说明的是，例如，延迟电路32可以按照以下的方式配置。图3是示出延迟电路32的结构示例的图。延迟电路32包括缓冲器321、反相器322以及反相器323。
反相器322设置在其能够接收流经半导体存储装置100中的存储单元的反相工作模式切换信号RSI的供给的位置。在这个位置上，反相工作模式切换信号RSI输入至反相器322的输入端。
缓冲器321分别设置在与半导体存储装置100中的所述多个存储单元1相对应的多个I/O电路2的附近位置。多个缓冲器321串联连接。所述串联连接的多个缓冲器321的输入端连接反相器322的输出端。所述串联连接的多个缓冲器321的输出端连接反相器323的输入端。从反相器323的输出端输出延迟反相工作模式切换信号RSI_D。
以下对半导体存储装置100的操作进行说明。图4是根据第一实施方式的半导体存储装置100中的信号的时序图。首先对在正常工作模式下的NOP(非工作)状态下的操作进行说明。在该状态下，字线WL为低电平，Y-选择信号Y0和Y1均为低电平，并且工作模式切换信号RS为低电平。
由于Y-选择信号Y0和Y1均为低电平，因此读开关控制信号CRSE为高电平。从而，读列开关26断开并且读出放大器22、位线BT以及位线BB彼此电气断开。
由于读开关控制信号CRSE为高电平，因此写开关控制信号为低电平。从而，写列开关25断开，并且写入驱动器21、位线BT以及位线BB彼此电气断开。
由于工作模式切换信号RS为低电平，因此反相工作模式切换信号RSI为高电平，并且延迟反相工作模式切换信号RSI_D为高电平。从而，恢复模式返回预充电信号RSPC为高电平，并且恢复待机返回预充电电路24断开。
由于反相工作模式切换信号RSI为高电平并且延迟反相工作模式切换信号RSI_D为高电平，因此预充电信号PC为高电平。由于读开关控制信号CRSE也为高电平，因此预充电控制信号CPC为低电平。从而，正常工作预充电电路23导通，并且将位线BT以及位线BB被预充电至高电平。
如上所述，在正常工作模式的NOP状态下，位线BT以及位线BB通过正常工作预充电电路23而保持在高电平。需要说明的是，在该状态下，由于存储单元1中的NMOS晶体管N3和N4的源极接地(地电位VSS)，因此由于负载(PMOS晶体管P1和P2)、驱动晶体管(NMOS晶体管N3和N4)以及传输晶体管(NMOS晶体管N1和N2)的沟道漏电而造成漏电流从电源流向地。而且，由于传输晶体管的GIDL而造成漏电流从位线(电源)流向传输晶体管的衬底(地)。
接下来，对从正常工作模式转换到恢复待机模式(图4中的时序T1)的情形下的操作进行说明。当字线WL保持低电平时，工作模式切换信号RS从低电平变为高电平。需要说明的是，在恢复待机模式下，地址译码器中(未图示)的电源被切断，Y-选择信号Y0和Y1不确定。
反相工作模式切换信号RSI从高电平变为低电平。尽管Y-选择信号Y0和Y1不确定，但由于PMOS晶体管P71导通，因此读开关控制信号CRSE被驱动至高电平。从而，读列开关26断开，并且读出放大器22、位线BT以及位线BB彼此电气断开。
由于读开关控制信号CRSE为高电平，因此写开关控制信号CWSE为低电平。从而，写列开关25断开，并且写入驱动器21、位线BT以及位线BB彼此电气断开。
即使当反相工作模式切换信号RSI从高电平变为低电平，恢复模式返回预充电信号RSPC也保持为高电平，并且恢复待机返回预充电电路24断开。
当反相工作模式切换信号RSI从高电平变为低电平时，预充电信号PC变为低电平。从而，预充电控制信号CPC变为高电平，并且正常工作预充电电路23断开。
由于字线WL为低电平，因此传输晶体管断开。
如上所述，在恢复待机模式下，位线BT以及位线BB与半导体存储装置100中的其他电路电气断开并且处于浮置状态。因此，位线BT以及位线BB的电位被确定为使存储单元1以及其他电路的漏电流最小的电位。因此能够减小由于GIDL而造成的从位线流向传输晶体管的衬底的漏电流。
即使当反相工作模式切换信号RSI从高电平变为低电平，延迟反相工作模式切换信号RSI_D也不会立即从高电平变为低电平。具体地，延迟反相工作模式切换信号RSI_D在反相工作模式切换信号RSI从高电平变为低电平时起的一定延迟时间后从高电平变为低电平。
如上所述，在恢复待机模式下，位线BT以及位线BB处于浮置状态，并且因此能够减小由于GIDL而造成的从位线到传输晶体管的衬底的漏电流。
接下来，对从恢复待机模式转换到正常工作模式(图4中的时序T2)的情形下的操作进行说明。当字线WL保持为低电平时，工作模式切换信号RS从高电平变为低电平。需要说明的是，尽管未示出，但地址译码器的电源也被切断。因此，Y-选择信号Y0和Y1不确定。在恢复电源的一段时间后，Y-选择信号Y0和Y1变为低电平。
反相工作模式切换信号RSI从低电平变为高电平。尽管Y-选择信号Y0和Y1在最初是不确定的，但它们在一段时间后变为低电平，并且读开关控制信号CRSE被驱动至高电平。从而，读列开关26断开，并且读出放大器22、位线BT以及位线BB彼此电气断开。
由于读开关控制信号CRSE为高电平，因此写开关控制信号CWSE为低电平。从而，写列开关25断开，并且写入驱动器21、位线BT以及位线BB彼此电气断开。
即使当反相工作模式切换信号RSI从低电平变为高电平，延迟反相工作模式切换信号RSI_D也不会立即从低电平变为高电平。
当反相工作模式切换信号RSI变为高电平时，恢复模式返回预充电信号RSPC变为低电平。从而，恢复待机返回预充电电路24导通，并且将位线BT以及位线BB被预充电至高电平。
由于延迟反相工作模式切换信号RSI_D未立即从低电平变为高电平，因此即使当反相工作模式切换信号RSI变为高电平时，预充电信号PC仍保持在低电平。从而，预充电控制信号CPC保持在高电平，并且正常工作预充电电路23也保持为断开。因此，在当位线BT以及位线BB为了返回而由恢复待机返回预充电电路24对其进行预充电的期间，正常工作预充电电路23不进行预充电。
在从当反相工作模式切换信号RSI从低电平变为高电平起的一段时间后(图4中的时序T3)，延迟反相工作模式切换信号RSI_D从低电平变为高电平。结果，恢复模式返回预充电信号RSPC变为高电平，并且恢复待机返回预充电电路24断开。
另一方面，预充电信号PC变为高电平。由于读开关控制信号CRSE为高电平，因此预充电控制信号CPC变为低电平，并且正常工作预充电电路23导通。从而，半导体存储装置100返回正常工作模式。
如上所述，在从恢复待机模式返回正常工作模式时，位线BT以及位线BB在该返回后通过恢复待机返回预充电电路24充电至高电平持续一段时间。然后，在所述一段时间后，对位线BT以及位线BB进行预充电的电路由恢复待机返回预充电电路24变为正常工作预充电电路23，并且因此完成至正常工作模式的返回。
如上所述，在从恢复待机模式返回正常工作模式时，需要对半导体存储装置100中的位线BT和位线BB二者进行预充电，并且因此与在正常工作模式下相比需要更大的电流来进行预充电。由于半导体存储装置100中包含大量的位线，如果它们通过正常工作预充电电路23进行预充电，则在从恢复待机模式返回正常工作模式时对于预充电来说需要大的峰值电流。
另一方面，在半导体存储装置100中，恢复待机返回预充电电路24的驱动力设计成小于正常工作预充电电路23的驱动力。因此，能够抑制在从恢复待机模式返回正常工作模式时进行预充电时的峰值电流。
因此，在这种配置中，在从恢复待机模式返回正常模式时，与使用正常工作预充电电路进行预充电相比，能够防止例如电源电位下降或者电迁移等安全性缺陷的出现。
而且，在这种配置中，如上所述在恢复待机模式期间位线为浮置状态。因此能够减小由于GIDL而造成的从位线流向传输晶体管的衬底的漏电流。
第二实施方式
以下对根据第二实施方式的半导体存储装置200进行描述。图5是示意地示出根据第二实施方式的半导体存储装置200的结构的电路图。如图5所示，半导体存储装置200包括存储单元1、I/O电路4以及工作模式控制电路5。
I/O电路4具有如下结构：省去了第一实施方式所述的I/O电路2中的恢复待机返回预充电电路24并且正常工作预充电电路23和列I/O控制电路27分别替换为正常工作预充电电路43和列I/O控制电路47。I/O电路4中的其他配置与I/O电路2相同，因此不再赘述。
正常工作预充电电路43具有如下结构：正常工作预充电电路23中的PMOS晶体管P32和P33的源极连接预充电电源线PSL而不是VDD。
列I/O控制电路47具有如下结构：列I/O控制电路27中的NAND电路271变更为反相器471。反相器471的输入端、PMOS晶体管P71的漏极、读列开关26中的PMOS晶体管P61和P62的栅极、NAND电路272的输出端以及反相器273的输入端相互连接。反相器471的输出端连接正常工作预充电电路43中的PMOS晶体管P31至P33的栅极并输出预充电控制信号CPC。列I/O控制电路47的其他配置与列I/O控制电路27相同，因此不再赘述。
工作模式控制电路5包括反相器31、延迟电路32、OR电路51、NMOS晶体管N5以及PMOS晶体管P5。
反相器31以及延迟电路32与第一实施方式所述的工作模式控制电路3中的反相器31以及延迟电路32相同。
电源电位VDD施加至NMOS晶体管N5的漏极以及栅极。NMOS晶体管N5的源极连接预充电电源线PSL。电源电位VDD施加至PMOS晶体管P5的源极。PMOS晶体管P5的漏极连接预充电电源线PSL。
OR电路51的一个输入端连接反相器31的输出端并且接收反相工作模式切换信号RSI。OR电路51的另一个输入端连接延迟电路32的输出端并接收延迟反相工作模式切换信号RSI_D。OR电路51的输出端连接PMOS晶体管P5的栅极。
以下对半导体存储装置200的操作进行说明。半导体存储装置200中的信号的时序与图4所示的相同。
在正常工作模式下的NOP状态下，PMOS晶体管P5以及NMOS晶体管N5导通，并且电源电位VDD施加至预充电电源线PSL。
另一方面，在恢复待机模式下(图4中的时序T1)，PMOS晶体管P5断开并且NMOS晶体管N5导通。从而，比电源电位VDD小NMOS晶体管N5的Vth(阈值电压)的电压施加至预充电电源线PSL。由于预充电控制信号CPC为高电平，因此正常工作预充电电路43断开并且位线BT以及位线BB为浮置状态。
在从恢复待机模式返回正常工作模式的情形下(图4中的时序T2)，PMOS晶体管P5断开并且NMOS晶体管N5导通一段时间。另一方面，由于预充电控制信号CPC为低电平，因此位线BT以及位线BB被预充电。此时，比电源电位VDD小NMOS晶体管N5的Vth(阈值电压)的电压持续地施加至预充电电源线PSL。因此，缓慢地进行位线的预充电，并且因而能够像半导体存储装置100一样在预充电时减小峰值电流。
如上所述，根据这种配置，当在从恢复待机模式返回正常工作模式时对位线进行充电时，降低施加至正常工作预充电电路43中的充电晶体管的电源电位以降低充电晶体管的驱动能力。因此，就像半导体存储装置100一样，能够在返回时抑制峰值电流。
因而，在这种配置中，能够获得与根据第一实施方式的半导体存储装置100一样的有益效果。
第三实施方式
以下对根据第三实施方式的半导体存储装置300进行说明。图6是示意地示出根据第三实施方式的半导体存储装置300的结构的框图。如图6所示，半导体存储装置300具有如下结构：在半导体存储装置100中增加了字线驱动器6。
图7是示出根据第三实施方式的字线驱动器6以及存储单元1的电路图。字线驱动器6包括控制信号产生电路61、驱动电路62、恢复待机字线保持电路63、返回字线电源开关64以及字线电源开关65。
控制信号生成电路61包括反相器611至613、NOR电路614以及NAND电路615。从工作模式控制电路3向反相器611的输入端输入反相工作模式切换信号RSI。从反相器611的输出端输出返回字线电源开关控制信号LCM。从工作模式控制电路3向NOR电路614的一个输入端输入反相工作模式切换信号RSI。从工作模式控制电路3向NOR电路614的另一输入端输入延迟反相工作模式切换信号RSI_D。NOR电路614的输出端连接反相器612的输入端以及NAND电路615的一个输入端。从反相器612的输出端输出字线电源开关控制信号LCMW。反相器613的输入端连接反相器612的输出端并且接收字线电源开关控制信号LCMW。从反相器613的输出端向NAND电路615的另一输入端输出反相字线电源开关控制信号LCMWI。从NAND电路615的输出端输出恢复待机字线保持控制信号LCMWD。
返回字线电源开关64包括PMOS晶体管P6。电源电位VDD施加至PMOS晶体管P6的源极。PMOS晶体管P6的漏极连接字线驱动器电源线LCVDD。返回字线电源开关控制信号LCM输入至PMOS晶体管P6的栅极。
字线电源开关65包括PMOS晶体管P7。电源电位VDD施加至PMOS晶体管P7的源极。PMOS晶体管P7的漏极连接字线驱动器电源线LCVDD。PMOS晶体管P7的栅极连接反相器612的输出端并接收字线电源开关控制信号LCMW。
驱动电路62包括PMOS晶体管P11以及NMOS晶体管N11。PMOS晶体管P11以及NMOS晶体管N11构成反相电路。PMOS晶体管P11的源极连接返回字线电源开关64中的PMOS晶体管P6的漏极和字线电源开关65中的PMOS晶体管P7的漏极(即字线驱动器电源线LCVDD)。PMOS晶体管P11的漏极连接NMOS晶体管N11的漏极以及字线WL。NMOS晶体管N11的源极接地(地电位VSS)。字线选择信号WLS输入到PMOS晶体管P11和NMOS晶体管N11的栅极。
恢复待机字线保持电路63包括NMOS晶体管N6。NMOS晶体管N6的漏极连接位于驱动电路62与存储单元1之间的字线WL。NMOS晶体管N6的源极接地(地电位VSS)。NMOS晶体管N6的栅极连接NAND电路615的输出端并且接收恢复待机字线保持控制信号LCMWD。
以下对半导体存储装置300的操作进行说明。图8是根据第三实施方式的半导体存储装置300中的信号的时序图。首先，对正常工作模式下的NOP状态下的操作进行说明。在正常工作模式下的NOP状态下，工作模式切换信号RS为低电平。
此时，延迟反相工作模式切换信号RSI_D为高电平，因此，字线电源开关控制信号LCMW为低电平。从而，字线电源开关65导通并且驱动字线驱动器电源线LCVDD至高电平。
此时，反相工作模式切换信号RSI为高电平。从而，返回字线电源开关控制信号LCM为低电平，并且返回字线电源开关64导通并驱动字线驱动器电源线LCVDD至高电平。
由于字线电源开关控制信号LCMW为低电平，因此反相字线电源开关控制信号LCMWI为高电平。从而，恢复待机字线保持控制信号LCMWD为低电平，并且恢复待机字线保持电路63断开。
如上所述，在正常工作模式下，通过字线电源开关65以及返回字线电源开关64二者将字线驱动器电源线LCVDD驱动至高电平。
接下来，对从正常工作模式转换至恢复待机模式的情形下(图8中的时序T1)的操作进行说明。此时，工作模式切换信号RS由低电平变为高电平。
由于工作模式切换信号RS变为高电平，因此字线电源开关控制信号LCMW变为高电平，并且字线电源开关65断开。
由于反相工作模式切换信号RSI变为低电平，因此返回字线电源开关控制信号LCM变为高电平，并且返回字线电源开关64断开。
由于字线电源开关控制信号LCMW变为高电平，因此反相字线电源开关控制信号LCMWI变为低电平。从而，恢复待机字线保持控制信号LCMWD变为高电平，恢复待机字线保持电路63导通，并且所有的字线WL保持在低电平。
如上所述，在恢复待机模式下，字线驱动器电源线LCVDD处于浮置状态，因而减小了驱动电路62中的漏电流。而且，字线WL通过恢复待机字线保持电路63(而不是驱动电路62)保持在低电平。
接下来，对从恢复待机模式返回正常工作模式下(图8中的时序T2)的操作进行说明。此时，工作模式切换信号RS从高电平变为低电平。
即使当工作模式切换信号RS变为低电平时，延迟反相工作模式切换信号RSI_D不会立即由低电平变为高电平。字线电源开关控制信号LCMW也不会立即变为低电平，因而字线电源开关65保持断开。
另一方面，由于反相工作模式切换信号RSI变为高电平，因此返回字线电源开关控制信号LCM立即变为低电平、返回字线电源开关64导通，并且字线驱动器电源线LCVDD充电至高电平。
自反相工作模式切换信号RSI由低电平变为高电平的一段时间后(图8中的时序T3)，延迟反相工作模式切换信号RSI_D由低电平转换为高电平。
字线电源开关控制信号LCMW因而也变为低电平，字线电源开关65导通，并且字线驱动器电源线LCVDD被驱动至高电平。
如上所述，当从恢复待机模式返回正常工作模式时，字线驱动器电源线LCVDD在该返回后通过返回字线电源开关64充电至高电平一段时间。之后，字线电源开关65导通，并完成向正常工作模式的返回。为防止当对字线驱动器电源线LCVDD进行充电时峰值电流的增加，返回字线电源开关64的驱动力被设计为充分地小于字线电源开关65的驱动力。从而，与使用字线电源开关65进行充电相比，能够对字线驱动器电源线LCVDD缓慢地进行充电。因而能够防止由于充电期间峰值电流增加而造成的瞬时电压下降以及可靠性缺陷。
第四实施方式
以下对根据第四实施方式的半导体存储装置400进行描述。图9是示意地示出根据第四实施方式的半导体存储装置400的结构的电路图。如图9所示，半导体存储装置400具有如下结构：在半导体存储装置100中增加了源极电平(或电位)控制电路7。
源极电平控制电路7包括NMOS晶体管N15和N16。NMOS晶体管N15的漏极和栅极连接源极线ARVSS。NMOS晶体管N16的漏极连接源极线ARVSS。从工作模式控制电路3输出的反相工作模式切换信号RSI输入至NMOS晶体管N16的栅极。NMOS晶体管N15和N16的源极接地(地电位VSS)。
以下对半导体存储装置400的操作进行说明。图10是根据第四实施方式的半导体存储装置400中的信号的时序图。除源极电平控制电路7以外半导体存储装置400的操作与半导体存储装置100的操作相同，因此不再赘述。以下对源极电平控制电路7的操作进行说明。
在正常工作模式下，反相工作模式切换信号RSI为高电平。因此，通过源极电平控制电路7将源极线ARVSS驱动至低电平。
当从正常工作模式转换至恢复待机模式时(图10中的时序T1)，反相工作模式切换信号RSI由高电平变为低电平。由于反相工作模式切换信号RSI为低电平，因此源极电平控制电路7中的NMOS晶体管N16断开，并且由二极管连接形式的NMOS晶体管N15对源极线ARVSS进行驱动。从而，源极线ARVSS的电位取决于存储单元1的漏电流与二极管连接形式的NMOS晶体管N15的导通电流的比值。因此，源极线ARVSS的电位提高至高于地电位VSS，由此能够减小存储单元中的漏电流。
如上所述，在这种配置中，由于位线BT以及位线BB如在半导体存储装置100中一样在恢复待机模式下处于浮置状态，因此能够减小由于GIDL而造成的从位线至传输晶体管的衬底的漏电流。
而且，在这种配置中，在恢复待机模式下源极线ARVSS的电位通过源极电平控制电路7提高至高于地电位VSS电平。因而还能够减小由于沟道漏电而造成的漏电流。因而，在这种配置中能够进一步减小漏电流。
其他实施方式
本发明不限于以上所描述的实施方式，并且在不脱离本发明的范围内的前提下能进行各种各样的改变和修改。例如，根据第三实施方式以及第四实施方式的半导体存储装置中的I/O电路2和工作模式控制电路3可以分别由第二实施方式所述的I/O电路4和工作模式控制电路5代替。
而且，上述的实施方式中的半导体存储装置可以同时包括字线驱动器6和源极电平控制电路7。
以上实施方式中所述的晶体管仅作为示例。只要能够获得同样的操作可以做各种各样的修改，例如使用其他的晶体管或者改变导电类型。
尽管在前文对本发明的实施方式做了具体说明，但是本发明不限于上述的实施方式，并且在不脱离本发明的范围的前提下可以进行各种各样的变化和修改。
本领域普通技术人员可以根据需要将上述实施方式进行组合。
尽管本发明以几个实施方式进行说明，但是本领域的技术人员会意识到在权利要求的精神和范围内可以通过各种各样的变形例来实施本发明，并且本发明不限于上述的实施例。
而且，权利要求的范围不受上述的实施方式的限制。
此外，需要说明的是，申请人意在包括所有权利要求要素的等同方式，即使之后在实施期间会做修改。

Claims (28)

1.一种半导体设备中的静态随机存取存储电路，包括：
电源线；
多个字线；
一对位线；
多个存储单元，与所述多个字线以及所述一对位线连接，使得每一个存储单元与一个字线以及所述一对位线连接；
第一电路，该第一电路包括：
第一PMOS晶体管，具有连接在所述电源线和所述一对位线中的一个位线之间的源极-漏极路径，以及
第二PMOS晶体管，具有连接在所述电源线和所述一对位线中的另一个位线之间的源极-漏极路径；以及
第二电路，该第二电路包括：
第三PMOS晶体管，具有连接在所述电源线和所述一对位线中的一个位线之间的源极-漏极路径，以及
第四PMOS晶体管，具有连接在所述电源线和所述一对位线中的另一个位线之间的源极-漏极路径；
其中，连接所述第一PMOS晶体管和所述第二PMOS晶体管的栅极以接收第一控制信号，
其中，连接所述第三PMOS晶体管和所述第四PMOS晶体管的栅极以接收不同于所述第一控制信号的第二控制信号，
其中，所述静态随机存取存储电路具有恢复待机模式和正常工作模式，
其中，当所述静态随机存取存储电路处于所述恢复待机模式时，所述第一PMOS晶体管、所述第二PMOS晶体管、所述第三PMOS晶体管、以及所述第四PMOS晶体管分别通过所述第一控制信号和所述第二控制信号断开，以及
其中，当所述静态随机存取存储电路从所述恢复待机模式切换到所述正常工作模式时：
(1)通过所述第二控制信号导通所述第三PMOS晶体管和所述第四PMOS晶体管，并通过所述第一控制信号断开所述第一PMOS晶体管和所述第二PMOS晶体管，以及
(2)然后，通过所述第一控制信号导通所述第一PMOS晶体管和所述第二PMOS晶体管，并通过所述第二控制信号断开所述第三PMOS晶体管和所述第四PMOS晶体管。
2.根据权利要求1所述的静态随机存取存储电路，
其中，所述第一电路还包括第五PMOS晶体管，
该第五PMOS晶体管具有：
连接在所述一对位线之间的源极-漏极路径，以及
栅极，连接该栅极以接收所述第一控制信号。
3.根据权利要求1所述的静态随机存取存储电路，其中，所述第二电路的驱动性能小于所述第一电路的驱动性能。
4.一种半导体设备中的静态随机存取存储电路，包括：
电源线：
多个字线；
多个位线对；
多个存储单元，与所述多个字线以及所述多个位线对连接，使得一个存储单元与一个字线以及一对位线连接；
多个I/O电路，与所述多个位线对分别连接，每个I/O电路包括第一预充电电路和第二预充电电路；以及
延迟电路，接收第一控制信号并输出第二控制信号；
其中，所述第一预充电电路根据所述第一控制信号连接所述电源线和一对位线；
其中，所述第二预充电电路根据所述第二控制信号连接所述电源线和所述连接的一对位线；以及
其中，所述第一预充电电路包括：
第一PMOS晶体管，具有连接在所述电源线和所述连接的一对位线中的一个位线之间的源极-漏极路径；以及
第二PMOS晶体管，具有连接在所述电源线和所述连接的一对位线中的另一个位线之间的源极-漏极路径；以及
其中，所述第二预充电电路包括：
第三PMOS晶体管，具有连接在所述电源线和所述连接的一对位线中的一个位线之间的源极-漏极路径；以及
第四PMOS晶体管，具有连接在所述电源线和所述连接的一对位线中的另一个位线之间的源极-漏极路径。
5.根据权利要求4所述的静态随机存取存储电路，
其中，所述延迟电路包括多个缓冲器，以及
其中，所述多个缓冲器中的每一个布置在所述多个I/O电路中相应的I/O电路的附近。
6.根据权利要求4所述的静态随机存取存储电路，其中每个存储单元包括：
触发器，该触发器具有：
第一存储节点，
第二存储节点，
第一CMOS反相器，具有连接到所述第一存储节点的输出和连接到所述第二存储节点的输入，以及
第二CMOS反相器，具有连接到所述第二存储节点的输出和连接到所述第一存储节点的输入，
所述第一CMOS反相器包括第一负载PMOS晶体管和第一驱动NMOS晶体管，
所述第二CMOS反相器包括第二负载PMOS晶体管和第二驱动NMOS晶体管，以及
第一传输NMOS晶体管，其具有连接在所述第一存储节点和所述位线之间的源极-漏极路径、以及连接所述多个字线中的一个字线的栅电极，
第二传输NMOS晶体管，其具有连接在所述第二存储节点和所述位线之间的源极-漏极路径、以及连接所述多个字线中的一个字线的栅电极。
7.根据权利要求6所述的静态随机存取存储电路，其中所述多个I/O电路包括：
写入驱动器，与所述连接的一对位线连接，以及
读出放大器，与所述连接的一对位线连接。
8.根据权利要求7所述的静态随机存取存储电路，
其中，所述写入驱动器通过第一开关与所述连接的一对位线连接，以及
其中，所述读出放大器通过第二开关与所述连接的一对位线连接。
9.根据权利要求7所述的静态随机存取存储电路，
其中，所述第二预充电电路的驱动性能小于所述第一预充电电路的驱动性能。
10.一种半导体设备中的静态随机存取存储电路，包括：
多个字线；
多个位线对；
多个存储单元，与所述多个字线以及所述多个位线对连接，使得一个存储单元与一个字线以及所述多个位线对中的一个位线对连接；
多个I/O电路，分别与所述多个位线对连接，每个I/O电路包含预充电电路；以及
操作控制电路，该操作控制电路通过第一电源线与预充电电路连接，该操作控制电路具有接收第一控制信号并输出第二控制信号的延迟电路，
其中，所述预充电电路包括：
第一PMOS晶体管，具有连接在所述第一电源线和所述一个位线对中的一个位线之间的源极-漏极路径，
第二PMOS晶体管，具有连接在所述第一电源线和所述一个位线对中的另一个位线之间的源极-漏极路径，以及
第三PMOS晶体管，具有连接在所述一个位线和所述另一个位线之间的源极-漏极路径，
其中，所述第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管中的每一个都具有被连接以接收第三控制信号的栅极，
其中，所述操作控制电路具有：
第一MOS晶体管，通过该第一MOS晶体管的源极-漏极路径与所述第一电源线和第一电压节点连接，以及
第二MOS晶体管，通过该第二MOS晶体管的源极-漏极路径与所述第一电源线和所述第一电压节点连接，以及
其中，所述第一MOS晶体管具有基于所述第一控制信号和所述第二控制信号被控制的栅极，以及所述第二MOS晶体管具有与所述第一电压节点连接的栅极。
11.根据权利要求10所述的静态随机存取存储电路，其中，所述延迟电路包括多个缓冲器。
12.根据权利要求10所述的静态随机存取存储电路，其中每个存储单元包括：
触发器，该触发器具有：
第一存储节点，
第二存储节点，
第一CMOS反相器，具有连接到所述第一存储节点的输出和连接到所述第二存储节点的输入，以及
第二CMOS反相器，具有连接到所述第二存储节点的输出和连接到所述第一存储节点的输入，
所述第一CMOS反相器包括第一负载PMOS晶体管和第一驱动NMOS晶体管，
所述第二CMOS反相器包括第二负载PMOS晶体管和第二驱动NMOS晶体管，
第一传输NMOS晶体管，具有连接在所述第一存储节点和所述一个位线之间的源极-漏极路径，以及具有与所述多个字线中的一个字线连接的栅极，以及
第二传输NMOS晶体管，具有连接在所述第二存储节点和所述另一个位线之间的源极-漏极路径，以及具有与所述多个字线中的一个字线连接的栅极，
其中，所述第一负载PMOS晶体管、第二负载PMOS晶体管具有与所述第一电压节点连接的源极。
13.根据权利要求10所述的静态随机存取存储电路，其中，每个I/O电路包括通过第一开关与所述多个位线对中的一个位线对连接的写入驱动器、以及通过第二开关与所述多个位线对中的一个位线对连接的读出放大器。
14.根据权利要求10所述的静态随机存取存储电路，其中，每个I/O电路包括输出所述第三控制信号的I/O控制电路。
15.根据权利要求14所述的静态随机存取存储电路，其中，所述I/O控制电路包括输出所述第三控制信号的第一反相器。
16.根据权利要求14所述的静态随机存取存储电路，
其中，所述静态随机存取存储电路具有第一模式和第二模式，
其中，当所述静态随机存取存储电路处于所述第一模式时，所述第一MOS晶体管基于所述第一控制信号和所述第二控制信号而导通，以及
其中，当所述静态随机存取存储电路处于所述第二模式时，所述第二MOS晶体管基于所述第一控制信号和所述第二控制信号而断开。
17.根据权利要求10所述的静态随机存取存储电路，
其中，所述静态随机存取存储电路具有第一模式和第二模式，
其中，当所述静态随机存取存储电路处于所述第一模式时，所述第一MOS晶体管基于所述第一控制信号和所述第二控制信号而导通，以及
其中，当所述静态随机存取存储电路处于所述第二模式时，所述第二MOS晶体管基于所述第一控制信号和所述第二控制信号而断开。
18.根据权利要求17所述的静态随机存取存储电路，
其中，当所述静态随机存取存储电路处于所述第二模式时，所述第三控制信号为高电平，以及
其中，当所述静态随机存取存储电路处于所述第一模式时，所述第三控制信号为低电平。
19.根据权利要求18所述的静态随机存取存储电路，其中，所述第一模式是正常操作模式，所述第二模式是恢复待机模式。
20.一种半导体设备，包括：
存储单元；
一对位线，与所述存储单元电连接；
字线，沿与所述一对位线交叉的方向延伸，并与所述存储单元电连接；
预充电电路，通过所述一对位线与所述存储单元电连接；
工作模式控制电路，通过预充电电源线与所述预充电电路电连接；
其中，所述工作模式控制电路接收第一控制信号并向所述预充电电路输出第二控制信号，
其中，所述工作模式控制电路在由所述第一控制信号设定的第一模式下向所述预充电电源线输出第一电位，并在由所述第一控制信号设定的第二模式下输出低于所述第一电位的第二电位，以及
其中，所述预充电电路包括：
第一MOS晶体管，具有与所述预充电电源线连接的第一源极、与所述一对位线中的一个位线连接的第一漏极、和由第二控制信号控制的第一栅极，以及
第二MOS晶体管，具有与所述预充电电源线连接的第二源极、与所述一对位线中的另一个位线连接的第二漏极、和由第二控制信号控制的第二栅极。
21.根据权利要求20所述的半导体设备，其中，所述工作模式控制电路包括：
延迟电路，接收所述第一控制信号并输出第三控制信号，
第三MOS晶体管，具有均被提供所述第一电位的第三栅极和第三源极、和与所述预充电电源线连接的第三漏极，以及
第四MOS晶体管，具有接收所述第三控制信号的第四栅极、被提供所述第一电位的第四源极、和与所述预充电电源线连接的第四漏极。
22.根据权利要求21所述的半导体设备，其中，所述延迟电路包括多个缓冲器。
23.根据权利要求20所述的半导体设备，其中，所述存储单元包括：
触发器，该触发器具有：
第一存储节点，
第二存储节点，
第一CMOS反相器，具有连接到所述第一存储节点的输出和连接到所述第二存储节点的输入，以及
第二CMOS反相器，具有连接到所述第二存储节点的输出和连接到所述第一存储节点的输入，
所述第一CMOS反相器包括第一负载PMOS晶体管和第一驱动NMOS晶体管，
所述第二CMOS反相器包括第二负载PMOS晶体管和第二驱动NMOS晶体管；
第一传输NMOS晶体管，具有连接在所述第一存储节点和所述一对位线中的所述一个位线之间的源极-漏极路径，以及具有与所述字线连接的栅极，以及
第二传输NMOS晶体管，具有连接在所述第二存储节点和所述一对位线中的所述另一个位线之间的源极-漏极路径，以及具有与所述字线连接的栅极，其中，向所述第一负载PMOS晶体管、第二负载PMOS晶体管提供所述第一电位。
24.根据权利要求21所述的半导体设备，还包括：与所述一对位线连接的I/O电路，
其中，所述I/O电路包括：
所述预充电电路；
写入驱动器，通过第一开关与所述一对位线连接；以及
读出放大器，通过第二开关与所述一对位线连接。
25.根据权利要求24所述的半导体设备，其中，所述I/O电路包括输出所述第三控制信号的I/O控制电路。
26.根据权利要求25所述的半导体设备，其中，所述I/O控制电路包括输出所述第三控制信号的第一反相器。
27.根据权利要求21所述的半导体设备，
其中，所述第三控制信号在所述第二模式下为高电平，
其中，所述第三控制信号在所述第一模式下为低电平。
28.根据权利要求20所述的半导体设备，其中，所述第一模式是正常操作模式，所述第二模式是恢复待机模式。
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