JP5644717B2 - 半導体記憶装置、および、ビット線の充電方法 - Google Patents

Description

本件は、ビット線を有する半導体記憶装置、および、ビット線の充電方法に関する。

例えば、携帯電話等に搭載される半導体集積回路では、待機電力を削減するため、待機時において使用されていない回路部分の電源を部分的に切断する低消費電力モードが設定されている。低消費電力モードが設定された半導体集積回路のうち、例えば、ＳＲＡＭ（Static Random Access Memory）等のメモリマクロでは、低消費電力モードにおいて、メモリセルに接続されているビット線の電源が切断される。

このようなメモリマクロでは、低消費電力モードから通常動作モードへの復帰時、ビット線が電源に接続されてビット線の充電が行われる。このとき、メモリマクロの全てのビット線が一度に電源に接続されるため、メモリマクロに大電流が流れ、半導体集積回路全体で電源電圧降下が発生してしまう可能性がある。

これに対して、電源からビット線に流れる電流を小さくして、ビット線を徐々に充電することで、メモリマクロに一度に流れる電流を小さくする方法が存在する。

特開昭６３−１６１５９４号公報 特開２００６−１９６１６７号公報 特開平１１−１４４４６７号公報 特開平９−１８０４４９号公報

しかしながら、ビット線を徐々に充電する方法では、充電時間が必要以上に長く設定されていると、低消費電力モードから通常動作モードへの復帰動作で消費される電力が増大してしまう可能性がある。

発明の一観点によれば、以下のような半導体記憶装置が提供される。
この半導体記憶装置は、メモリセルアレイと、メモリセルアレイに配置された複数のビット線と、メモリセルアレイに配置されたダミービット線と、複数のビット線のそれぞれを充電する充電回路と、帰還経路の配線にダミービット線が用いられているリングオシレータと、リングオシレータの発振回数が、複数のビット線の数に基づいて設定された所定の回数に達すると、検出信号を出力するカウンタと、低消費電力モードから通常動作モードへの復帰を指示する復帰信号に応じて、充電回路による複数のビット線の充電を開始させるとともにリングオシレータの発振を開始させ、カウンタから出力された検出信号に応じて、充電回路による複数のビット線の充電を終了させる制御回路と、を有する。

開示の半導体記憶装置、および、ビット線の充電方法によれば、低消費電力モードから通常動作モードへの復帰時におけるビット線の充電時間を適切に設定することができ、復帰動作で消費される電力を低減することが可能となる。

第１の実施の形態に係る半導体記憶装置の一例を示す図である。 第２の実施の形態に係る半導体記憶装置の一例を示す回路図である。 第２の実施の形態に係る半導体記憶装置の動作の一例を示すタイミングチャートである。 第２の実施の形態に係る復帰時間設定回路の一例を示す回路図である。 第２の実施の形態に係る復帰時間設定回路の動作の一例を示すタイミングチャートである。 第２の実施の形態に係るリングオシレータの構造の一例を示す図である。 第２の実施の形態に係るメモリセルアレイの一例を示すレイアウト図である。 第２の実施の形態に係るメモリセルアレイの一例を示す拡大レイアウト図である。 第２の実施の形態に係るリングオシレータの変形例の構造を示す図である。

以下、実施の形態を図面を参照して説明する。
［第１の実施の形態］
図１は、第１の実施の形態に係る半導体記憶装置の一例を示す図である。

半導体記憶装置１０には、通常動作モードと、待機時において使用されていない回路部分の電源を部分的に切断する低消費電力モード（パワーダウンモード、または、スリープモードとも称す）とが設定されている。

半導体記憶装置１０は、例えば、ＳＲＡＭ、または、ＤＲＡＭ（Dynamic Random Access Memory）等のメモリマクロを構成するメモリセルアレイ１と、所定の数の複数のビット線２ａ，２ｂ…と、ダミービット線３と、充電回路４と、リングオシレータ５と、カウンタ６と、制御回路７とを有している。

ビット線２ａ，２ｂ…は、それぞれ、メモリセルアレイ１に配置されている。ビット線２ａ，２ｂ…は、それぞれ、メモリセルアレイ１に含まれているメモリセルと接続されている。ビット線２ａ，２ｂ…は、それぞれ、メモリセルから読み出されたデータ、および、メモリセルへ書き込まれるデータを伝送する。

ダミービット線３は、メモリセルアレイ１に配置されている。ダミービット線３は、ビット線２ａ，２ｂ…の救済用に設けられた冗長ビット線である。すなわち、ダミービット線３は、例えば、長さ、形状、材質等の構造が、ビット線２ａ，２ｂ…と同じである。ここで、ダミービット線３は、メモリセルアレイ１のメモリセルとは接続されていない。

充電回路４は、電源を有し、ビット線２ａ，２ｂ…のそれぞれに電圧を供給する。ここで、充電回路４は、ビット線２ａ，２ｂ…の全体に対して、一定の電流を供給する。
リングオシレータ５は、所定の周期で発振する。リングオシレータ５の帰還経路５ａの配線には、ダミービット線３が用いられている。ここで、リングオシレータ５は、ダミービット線３の充電および放電を繰り返して発振するため、リングオシレータ５の発振の周期には、ダミービット線３の充電にかかる時間が反映される。

また、ダミービット線３は、ビット線２ａ，２ｂ…と構造が同じであるため、ダミービット線３の充電にかかる時間には、各ビット線２ａ，２ｂ…を単体で充電した場合にかかる時間が反映される。すなわち、リングオシレータ５の発振の周期には、各ビット線２ａ，２ｂ…を単体で充電した場合にかかる時間が反映される。

カウンタ６は、リングオシレータ５の発振回数をカウントし、発振回数が所定の回数に達すると検出信号を出力する。ここで、所定の回数は、ビット線２ａ，２ｂ…の数に基づいて設定されている。例えば、ビット線２ａ，２ｂ…の数が、所定の回数に設定されている。

制御回路７は、外部から入力された低消費電力モードから通常動作モードへの復帰を指示する復帰信号に応じて、充電回路４によるビット線２ａ，２ｂ…の充電を開始させるとともに、リングオシレータ５の発振を開始させる。さらに、制御回路７は、カウンタ６から出力された検出信号に応じて、充電回路４によるビット線２ａ，２ｂ…の充電を終了させる。

次に、低消費電力モードから通常動作モードへの復帰時における半導体記憶装置１０の動作について説明する。
まず、外部から制御回路７に、低消費電力モードから通常動作モードへの復帰を指示する復帰信号が入力されると、制御回路７は、充電回路４によるビット線２ａ，２ｂ…の充電を開始させるとともに、リングオシレータ５の発振を開始させる。そして、リングオシレータ５の発振回数が、所定の回数に達すると、カウンタ６が検出信号を出力する。

次に、制御回路７が、カウンタ６から出力された検出信号に応じて、充電回路４によるビット線２ａ，２ｂ…の充電を終了させる。このようにして、ビット線２ａ，２ｂ…の充電時間が制御される。

このように、半導体記憶装置１０は、復帰信号に応じて、ビット線２ａ，２ｂ…の充電を開始するとともに、リングオシレータ５の発振を開始させる。さらに、半導体記憶装置１０は、リングオシレータ５の発振回数が、ビット線２ａ，２ｂ…の数に基づいて設定された所定の回数に達すると、これに応じて、ビット線２ａ，２ｂ…の充電を終了する。

この構成によれば、ビット線２ａ，２ｂ…の充電時間を、リングオシレータ５の発振の周期に、ビット線２ａ，２ｂ…の数に基づいて設定された所定の回数を掛けた時間に設定することができる。

ここで、半導体記憶装置１０では、リングオシレータ５の帰還経路５ａの配線に、ダミービット線３が用いられているため、上述したように、リングオシレータ５の発振の周期には、各ビット線２ａ，２ｂ…を単体で充電した場合にかかる時間が反映される。

すなわち、半導体記憶装置１０では、ビット線２ａ，２ｂ…の充電時間を、各ビット線２ａ，２ｂ…を単体で充電した場合にかかる時間とビット線２ａ，２ｂ…の数とを反映させた時間に設定することができる。

ここで、ビット線２ａ，２ｂ…の適切な充電時間は、各ビット線２ａ，２ｂ…を単体で充電した場合にかかる時間と、ビット線２ａ，２ｂ…の数とによって決まる。例えば、ビット線２ａ，２ｂ…の適切な充電時間は、各ビット線２ａ，２ｂ…を単体で充電した場合にかかる時間にビット線２ａ，２ｂ…の数を掛けた時間となる。

半導体記憶装置１０では、上述したようにビット線２ａ，２ｂ…の充電時間を、各ビット線２ａ，２ｂ…を単体で充電した場合にかかる時間とビット線２ａ，２ｂ…の数とを反映させた時間に設定することができるため、ビット線２ａ，２ｂ…の充電時間を適切に設定することができる。これにより、低消費電力モードから通常動作モードへの復帰動作で消費される電力を低減することが可能となる。

また、半導体記憶装置１０では、ビット線２ａ，２ｂ…の充電時間は、ダミービット線３の充電時間に基づいて設定されているため、ビット線２ａ，２ｂ…の充電時間に、プロセス変動を反映することができる。

［第２の実施の形態］
次に、第１の実施の形態の半導体記憶装置１０をより具体的にした実施の形態を、第２の実施の形態として説明する。

図２は、第２の実施の形態に係る半導体記憶装置の一例を示す回路図である。
半導体記憶装置１００には、通常動作モードと、待機時において使用されていない回路部分の電源を部分的に切断する低消費電力モードとが設定されている。

半導体記憶装置１００は、例えば、ＳＲＡＭ、または、ＤＲＡＭ等のメモリマクロを構成するメモリセルアレイの一部であるメモリセルアレイ部１１ａ，１１ｂ…と、各メモリセルアレイ部１１ａ，１１ｂ…に対して設けられたビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…とを有している。

なお、図２では、メモリセルアレイ部１１ａ，１１ｂと、ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂとを代表して図示しているが、半導体記憶装置１００は、他に多数のメモリセルアレイ部、および、ビット線を有している。ビット線は、例えば、３２本設けられている。

なお、メモリセルアレイ部１１ａ，１１ｂ…は、同じメモリセルアレイに含まれている。ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…は、同じメモリセルアレイに配置されている。

さらに、半導体記憶装置１００は、各メモリセルアレイ部１１ａ，１１ｂ…に対して設けられたプリチャージ回路１４ａ，１４ｂ…、および、ビット線充電回路１５ａ，１５ｂ…と、復帰時間設定回路２０と、信号線３１〜３４とを有している。

ビット線１２ａａ，１２ａｂは、それぞれ、メモリセルアレイ部１１ａに含まれているメモリセルと接続されている。ビット線１２ａａ，１２ａｂは、それぞれ、メモリセルから読み出されたデータ、および、メモリセルへ書き込まれるデータを伝送する。

その他のビット線１２ｂａ，１２ｂｂ…も、それぞれ、メモリセルアレイ部１１ｂ…に含まれているメモリセルと接続されており、ビット線１２ａａ，１２ａｂと同様の回路構造を有している。

プリチャージ回路１４ａは、通常動作モードにおいて、ビット線１２ａａ，１２ａｂをプリチャージする。プリチャージ回路１４ａは、ＮＡＮＤゲート４１と、Ｐチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（以下、ＰＭＯＳトランジスタと称す）４２〜４４とを有している。

ＮＡＮＤゲート４１の入力端子の一方は信号線３２に接続され、他方の入力端子は信号線３３に接続されている。ＰＭＯＳトランジスタ４２は、電源ＶＤＤとビット線１２ａａとの間に接続され、ゲート電極がＮＡＮＤゲート４１の出力端子に接続されている。

ＰＭＯＳトランジスタ４３は、電源ＶＤＤとビット線１２ａｂとの間に接続され、ゲート電極がＮＡＮＤゲート４１の出力端子に接続されている。ＰＭＯＳトランジスタ４４は、ビット線１２ａａとビット線１２ａｂとの間に接続され、ゲート電極がＮＡＮＤゲート４１の出力端子に接続されている。ＰＭＯＳトランジスタ４２〜４４がオンすると、電源ＶＤＤがビット線１２ａａ，１２ａｂに接続され、ビット線１２ａａ，１２ａｂがプリチャージされる。

その他のビット線１２ｂａ，１２ｂｂ…をそれぞれプリチャージするプリチャージ回路１４ｂ…も、プリチャージ回路１４ａと同様の回路構造を有している。
ビット線充電回路１５ａは、低消費電力モードにおいて、ビット線１２ａａ，１２ａｂを充電する。ビット線充電回路１５ａは、ＰＭＯＳトランジスタ５１〜５３と、ノードＮ１とを有している。ＰＭＯＳトランジスタ５１は、電源ＶＤＤとノードＮ１との間に接続され、ゲート電極が信号線３４に接続されている。

ＰＭＯＳトランジスタ５２は、ノードＮ１とビット線１２ａａとの間に接続され、ゲート電極が信号線３４に接続されている。ＰＭＯＳトランジスタ５３は、ノードＮ１とビット線１２ａｂとの間に接続され、ゲート電極が信号線３４に接続されている。ＰＭＯＳトランジスタ５１〜５３がオンすると、電源ＶＤＤがビット線１２ａａ，１２ａｂに接続され、ビット線１２ａａ，１２ａｂが充電される。

ここで、ＰＭＯＳトランジスタ５１〜５３は、プリチャージ回路１４ａのＰＭＯＳトランジスタ４２〜４４よりもサイズが小さい。ここで、サイズとは、例えば、ゲート幅をゲート長で割った値で定義される。このため、ＰＭＯＳトランジスタ５１〜５３に流れる電流は、ＰＭＯＳトランジスタ４２〜４４に流れる電流よりも小さい。これにより、ビット線充電回路１５ａは、プリチャージ回路１４ａよりも遅い速度でビット線１２ａａ，１２ａｂを充電する。

ビット線充電回路１５ｂは、低消費電力モードにおいて、ビット線１２ｂａ，１２ｂｂを充電する。ビット線充電回路１５ｂは、ＰＭＯＳトランジスタ５４，５５を有している。ＰＭＯＳトランジスタ５４は、ビット線充電回路１５ａのノードＮ１とビット線１２ｂａとの間に接続され、ゲート電極が信号線３４に接続されている。

ＰＭＯＳトランジスタ５５は、ノードＮ１とビット線１２ｂｂとの間に接続され、ゲート電極が信号線３４に接続されている。ＰＭＯＳトランジスタ５４，５５がオンすると、電源ＶＤＤがビット線１２ｂａ，１２ｂｂに接続され、ビット線１２ｂａ，１２ｂｂが充電される。

ここで、ＰＭＯＳトランジスタ５４，５５は、プリチャージ回路１４ｂのＰＭＯＳトランジスタよりもサイズが小さい。このため、ＰＭＯＳトランジスタ５４，５５に流れる電流は、プリチャージ回路１４ｂのＰＭＯＳトランジスタに流れる電流よりも小さい。これにより、ビット線充電回路１５ｂは、プリチャージ回路１４ｂよりも遅い速度でビット線１２ｂａ，１２ｂｂを充電する。

その他のビット線をそれぞれ充電するビット線充電回路も、ビット線充電回路１５ｂと同様の回路構造を有している。
復帰時間設定回路２０は、低消費電力モードにおける、ビット線充電回路１５ａ，１５ｂ…によるビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…の充電を制御する。復帰時間設定回路２０は、信号線３１，３２，３４と接続されている。信号線３１には、通常動作モードと低消費電力モードとを切り替えるＰＤ信号が供給される。

復帰時間設定回路２０は、ＰＤ信号に基づいて、ＰＤ１信号およびＰＤ２信号を生成する。さらに、復帰時間設定回路２０は、生成したＰＤ１信号を信号線３２に供給し、生成したＰＤ２信号を信号線３４に供給する。

ＰＤ１信号は、プリチャージ回路１４ａ，１４ｂ…を、通常動作モード時にイネーブル状態にし、低消費電力モード時にディスエーブル状態にする。ＰＤ２信号は、低消費電力モードにおいて、ビット線充電回路１５ａ，１５ｂ…によるビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…の充電の開始と終了を制御する。

また、信号線３３には、通常動作モードにおいて、プリチャージ回路１４ａ，１４ｂ…によるビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…のプリチャージの開始と終了を制御するＥＱ信号が供給される。

次に、半導体記憶装置１００の動作について説明する。
図３は、第２の実施の形態に係る半導体記憶装置の動作の一例を示すタイミングチャートである。

図３のタイミングチャートは、半導体記憶装置１００が、通常動作モードから低消費電力モードに移行し、さらに、低消費電力モードから通常動作モードに復帰する場合を示すものである。

まず、通常動作モードである初期状態では、ＰＤ信号は「Ｈ」、ＰＤ１信号は「Ｈ」、ＰＤ２信号は「Ｈ」に設定されている。ＰＤ１信号が「Ｈ」なので、例えば、プリチャージ回路１４ａでは、ＮＡＮＤゲート４１の出力信号は、ＥＱ信号に応じて変化する。すなわち、ＰＭＯＳトランジスタ４２〜４４は、ＥＱ信号に応じてオン、オフする。

つまり、ビット線１２ａａ，１２ａｂは、ＥＱ信号に応じてプリチャージされる。同様に、ビット線１２ｂａ，１２ｂｂ…も、ＥＱ信号に応じてプリチャージされる。
また、ＰＤ２信号が「Ｈ」なので、例えば、ビット線充電回路１５ａ，１５ｂでは、ＰＭＯＳトランジスタ５１〜５５はオフしている。つまり、ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂとビット線充電回路１５ａ，１５ｂとは切断されている。同様に、その他のビット線も、ビット線充電回路とは切断されている。

［タイミングＴ１］半導体記憶装置１００が、通常動作モードから低消費電力モードに移行し、ＰＤ信号が「Ｈ」から「Ｌ」に変化する。これに応じて、ＰＤ１信号が「Ｈ」から「Ｌ」に変化する。これにより、例えば、プリチャージ回路１４ａでは、ＮＡＮＤゲート４１の出力信号は、ＥＱ信号に関係することなく、「Ｈ」となる。すなわち、ＰＭＯＳトランジスタ４１〜４４は、オフする。

つまり、ビット線１２ａａ，１２ａｂとプリチャージ回路１４ａとが切断される。同様に、その他のビット線１２ｂａ，１２ｂｂ…とプリチャージ回路１４ｂ…とも切断される。

［タイミングＴ２］半導体記憶装置１００が、低消費電力モードから通常動作モードへの復帰動作を開始し、ＰＤ信号が「Ｌ」から「Ｈ」に変化する。これに応じて、ＰＤ２信号が「Ｈ」から「Ｌ」に変化する。これにより、例えば、ビット線充電回路１５ａ，１５ｂでは、ＰＭＯＳトランジスタ５１〜５５がオンし、ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂの充電が開始される。同様に、その他のビット線の充電も開始される。

［タイミングＴ３］ＰＤ２信号が「Ｌ」から「Ｈ」に変化する。これにより、例えば、ビット線充電回路１５ａ，１５ｂでは、ＰＭＯＳトランジスタ５１〜５５がオフし、ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂの充電が終了する。同様に、その他のビット線の充電も終了する。

また、ＰＤ１信号が「Ｌ」から「Ｈ」に変化する。これにより、ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…は、ＥＱ信号に応じてプリチャージされる。
このようにして、低消費電力モードから通常動作モードへの復帰が完了する。ここで、低消費電力モードから通常動作モードへの復帰時における、ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…の充電時間は、タイミングＴ２とタイミングＴ３との間の期間に相当する。また、この期間を、復帰時間と称することもある。

次に、復帰時間設定回路２０の詳細について説明する。
図４は、第２の実施の形態に係る復帰時間設定回路の一例を示す回路図である。
復帰時間設定回路２０は、入力端子２０１と、出力端子２０２，２０３と、ノードＮ２〜Ｎ４と、発振制御回路２１０と、ラッチ回路２２０と、リングオシレータ２３０と、リセット信号生成回路２４０と、カウンタ２５０と、ＰＤ２信号生成回路２６０とを有している。

入力端子２０１には、ＰＤ信号が入力される。ノードＮ２〜Ｎ４は、入力端子２０１と発振制御回路２１０との間に、それぞれがインバータを介して直列に接続されている。
発振制御回路２１０は、ＮＡＮＤゲート２１１と、複数のインバータを含むインバータ列２１２と、ＰＭＯＳトランジスタ２１３と、Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）２１４と、ノードＮ５とを有している。ＮＡＮＤゲート２１１の一方の入力端子は、ノードＮ４に直接接続され、他方の入力端子は、インバータ列２１２を介してノードＮ４に接続されている。

ＰＭＯＳトランジスタ２１３は、電源ＶＤＤとノードＮ５との間に接続され、ゲート電極に、Ｘ９信号が供給される。ＮＭＯＳトランジスタ２１４は、ノードＮ５と接地線との間に接続され、ゲート電極が、ＮＡＮＤゲート２１１の出力端子とインバータを介して接続されている。

ラッチ回路２２０は、ノードＮ５の信号を保持する。ラッチ回路２２０は、インバータ２２１，２２２を有している。インバータ２２１の入力端子はノードＮ５に接続されている。インバータ２２１は、Ｉ６信号を出力する。インバータ２２２の入力端子は、インバータ２２１の出力端子に接続され、出力端子は、インバータ２２１の入力端子に接続されている。

リングオシレータ２３０は、所定の周期で発振する。リングオシレータ２３０は、ＮＡＮＤゲート２３１と、複数のインバータを含むインバータ列２３２とを有している。ＮＡＮＤゲート２３１の一方の入力端子は、ラッチ回路２２０のインバータ２２１の出力端子に接続されている。ＮＡＮＤゲート２３１の他方の入力端子には、インバータ列２３２の出力端子が接続されている。インバータ列２３２は、ＮＡＮＤゲート２３１の出力端子に接続されている。インバータ列２３２は、Ｚ０信号を出力する。

リセット信号生成回路２４０は、ＮＡＮＤゲート２４１と、複数のインバータを含むインバータ列２４２，２４３とを有している。ＮＡＮＤゲート２４１の一方の入力端子は、ノードＮ３に直接接続され、他方の入力端子は、インバータ列２４２を介してノードＮ３に接続されている。ＮＡＮＤゲート２４１の出力端子には、インバータ列２４３が接続されている。インバータ列２４３は、Ｒ５信号を出力する。

カウンタ２５０は、リングオシレータ２３０が出力するＺ０信号の発振回数をカウントする。カウンタ２５０は、シフトレジスタを構成する複数のフリップフロップ（ＦＦ）回路２５１ａ〜２５１ｎと、複数のインバータを含むインバータ列２５２とを有している。フリップフロップ回路２５１ａには、Ｚ０信号が入力される。また、各フリップフロップ回路２５１ａ〜２５１ｎのリセット端子には、Ｒ５信号が入力される。

フリップフロップ回路２５１ｎは、出力端子２５３にＸ９信号を出力する。また、フリップフロップ回路２５１ｎは、反転出力端子２５４にＺ９信号を出力する。インバータ列２５２は、フリップフロップ回路２５１ｎの出力端子２５２に接続され、出力端子２０２にＰＤ１信号を出力する。

ここで、カウンタ２５０は、Ｒ５信号が入力されると、Ｚ０信号の発振回数のカウントを開始し、カウント値が、ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…の数に達すると、Ｘ９信号を反転させる。ここで、カウンタ２５０がＸ９信号を反転させる閾値となるカウント値は、例えば、フリップフロップ回路２５１ａ〜２５１ｎの数に応じて設定することができる。

なお、フリップフロップ回路２５１ａ〜２５１ｎの設計方法としては、予め所定の数のフリップフロップ回路を準備しておき、コンパイル時に、フリップフロップ回路を選択的に接続させたり、一部のフリップフロップ回路をバッファとして機能させる等して、フリップフロップ回路２５１ａ〜２５１ｎの数を設定する方法がある。

ＰＤ２信号生成回路２６０は、ＮＡＮＤゲート２６１と、複数のインバータを含むインバータ列２６２とを有している。ＮＡＮＤゲート２６１の一方の入力端子は、ノードＮ２に接続され、他方の入力端子には、Ｘ９信号が入力される。インバータ列２６２は、ＮＡＮＤゲート２６１の出力端子に接続され、ＰＤ２信号を出力端子２０３に出力する。

次に、復帰時間設定回路２０の動作について説明する。
図５は、第２の実施の形態に係る復帰時間設定回路の動作の一例を示すタイミングチャートである。なお、図５のタイミングチャートの時間軸は、図３に示したタイミングチャートに対応している。

通常動作モードである初期状態では、ＰＤ信号は「Ｈ」、Ｘ９信号は「Ｌ」、ＰＤ２信号は「Ｈ」、Ｉ６信号は「Ｌ」、Ｚ０信号は「Ｈ」、ＰＤ１信号は「Ｈ」に設定されている。

［タイミングＴ１］ＰＤ信号が「Ｈ」から「Ｌ」に変化する。これに応じて、リセット信号発生回路２４０のＮＡＮＤゲート２４１の出力信号が一時的に「Ｌ」となり、Ｒ５信号にパルスが発生する。これにより、カウンタ２５０のフリップフロップ回路２５１ａ〜２５１ｎがリセットされ、Ｘ９信号が「Ｌ」から「Ｈ」に変化する。そして、ＰＤ１信号は、「Ｈ」から「Ｌ」に変化する。

［タイミングＴ２］ＰＤ信号が「Ｌ」から「Ｈ」に変化する。これに応じて、発振制御回路２１０のＮＡＮＤゲート２１１の出力信号が一時的に「Ｌ」となり、ＮＭＯＳトランジスタ２１４が一時的にオンする。これにより、ノードＮ５の電位が下降し、Ｉ６信号が「Ｌ」から「Ｈ」に変化する。これにより、リングオシレータ２３０のＺ０信号が発振する。また、ＰＤ２信号が「Ｈ」から「Ｌ」に変化する。

［タイミングＴ３］Ｚ０信号の発振回数が、ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…の数に達すると、カウンタ２５０のフリップフロップ回路２５１ｎの出力端子２５３に出力される信号Ｘ９が「Ｈ」から「Ｌ」に変化する。これに伴い、ＰＤ１信号は「Ｌ」から「Ｈ」に変化し、ＰＤ２信号は「Ｌ」から「Ｈ」に変化する。また、発振制御回路２１０のＰＭＯＳトランジスタ２１３がオンし、ノードＮ５の電位が上昇し、Ｉ６信号が「Ｈ」から「Ｌ」に変化する。これにより、リングオシレータ２３０のＺ０信号の発振が止まる。

次に、リングオシレータ２３０の構造について説明する。
図６は、第２の実施の形態に係るリングオシレータの構造の一例を示す図である。
リングオシレータ２３０は、ＮＡＮＤゲート２３１と、インバータ列２３２を成す２段のインバータ２３２ａ，２３２ｂとを有している。ＮＡＮＤゲート２３１の一方の入力端子には、Ｉ６信号が入力され、他方の入力端子は、インバータ２３２ｂの出力端子に接続されている。インバータ２３２ａの入力端子は、ＮＡＮＤゲート２３１の出力端子に接続され、出力端子はインバータ２３２ｂの入力端子に接続されている。

ここで、ＮＡＮＤゲート２３１の出力端子とインバータ２３２ａの入力端子との間を接続する配線には、メモリセルアレイ部１１ａ，１１ｂ…が含まれているメモリセルアレイ１１に配置されたダミービット線１３ａが用いられている。また、インバータ２３２ａの出力端子とインバータ２３２ｂの入力端子との間を接続する配線には、メモリセルアレイ１１に配置されたダミービット線１３ｂが用いられている。

ここで、メモリセルアレイ１１には、ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…と、ダミービット線１３ａ，１３ｂとが配置されている。ダミービット線１３ａ，１３ｂは、ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…の救済用に設けられた冗長ビット線である。

すなわち、ダミービット線１３ａ，１３ｂは、例えば、長さ、形状、材質等の構造が、各ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…と同じである。なお、ダミービット線１３ａ，１３ｂは、メモリセルアレイ１１のメモリセルとは接続されていない。

このように、リングオシレータ２３０の帰還経路の配線に、ダミービット線１３ａ，１３ｂが用いられていることで、リングオシレータ２３０は、ダミービット線１３ａ，１３ｂの充電および放電を繰り返して発振する。すなわち、リングオシレータ２３０の発振の周期には、ダミービット線１３ａ，１３ｂの充電にかかる時間が反映される。

また、ダミービット線１３ａ，１３ｂは、ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…と構造が同じであるため、ダミービット線１３ａ，１３ｂの充電にかかる時間には、ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…を単体で充電した場合にかかる時間が反映される。

ここでは、ＮＡＮＤゲート２３１、インバータ２３２ａ，２３２ｂを構成するトランジスタを、ビット線充電回路１５ａ，１５ｂ…のＰＭＯＳトランジスタと同じサイズにし、インバータ２３２ａ，２３２ｂの閾値電圧を１/２ＶＤＤとしている。

これにより、ダミービット線１３ａ，１３ｂの充電にかかる時間を、各ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…を単体で充電した場合に係る時間に相当させることができる。すなわち、リングオシレータ２３０の発振の周期を、各ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…を単体で充電した場合に係る時間に相当させることができる。

次に、メモリセルアレイ１１のレイアウトについて説明する。
図７は、第２の実施の形態に係るメモリセルアレイの一例を示すレイアウト図である。
メモリセルアレイ１１には、複数のメモリセルおよびダミーセルがマトリックス状に配置されている。複数のダミーセルは、複数のメモリセルを包囲するように、メモリセルアレイ１１の外縁に配置されている。例えば、メモリセルアレイ１１には、２５６行、および、１５２列のメモリセルが配置されている。

メモリセルアレイ１１の列方向の一方には、入出力回路１０１が配置され、他方には、センスアンプ１０２を介して、他のメモリセルアレイ１０３が配置されている。メモリセルアレイ１０３には、例えば、５１２行、および、１５２列のメモリセルが配置されている。メモリセルアレイ１０３の列方向の一方には、さらに、他のメモリセルアレイ１０５がセンスアンプ１０４を介して配置されている。

メモリセルアレイ１１の行方向の一方には、ロウデコーダ１０６を介して、他のメモリセルアレイ１０９が配置されている。さらに、メモリセルアレイ１０３の行方向の一方には、ロウデコーダ１０８を介して、他のメモリセルアレイ１１０が配置されている。また、ロウデコーダ１０６に隣り合って、制御回路１０７が配置されている。

ダミービット線１３ａ，１３ｂは、メモリセルアレイ１１の列を成す複数のダミーセル上に延在している。
さらにメモリセルアレイのレイアウトについて詳細に説明する。

図８は、第２の実施の形態に係るメモリセルアレイの一例を示す拡大レイアウト図である。
メモリセルアレイ１１には、例えば、不純物拡散層とポリシリコン配線とメタル配線とが配置されている。領域１１１〜１１３には、ダミーセルが配置され、領域１１４にはメモリセルが配置されている。領域１１１，１１２には、ダミービット線１３ａ，１３ｂが配置されている。

ダミービット線１３ａとダミービット線１３ｂとの間には、電源線１２１が配置されている。領域１１３，１１４には、ビット線１２２，１２３が配置されている。ビット線１２２とビット線１２３との間には、電源線１２４が配置されている。また、ダミービット線１３ｂとビット線１２２との間には接地線１２５が配置されている。

以上説明してきたように、半導体記憶装置１００では、ＰＤ信号が「Ｌ」から「Ｈ」に変化すると、復帰時間設定回路２０は、ＰＤ２信号を「Ｈ」にしてビット線充電回路１５ａ，１５ｂによるビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…の充電を開始させるとともに、リングオシレータ２３０の発振を開始する。さらに、復帰時間設定回路２０は、リングオシレータ２３０の発振回数が、メモリセルアレイ１１に配置されたビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…の数に達すると、これに応じて、ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…の充電を終了する。

この構成によれば、ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…の充電時間を、リングオシレータ２３０の発振の周期に、ビット線の数を掛けた時間に設定することができる。

ここで、半導体記憶装置１００では、リングオシレータ２３０の帰還経路の配線に、ダミービット線１３ａ，１３ｂが用いられているため、上述したように、リングオシレータ２３０の発振の周期を、各ビット１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…を単体で充電した場合に係る時間に相当させることができる。

すなわち、半導体記憶装置１００では、ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…の充電時間を、各ビット１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…を単体で充電した場合に係る時間に、ビット線の数を掛けた時間に設定することができる。この時間は、ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…の適切な充電時間に相当する。

このように、半導体記憶装置１００では、ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…の充電時間を適切に設定することができ、低消費電力モードから通常動作モードへの復帰動作で消費される電力を低減することが可能となる。

また、半導体記憶装置１００では、ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…の充電時間は、ダミービット線１３ａ，１３ｂの充電時間に基づいて設定されているため、ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…の充電時間に、プロセス変動を反映することができる。

また、半導体記憶装置１００では、リングオシレータ２３０の帰還経路の配線に、複数のダミービット線１３ａ，１３ｂを用いている。これにより、リングオシレータ２３０の発振の周期に、ダミービット線の充電にかかる時間を平均化して反映させることができる。

これにより、ダミービット線の製造ばらつき等により、リングオシレータ２３０の発振の周期が、ビット１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…を単体で充電した場合に係る時間から、大きくずれてしまう可能性を低減することができる。

（変形例）
次に、第２の実施の形態のリングオシレータ２３０の変形例について説明する。
図９は、第２の実施の形態に係るリングオシレータの変形例の構造を示す図である。

リングオシレータ２３０ａは、ＮＡＮＤゲート２３１と、インバータ列２３２を成す４段のインバータ２３２ａ，２３２ｂ，２３２ｃ，２３２ｄとを有している。
ＮＡＮＤゲート２３１の一方の入力端子には、Ｉ６信号が入力され、他方の入力端子は、インバータ２３２ｄの出力端子に接続されている。インバータ２３２ａの入力端子は、ＮＡＮＤゲート２３１の出力端子に接続されている。

インバータ２３２ｂの入力端子は、インバータ２３２ａの出力端子に接続されている。インバータ２３２ｃの入力端子は、インバータ２３２ｂの出力端子に接続されている。インバータ２３２ｄの入力端子は、インバータ２３２ｃの出力端子に接続されている。

ここで、ＮＡＮＤゲート２３１の出力端子とインバータ２３２ａの入力端子との間を接続する配線には、メモリセルアレイ１１に配置されたダミービット線１３ａが用いられている。さらに、インバータ２３２ａの出力端子とインバータ２３２ｂの入力端子との間を接続する配線には、メモリセルアレイ１１に配置されたダミービット線１３ｂが用いられている。

さらに、インバータ２３２ｂの出力端子とインバータ２３２ｃの入力端子との間を接続する配線には、メモリセルアレイ１１に配置されたダミービット線１３ｃが用いられている。さらに、インバータ２３２ｃの出力端子とインバータ２３２ｄの入力端子との間を接続する配線には、メモリセルアレイ１１に配置されたダミービット線１３ｄが用いられている。

ここで、メモリセルアレイ１１には、ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…と、ダミービット線１３ａ〜１３ｄとが配置されている。
このように、リングオシレータ２３０ａの帰還経路の配線に、ダミービット線１３ａ〜１３ｄが用いられることで、リングオシレータ２３０ａの発振の周期には、ダミービット線１３ａ〜１３ｄの充電にかかる時間が反映される。

また、ダミービット線１３ａ〜１３ｄは、ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…と構造が同じであるため、ダミービット線１３ａ〜１３ｄの充電にかかる時間には、ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…を単体で充電した場合にかかる時間が反映される。

ここでは、ＮＡＮＤゲート２３１、インバータ２３２ａ〜２３２ｄを構成するトランジスタを、ビット線充電回路１５ａ，１５ｂ…のＰＭＯＳトランジスタと同じサイズにし、インバータ２３２ａ〜２３２ｄの閾値電圧を１/２ＶＤＤとしている。

これにより、ダミービット線１３ａ〜１３ｄの充電にかかる時間を、ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…を２本分、単体で充電した場合に係る時間に相当させることができる。すなわち、リングオシレータ２３０ａの発振の周期を、ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…を２本分、単体で充電した場合に係る時間に相当させることができる。

また、リングオシレータ２３０ａを用いた場合、復帰時間設定回路２０のカウンタ２５０は、カウント値が、ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…の数の半分の数に達すると、Ｘ９信号を反転させる。

このため、リングオシレータ２３０ａを用いた半導体記憶装置１００では、ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…の充電時間を、ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…を２本分、単体で充電した場合にかかる時間に、ビット線の数の半分の数を掛けた時間に設定することができる。この時間は、ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…の適切な充電時間に相当する。

このように、リングオシレータ２３０ａを用いた場合でも、ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…の充電時間を適切に設定することができ、低消費電力モードから通常動作モードへの復帰動作で消費される電力を低減することが可能となる。

なお、ここでは、４本のダミービット線を用いて、２本のビット線を単体で充電した場合にかかる時間を生成しているが、用いるダミービット線の数、または、充電時間を生成する対象となるビット線の本数は、適宜設定することができる。

また、このとき、カウンタ２５０の閾値となるカウント値は、ビット線１２ａａ，１２ａｂ，１２ｂａ，１２ｂｂ…の数を、充電時間を生成する対象となるビット線の本数で割った値に設定される。

１ メモリセルアレイ
２ａ，２ｂ ビット線
３ ダミービット線
４ 充電回路
５ リングオシレータ
５ａ 帰還経路
６ カウンタ
７ 制御回路
１０ 半導体記憶装置

Claims (3)

1. メモリセルアレイと、
   前記メモリセルアレイに配置された複数のビット線と、
   前記メモリセルアレイに配置されたダミービット線と、
   前記複数のビット線のそれぞれを充電する充電回路と、
   帰還経路の配線に前記ダミービット線が用いられているリングオシレータと、
   前記リングオシレータの発振回数が、前記複数のビット線の数に基づいて設定された所定の回数に達すると、検出信号を出力するカウンタと、
   低消費電力モードから通常動作モードへの復帰を指示する復帰信号に応じて、前記充電回路による前記複数のビット線の充電を開始させるとともに前記リングオシレータの発振を開始させ、前記カウンタから出力された検出信号に応じて、前記充電回路による前記複数のビット線の充電を終了させる制御回路と、
   を有することを特徴とする半導体記憶装置。
2. 前記所定の回数は、前記複数のビット線の数、および、前記リングオシレータの前記配線に用いられる前記ダミービット線の数に基づいて設定されていること、
   を特徴とする請求項１記載の半導体記憶装置。
3. 低消費電力モードから通常動作モードへの復帰を指示する復帰信号に応じて、メモリセルアレイに配置された複数のビット線の充電を開始するとともに、帰還経路の配線に前記メモリセルアレイに配置されたダミービット線が用いられているリングオシレータの発振を開始させ、
   前記リングオシレータの発振回数が、前記複数のビット線の数に基づいて設定された所定の回数に達すると、これに応じて、前記複数のビット線の充電を終了する、
   ことを特徴とするビット線の充電方法。

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