JP2004079044A - 半導体メモリ - Google Patents
半導体メモリ Download PDFInfo
- Publication number
- JP2004079044A JP2004079044A JP2002235896A JP2002235896A JP2004079044A JP 2004079044 A JP2004079044 A JP 2004079044A JP 2002235896 A JP2002235896 A JP 2002235896A JP 2002235896 A JP2002235896 A JP 2002235896A JP 2004079044 A JP2004079044 A JP 2004079044A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- substrate
- semiconductor memory
- supplied
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】半導体メモリのアクセス時間を短縮するとともにスタンバイ電流を削減する。
【解決手段】第１ドライバ回路の第１バッファは、ワード線に供給する電圧をそれぞれ生成する。２ドライバ回路の第２バッファは、第１バッファに同期して動作し、第１基板線に供給する電圧をそれぞれ生成する。各第２バッファは、メモリセルのアクセス時に、第１基板線に転送トランジスタおよび駆動トランジスタの閾値電圧を低くする電圧を供給し、スタンバイ時に、転送トランジスタおよび駆動トランジスタの閾値電圧を高くする電圧を供給する。このため、メモリセルのアクセス時の動作速度を向上でき、スタンバイ時のリーク電流を削減できる。この結果、半導体メモリの動作時にアクセス時間を短縮でき、スタンバイ時にスタンバイ電流を削減できる。
【選択図】 図１
【解決手段】第１ドライバ回路の第１バッファは、ワード線に供給する電圧をそれぞれ生成する。２ドライバ回路の第２バッファは、第１バッファに同期して動作し、第１基板線に供給する電圧をそれぞれ生成する。各第２バッファは、メモリセルのアクセス時に、第１基板線に転送トランジスタおよび駆動トランジスタの閾値電圧を低くする電圧を供給し、スタンバイ時に、転送トランジスタおよび駆動トランジスタの閾値電圧を高くする電圧を供給する。このため、メモリセルのアクセス時の動作速度を向上でき、スタンバイ時のリーク電流を削減できる。この結果、半導体メモリの動作時にアクセス時間を短縮でき、スタンバイ時にスタンバイ電流を削減できる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、スタティックＲＡＭに関する。
【０００２】
【従来の技術】
近時、スタティックＲＡＭ（以下、ＳＲＡＭと称する）を搭載するシステムの動作周波数が高くなってきている。また、特に、携帯機器において装置全体の消費電力を削減するために、消費電力の低いＳＲＡＭが要求されている。このような中、アクセス時間が早く、かつスタンバイ期間における消費電流（スタンバイ電流）が少ないＳＲＡＭが要求されている。
特開平１１−１６３６３号公報には、メモリセルが６つのトランジスタで構成されているＳＲＡＭにおいて、転送トランジスタと負荷トランジスタの基板（ｐウエル領域）をワード線に接続する構造が開示されている。
【０００３】
この公報のＳＲＡＭでは、転送トランジスタおよび負荷トランジスタの閾値電圧は、メモリセルをアクセスするためにワード線が高レベルに変化しているときに低くなり、メモリセル内のデータを保持するためにワード線が低レベルに変化しているときに高くなる。メモリセルのアクセス時には、転送トランジスタおよび負荷トランジスタを流れる電流が増加するため、アクセス時間は短縮される。また、スタンバイ時には、転送トランジスタおよび負荷トランジスタのリーク電流が減少するため、スタンバイ電流は削減される。
【０００４】
また、特開２０００−１１４３９９号公報には、メモリセルが６つのトランジスタで構成されるＳＲＡＭにおいて、転送トランジスタおよび駆動トランジスタのゲートをそれぞれ自身の基板に接続する構造が開示されている。また、一般的なＳＲＡＭと同様に、負荷トランジスタおよび駆動トランジスタにより、入力と出力とが互いに接続された２つのＣＭＯＳインバータが形成されている。
【０００５】
この公報のＳＲＡＭでは、転送トランジスタの閾値電圧は、メモリセルをアクセスするためにワード線が高レベルに変化しているときに低くなり、メモリセル内のデータを保持するためにワード線が低レベルに変化しているときに高くなる。駆動トランジスタの閾値電圧は、ゲートに低レベルが与えられているときに低くなる。そして、メモリセルのアクセス時には、転送トランジスタを流れる電流が増加するため、アクセス時間は短縮される。また、スタンバイ時には、負荷トランジスタおよび駆動トランジスタにより構成される２つのＣＭＯＳインバータのうち、負荷トランジスタがオンしているＣＭＯＳインバータのリーク電流が減少するため、スタンバイ電流は削減される。
【０００６】
【発明が解決しようとする課題】
一般に、ＳＲＡＭ等の半導体集積回路では、トランジスタのレイアウトサイズを小さくするため、これ等トランジスタの基板領域（ウエル領域）は、多数のトランジスタで共有されている。換言すれば、多数のトランジスタに対応して１つのウエル領域が形成されている。このため、上述した従来技術では、ワード線をトランジスタの基板に接続した場合、ワード線を駆動するワードドライバは、ワード線だけでなく基板の負荷も駆動しなくてはならない。この結果、トランジスタの閾値電圧を低くしても、メモリセルのアクセス時間は遅くなってしまう。
【０００７】
また、転送トランジスタおよび駆動トランジスタを構成するｎＭＯＳトランジスタは、ソースおよびドレインがｎ形拡散層で形成されている。このため、ワード線の高レベル電圧が、ｐｎ接合の順方向電圧より高い場合、基板（ｐ形ウエル領域）にワード線の高レベル電圧が供給されるとｐ形ウエル領域からｎＭＯＳトランジスタのソースまたはドレインに電流が流れてしまう。この結果、メモリセルのアクセス時に誤動作（データの破壊または誤ったデータの読み出し）するおそれがある。
【０００８】
本発明の目的は、半導体メモリのアクセス時間を短縮するとともにスタンバイ電流を削減することにある。
本発明の別の目的は、メモリセルのアクセス時の誤動作を防止することにある。
【０００９】
【課題を解決するための手段】
請求項１および請求項２の半導体メモリでは、メモリセルは、転送トランジスタおよび駆動トランジスタを有している。転送トランジスタのゲートは、ワード線にそれぞれ接続されている。転送トランジスタおよび駆動トランジスタの基板は、第１基板線にそれぞれ接続されている。第１ドライバ回路の第１バッファは、ワード線に供給する電圧をそれぞれ生成する。２ドライバ回路の第２バッファは、第１バッファに同期して動作し、第１基板線に供給する電圧をそれぞれ生成する。転送トランジスタおよび駆動トランジスタの基板電圧は、ワード線の選択・非選択に応じて変化する。このため、転送トランジスタおよび駆動トランジスタの閾値電圧は、ワード線の選択・非選択に応じて変化する。
【００１０】
各第２バッファは、ワード線の選択中（メモリセルのアクセス時）に、第１基板線に転送トランジスタおよび駆動トランジスタの閾値電圧を低くする電圧を供給し、ワード線の非選択中（スタンバイ時）に、転送トランジスタおよび駆動トランジスタの閾値電圧を高くする電圧を供給する。このため、メモリセルのアクセス時の動作速度を向上でき、スタンバイ時のリーク電流を削減できる。ワード線と第１基板線は、それぞれ第１バッファおよび第２バッファに接続されているため、第１基板線の電圧をワード線と異なる電圧に設定できる。第１基板線の電圧をワード線の電圧と独立に設定できるため、メモリセルの電気的特性を向上できる。この結果、半導体メモリの動作時にアクセス時間を短縮でき、スタンバイ時にスタンバイ電流を削減できる。
【００１１】
請求項３の半導体メモリでは、各第２バッファは、ワード線の選択時に第１基板線に電源電圧を供給する。このため、第１基板線に供給する高レベル側の電圧を生成する回路を不要にできる。この結果、半導体メモリのチップサイズの増加を防止でき、消費電力の増加を防止できる。
請求項４の半導体メモリでは、各第２バッファは、ワード線の選択時に、転送トランジスタおよび駆動トランジスタのソース、ドレインと基板との間に形成されるｐｎ接合の順方向電圧より低い第１電圧を第１基板線に供給する。このため、メモリセルのアクセス時にトランジスタに順方向電圧が流れることを防止できる。すなわち、メモリセルが誤動作することを防止できる。
【００１２】
請求項５の半導体メモリでは、各第２バッファは、ワード線の非選択時に第１基板線に接地電圧を供給する。このため、第１基板線に供給する低レベル側の電圧を生成する回路を不要にできる。この結果、半導体メモリのチップサイズの増加および消費電力の増加を防止できる。
請求項６の半導体メモリでは、負電圧生成回路は、負電圧を生成する。各第２バッファは、ワード線の非選択時に第１基板線に負電圧を供給する。このため、スタンバイ時に、メモリセルの転送トランジスタおよび駆動トランジスタのリーク電流を削減でき、スタンバイ電流をさらに削減できる。
【００１３】
請求項７の半導体メモリでは、各第２バッファは、ワード線の非選択時に第１基板線に接地電圧を供給する。このため、第１基板線に供給する高レベル側の電圧を生成する回路を不要にできる。この結果、半導体メモリのチップサイズの増加および消費電力の増加を防止できる。
請求項８および請求項９の半導体メモリでは、メモリセルは、転送トランジスタおよび負荷トランジスタを有している。転送トランジスタのゲートは、ワード線にそれぞれ接続されている。負荷トランジスタの基板は、第２基板線それぞれ接続されている。第１ドライバ回路の第１バッファは、ワード線に供給する電圧をそれぞれ生成する。第３ドライバ回路の第３バッファは、第１バッファに同期して動作し、第２基板線に供給する電圧をそれぞれ生成する。このため、負荷トランジスタの閾値電圧は、ワード線の選択・非選択に応じて変化する。
【００１４】
各第３バッファは、ワード線の選択中（メモリセルのアクセス時）に、第２基板線に負荷トランジスタの閾値電圧を低くする電圧を供給し、ワード線の非選択中（スタンバイ時）に、第２基板線に負荷トランジスタの閾値電圧を高くする電圧を供給する。このため、メモリセルのアクセス時の動作速度を向上でき、スタンバイ時のリーク電流を削減できる。ワード線と第２基板線は、それぞれ第１バッファおよび第３バッファに接続されているため、第２基板線の電圧をワード線と異なる電圧に設定できる。第２基板線の電圧をワード線の電圧と独立に設定できるため、メモリセルの電気的特性を向上できる。この結果、半導体メモリの動作時にアクセス時間を短縮でき、スタンバイ時にスタンバイ電流を削減できる。
【００１５】
請求項１０の半導体メモリでは、昇圧回路は、電源電圧より高い昇圧電圧を生成する。各第３バッファは、ワード線の選択時に第２基板線に電源電圧を供給し、ワード線の非選択時に第２基板線に電源電圧より高い昇圧電圧を供給する。このため、スタンバイ時に、メモリセルの転送トランジスタおよび駆動トランジスタのリーク電流を削減でき、スタンバイ電流をさらに削減できる。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されていることを示している。頭に”／”が付く信号は、負論理を示している。図中の二重丸は、外部端子を示している。以降の説明では、”チップセレクト信号”を”／ＣＳ信号”というように、信号名を略して表す場合がある。図１は、本発明の半導体メモリの第１の実施形態を示している。この実施形態は、請求項１、請求項２、請求項３および請求項５に対応している。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してＳＲＡＭとして形成されている。
【００１７】
ＳＲＡＭは、コマンドバッファ１０、アドレスバッファ１２、データ入出力バッファ１４、動作制御回路１６、アドレスデコーダ１８、２０およびメモリコア２２を有している。
コマンドバッファ１０は、外部からコマンド信号（チップセレクト信号／ＣＳ、書き込みイネーブル信号／ＷＥおよび出力イネーブル信号／ＯＥ）を受信する。アドレスバッファ１２は、アドレス端子を介してアドレス信号ＡＤを受信し、受信した信号をロウアドレス信号ＲＡＤ（上位アドレス）およびコラムアドレス信号ＣＡＤ（下位アドレス）として出力する。
【００１８】
データ入出力バッファ１４は、読み出し動作時にメモリコア２２からの読み出しデータをデータバスＤＢを介して受信し、受信したデータをデータ端子ＤＱに出力し、書き込み動作時に書き込みデータをデータ端子ＤＱを介して受信し、受信したデータをデータバスＤＢに出力する。
動作制御回路１６は、コマンドバッファ１０から供給されるコマンド信号を解読し、メモリコア２２を動作させるための制御信号を出力する。アドレスデコーダ１８は、ロウアドレス信号ＲＡＤをデコードし、デコード信号ＲＡＤ２として出力する。アドレスデコーダ２０は、コラムアドレス信号ＣＡＤをデコードし、デコード信号ＣＡＤ２として出力する。
【００１９】
メモリコア２２は、メモリセルアレイＡＲＹ、ワードデコーダＷＤＥＣ、ウエルドライバＰＷＤ、センスアンプＳＡ、コラムデコーダＣＤＥＣおよび入出力制御回路Ｉ／Ｏを有している。メモリセルアレイＡＲＹは、複数のワード線ＷＬ、複数の第１基板線ＳＬ１、相補のビット線ＢＬ、／ＢＬと、ワード線ＷＬおよびビット線ＢＬ、／ＢＬの交点に配置されたメモリセルＭＣを有している。第１基板線ＳＬ１は、隣接する２つのメモリセルＭＣの間に、ワード線ＷＬの配線方向に沿って配線されている。
【００２０】
ワードデコーダＷＤＥＣは、アドレスデコーダ１８からのデコード信号ＲＡＤ２に応じて、ワード線ＷＬのいずれかを駆動（選択）する。ウエルドライバＰＷＤは、デコード信号ＲＡＤ２に応じて、第１基板線ＳＬ１のいずれかを駆動（選択）する。コラムデコーダＣＤＥＣは、アドレスデコーダ２０からのデコード信号ＣＡＤ２に応じて複数組のビット線ＢＬ、／ＢＬのいずれかをデータバスＤＢに接続する。ワードデコーダＷＤＥＣおよびウエルドライバＰＷＤは、メモリセルアレイＡＲＹの一側（図の左側）にビット線ＢＬ、／ＢＬの配線方向に沿って配置されている。
【００２１】
図２は、図１に示したメモリコア２２の要部の詳細を示している。
メモリセルアレイＡＲＹには、太い破線枠で示した複数のメモリセルＭＣがマトリックス状に配置されている。メモリセルＭＣは、２つの転送トランジスタＴＴ、２つの駆動トランジスタＤＴおよび２つの負荷トランジスタＬＴを有している。転送トランジスタＴＴおよび駆動トランジスタＤＴは、ｎＭＯＳトランジスタで構成され、負荷トランジスタＬＴは、ｐＭＯＳトランジスタで構成されている。以下、ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタを、単にｎＭＯＳ、ｐＭＯＳとも称する。
【００２２】
負荷トランジスタＬＴおよび駆動トランジスタＤＴにより、入力と出力とが互いに接続された２つのＣＭＯＳインバータが形成されている。負荷トランジスタＬＴのソースは、電源線ＶＤＤ（例えば２Ｖ）に接続されている。駆動トランジスタＤＴのソースは、接地線ＶＳＳ（０Ｖ）に接続されている。転送トランジスタＴＴは、ＣＭＯＳインバータの入力をビット線ＢＬ、／ＢＬにそれぞれ接続している。転送トランジスタＴＴのゲートは、ワード線に接続されている。すなわち、メモリセルＭＣを構成するトランジスタの接続は、一般の６トランジスタタイプのＳＲＡＭのメモリセルと同じである。
【００２３】
転送トランジスタＴＴおよび駆動トランジスタＤＴの基板（ｐ形ウエル領域ＰＷ；図中の一点鎖線）は、第１基板線ＳＬ１に接続されている。負荷トランジスタＬＴの基板（ｎ形ウエル領域ＮＷ；図中の二点鎖線）は、特に図示していないが電源線ＶＤＤに接続されている。
図の上下方向に隣接する２つのメモリセルＭＣは、鏡面対称に形成されている。ｎＭＯＳの基板領域（ｐ形ウエル領域）ＰＷは、隣接する２つのメモリセル領域に重複して、ワード線ＷＬの配線方向に沿って形成されている。すなわち、各ウエル領域ＰＷは、隣接する２つのメモリセルＭＣに共通に形成されている。
【００２４】
同様に、ｐＭＯＳの基板領域（ｎ形ウエル領域）ＮＷは、隣接する２つのメモリセル領域に重複して、ワード線ＷＬの配線方向に沿って形成されている。すなわち、各ウエル領域ＮＷは、隣接する２つのメモリセルＭＣに共通に形成されている。ウエル領域ＰＷ、ＮＷをそれぞれ２つのメモリセルＭＣで共有することで、メモリセルＭＣ間の素子分離領域の面積を小さくでき、メモリセルアレイＡＲＹの面積を小さくできる。ＳＲＡＭ等の半導体メモリでは、メモリセルアレイＡＲＹは、チップ面積のほとんどを占めている。このため、メモリセルアレイＡＲＹの面積を小さくすることで、チップサイズが小さくなり、チップコストが削減される。
【００２５】
ワードデコーダＷＤＥＣは、デコード信号ＲＡＤ２のデコード回路（図示せず）と、ワード線ＷＬをそれぞれ駆動する複数のワードバッファＢＵＦ１（第１バッファ）とを有している。ワードバッファＢＵＦ１は、デコード信号ＲＡＤ２に応じてそのいずれかが活性化される。活性化されたワードバッファＢＵＦ１は、対応するワード線ＷＬに電源電圧ＶＤＤを供給する。活性化されないワードバッファＢＵＦ１は、対応するワード線ＷＬに接地電圧ＶＳＳを供給する。すなわち、ワードデコーダＷＤＥＣは、ワード線ＷＬを駆動するワードバッファＢＵＦ１を有する第１ドライバ回路として動作する。
【００２６】
ウエルドライバＰＷＤは、デコード信号ＲＡＤ２のデコード回路（図示せず）と、第１基板線ＳＬ１をそれぞれ駆動する複数のウエルバッファ（第２バッファ）ＢＵＦ２とを有している。ウエルバッファＢＵＦ２は、ウエル領域ＰＷに対応してそれぞれ形成するために、ワードバッファＢＵＦ１の間にそれぞれ配置されている。ウエルバッファＢＵＦ２をワードバッファＢＵＦ１の間に配置することで、第１基板線ＳＬ１をワード線ＷＬに交差することなく配線できる。このため、メモリセルアレイＡＲＹのレイアウト設計は容易になる。
【００２７】
ウエルバッファＢＵＦ２は、隣接する２つのワードバッファＢＵＦ１に対応してそれぞれ形成されている。ウエルバッファＢＵＦ２は、隣接する２つのワードバッファＢＵＦ１の一方が活性化されたときに活性化される。より詳細には、デコード信号ＲＡＤ２のうち下位１ビットを除いたデコード信号がウエルドライバＰＷＤのデコード回路に供給される。活性化されたウエルバッファＢＵＦ２は、対応する第１基板線ＳＬ１に電源電圧ＶＤＤを供給する。活性化されないウエルバッファＢＵＦ２は、対応する第１基板線ＳＬ１に接地電圧ＶＳＳを供給する。すなわち、ウエルドライバＰＷＤは、第１基板線ＳＬ１を駆動するウエルバッファＢＵＦ２を有する第２ドライバ回路として動作する。
【００２８】
図３は、図２に示したメモリセルＭＣの断面構造を示している。ｎＭＯＳは、転送トランジスタＴＴを示し、ｐＭＯＳは、負荷トランジスタＬＴを示している。図中”ｐ＋”は、高濃度のｐ形拡散層、”ｎ＋”は、高濃度のｎ形拡散層を示している。
ｐ形の基板ＰＳＵＢ（シリコン基板）には、ｎ形不純物が導入され、ウエル領域ＮＷ１、およびｐＭＯＳの基板領域であるｎ形ウエル領域ＮＷが形成されている。ウエル領域ＮＷ１の表面には、ｐ形不純物が導入され、ｎＭＯＳの基板領域であるｐ形ウエル領域ＰＷが形成されている。
【００２９】
このように、一方のウエル領域（この例ではＰＷ）と基板ＰＳＵＢとが分離した構造は、一般に３重ウエル構造と称されている。３重ウエル構造にすることで、ｎＭＯＳのウエル領域ＰＷと、基板ＰＳＵＢとを電気的に容易に分離できる。すなわち、図２に示したように、電気的に分離された複数のウエル領域ＰＷを形成できる。なお、ｐ形基板では、電気的に分離された複数のｎ形のウエル領域ＮＷは、ｎ形不純物を導入するだけで形成できる。
【００３０】
ｎＭＯＳのソース、ドレイン（ともにｎ＋層）は、ウエル領域ＰＷの表面にｎ形不純物を導入して形成されている。ｎＭＯＳのソース・ドレインの一方は、ビット線ＢＬまたは／ＢＬに接続されている。ｎＭＯＳのゲートは、ワード線ＷＬに接続されている。ｎＭＯＳのソース・ドレインの他方は、ｐＭＯＳのソース・ドレインの一方に接続されている。ｎＭＯＳの基板（ウエル領域ＰＷ）、ｐ形拡散領域（ｐ＋層）を介して第１基板線ＳＬ１に接続されている。
【００３１】
ｐＭＯＳのソース、ドレイン（ともにｐ＋層）は、ウエル領域ＮＷの表面にｐ形不純物を導入して形成されている。ｐＭＯＳのソース・ドレインの他方は、電源線ＶＤＤに接続されている。ｐＭＯＳのゲートは、図示しないＣＭＯＳインバータの出力に接続されている。ｐＭＯＳの基板（ｎウエルＮＷ）は、ｎ形不純物が導入された拡散領域（ｎ＋層）を介して、電源線ＶＤＤに接続されている。
【００３２】
図４は、第１の実施形態のＳＲＡＭの動作を示している。
ＳＲＡＭを制御するシステム装置は、読み出し動作または書き込み動作を実行するときにチップセレクト信号／ＣＳを低レベルに変化させ、ＳＲＡＭを活性状態にする（この例では、読み出し動作を示す）。システム装置は、ＳＲＡＭにアクセスしないとき、チップセレクト信号／ＣＳを高レベルに変化させ、ＳＲＡＭをスタンバイ状態にする。
【００３３】
チップセレクト信号／ＣＳの低レベル期間にアドレス信号ＡＤ（ＡＤ１）が供給されると、ワードデコーダＷＤＥＣは、アドレス信号ＡＤ１に対応するワード線ＷＬを選択し、このワード線ＷＬの電圧を電源電圧ＶＤＤに変化する（図４（ａ））。ウエルドライバＰＷＤは、アドレス信号ＡＤ１のうち下位１ビットを除くアドレス信号に対応する第１基板線ＳＬ１を選択し、この第１基板線ＳＬ１の電圧を電源電圧ＶＤＤに変化する（図４（ｂ））。個々で、ウエルドライバＰＷＤのウエルバッファＢＵＦ２は、ワードデコーダＷＤＥＣのワードバッファＢＵＦ１に同期して動作する。
【００３４】
選択されたワード線ＷＬに接続されているメモリセルＭＣは、転送トランジスタＴＴおよびビット線ＢＬ、／ＢＬを介してデータバスＤＢにデータＤＡＴＡを出力する（図４（ｃ））。データバスＤＢに出力されたデータＤＡＴＡは、出力イネーブル信号／ＯＥが低レベルの間、データ端子ＤＱに出力される（図４（ｄ））。すなわち、読み出し動作が実行される。
【００３５】
ワード線ＷＬにより選択されたメモリセルＭＣのｐ形ウエル領域ＰＷには、ワード線ＷＬの選択中に第１基板線ＳＬ１を介して電源電圧ＶＤＤが供給される。このため、動作するメモリセルＭＣの転送トランジスタＴＴおよび駆動トランジスタＤＴの閾値電圧は低くなる。すなわち、ウエルバッファＢＵＦ２は、ワード線ＷＬに転送トランジスタＴＴをオンさせる電圧が供給されている時に、第１基板線ＳＬ１に転送トランジスタＴＴおよび駆動トランジスタＤＴの閾値電圧を低くする電圧を供給する。したがって、転送トランジスタＴＴおよび駆動トランジスタＤＴのオン抵抗が低くなり、ソース・ドレイン間電流は増加する。この結果、メモリセルＭＣの動作が高速になり、アクセス時間が短縮される。
【００３６】
なお、複数のウエル領域ＰＷが、メモリセルアレイＡＲＹに形成されているため、各ウエル領域ＰＷの寄生容量等の負荷は小さくなる。したがって、ウエルバッファＢＵＦ２の駆動能力を最小限にでき、メモリセルＭＣのアクセス時の消費電流を最小限にできる。
ワード線ＷＬは、ウエル領域ＰＷに接続されることなく、転送トランジスタＴＴのゲートのみに接続されている。したがって、ワード線ＷＬの選択に同期してウエル領域ＰＷの電圧を変化させる仕様のＳＲＡＭにおいても、ワード線ＷＬの負荷が増加することを防止できる。この結果、ワードバッファＢＵＦ１が動作を開始してから転送トランジスタＴＴがオンするまでの時間は、ワード線ＷＬをウエル領域ＰＷに直接接続しているＳＲＡＭに比べ、大幅に短縮される。このため、メモリセルＭＣの動作はさらに高速になり、アクセス時間はさらに短縮される。
【００３７】
チップセレクト信号／ＣＳが高レベルに変化すると、ＳＲＡＭは、スタンバイ状態に移行する。ワードデコーダＷＤＥＣは、ワード線ＷＬの電圧を接地電圧ＶＳＳに変化させる（図４（ｅ））。ウエルドライバＰＷＤは、第１基板線ＳＬ１の電圧を接地電圧ＶＳＳに変化させる（図４（ｆ））。メモリセルアレイＡＲＹの全てのウエル領域ＰＷには、第１基板線ＳＬ１を介して接地電圧ＶＳＳが供給される。転送トランジスタＴＴおよび駆動トランジスタＤＴの閾値電圧は、メモリセルＭＣのアクセス中に比べ高くなる。換言すれば、ウエルバッファＢＵＦ２は、ワード線ＷＬに転送トランジスタＴＴをオフさせる電圧が供給されている時に、第１基板線ＳＬ１に転送トランジスタＴＴおよび駆動トランジスタＤＴの閾値電圧を高くする電圧を供給する。したがって、ＳＲＡＭのスタンバイ状態において、転送トランジスタＴＴおよび駆動トランジスタＤＴのオフ抵抗が高くなり、ソース・ドレイン間を流れるリーク電流は減少する。この結果、スタンバイ状態での消費電流（スタンバイ電流）は減少する。
【００３８】
以上、本実施形態では、転送トランジスタＴＴおよび駆動トランジスタＬＴの閾値電圧を、ワード線ＷＬの選択期間に同期して低くし、ワード線ＷＬの非選択期間に同期して高くした。このため、メモリセルＭＣのアクセス時の動作速度を向上でき、スタンバイ時のリーク電流を削減できる。この結果、ＳＲＡＭの動作時にアクセス時間を短縮でき、スタンバイ電流を削減できる。
【００３９】
第１基板線ＳＬ１の電圧をワード線ＷＬの電圧と独立して設定できるため、メモリセルＭＣの電気的特性を向上できる。
第１基板線ＳＬ１に電源電圧ＶＤＤおよび接地電圧ＶＳＳを供給することで、第１基板線ＳＬ１に供給する電圧を生成する回路を不要にできる。この結果、ＳＲＡＭのチップサイズの増加および消費電力の増加を防止できる。
【００４０】
図５は、本発明の半導体メモリの第２の実施形態におけるメモリセルアレイの要部を示している。この実施形態は、請求項１、請求項２、請求項４および請求項５に対応している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態の半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してＳＲＡＭとして形成されている。ＳＲＡＭを構成する各ブロックは、第１の実施形態（図１）とほぼ同じである。
【００４１】
この実施形態では、ウエルドライバＰＷＤのウエルバッファＢＵＦ２は、隣接するワードバッファＢＵＦ１がワード線ＷＬに電源電圧ＶＤＤを供給するときに、第１基板線ＳＬ１に電源電圧より低い第１電圧ＶＤＤ１を供給する。メモリセルアレイＡＲＹのその他の構成は、第１の実施形態（図２）と同じである。
第１電圧ＶＤＤ１は、抵抗分割等により電源電圧ＶＤＤを降圧することで生成される。第１電圧ＶＤＤ１は、転送トランジスタＴＴおよび駆動トランジスタＤＴのｐｎ接合の順方向電圧より低い電圧に設定されている。すなわち、電源電圧ＶＤＤ＞順方向電圧＞第１電圧ＶＤＤ１の関係がある。このため、メモリセルＭＣのアクセス時に、第１基板線ＳＬ１に第１電圧ＶＤＤ１が供給されても、転送トランジスタＴＴおよび駆動トランジスタＤＴのｐｎ接合に順方向電流が流れることが防止される。したがって、アクセス時の動作電流は下がり、アクセス時の誤動作も防止される。
【００４２】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ワード線ＷＬの選択時に、転送トランジスタＴＴおよび駆動トランジスタＤＴのソース、ドレインと基板との間に形成されるｐｎ接合の順方向電圧より低い第１電圧ＶＤＤ１を第１基板線ＳＬ１に供給した。このため、メモリセルＭＣのアクセス時にトランジスタに順方向電圧が流れることを防止できる。すなわち、メモリセルＭＣが誤動作することを防止できる。また、メモリセルＭＣのアクセス時に、アクセスに寄与しない無駄な電流がメモリセルＭＣに流れることを防止できる。
【００４３】
図６は、本発明の半導体メモリの第３の実施形態を示している。この実施形態は、請求項１、請求項２、請求項３および請求項６に対応している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態のＳＲＡＭには、第１の実施形態のメモリコア２２の代わりにメモリコア２２Ａが形成されている。また、負電圧”−ＶＰ”を生成するチャージポンプ２４（負電圧生成回路）が新たに形成されている。チャージポンプ２４で生成される負電圧”−ＶＰ”は、ウエルドライバＰＷＤに供給される。その他の構成は、第１の実施形態とほぼ同じである。
【００４４】
図７は、図６に示したメモリコア２２Ａの要部の詳細を示している。
ウエルドライバＰＷＤのウエルバッファＢＵＦ２は、隣接する２つのワードバッファＢＵＦ１の一方がワード線ＷＬに電源電圧ＶＤＤを供給するときに、第１基板線ＳＬ１に電源電圧ＶＤＤをそれぞれ供給する。ウエルバッファＢＵＦ２は、隣接する２つのワードバッファＢＵＦ１の両方がワード線ＷＬに接地電圧ＶＳＳを供給するときに、第１基板線ＳＬ１に負電圧”−ＶＰ” をそれぞれ供給する。メモリセルアレイＡＲＹのその他の構成は、第１の実施形態（図２）と同じである。
【００４５】
この実施形態では、スタンバイ状態おいて、ウエルバッファＢＵＦ２は、第１基板線ＳＬ１に負電圧”−ＶＰ”を供給する。このため、スタンバイ状態において、転送トランジスタＴＴおよび駆動トランジスタＤＴの閾値電圧は、第１および第２の実施形態より高くなる。したがって、スタンバイ電流はさらに小さくなる。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ワード線ＷＬの非選択時に第１基板線ＳＬ１に負電圧”−ＶＰ”を供給したので、スタンバイ状態において、メモリセルＭＣの転送トランジスタＴＴおよび駆動トランジスタＤＴのリーク電流を削減できる。この結果、スタンバイ電流をさらに削減できる。
【００４６】
図８は、本発明の半導体メモリの第４の実施形態におけるメモリセルアレイの要部を示している。この実施形態は、請求項１、請求項２、請求項４および請求項６に対応している。第１および第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態の半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してＳＲＡＭとして形成されている。ＳＲＡＭを構成する各ブロックは、第３の実施形態（図６）とほぼ同じである。
【００４７】
この実施形態では、ウエルドライバＰＷＤのウエルバッファＢＵＦ２は、隣接する２つワードバッファＢＵＦ１の一方がワード線ＷＬに電源電圧ＶＤＤを供給するときに、第１基板線ＳＬ１に電源電圧より高い第１電圧ＶＤＤ１を供給する。第１電圧ＶＤＤ１は、転送トランジスタＴＴおよび駆動トランジスタＤＴのｐｎ接合の順方向電圧より低い電圧に設定されている。すなわち、順方向電圧＞第１電圧ＶＤＤ１＞電源電圧ＶＤＤの関係がある。
【００４８】
また、ウエルバッファＢＵＦ２は、隣接する２つのワードバッファＢＵＦ１の両方がワード線ＷＬに接地電圧ＶＳＳを供給するときに、第１基板線ＳＬ１に負電圧”−ＶＰ”を供給する。メモリセルアレイＡＲＹのその他の構成は、第３の実施形態（図７）と同じである。
メモリセルＭＣのアクセス時に、転送トランジスタＴＴおよび駆動トランジスタＤＴの基板（ウエル領域ＰＷ）に、電源電圧ＶＤＤより高い第１電圧ＶＤＤ１が供給される。このため、転送トランジスタＴＴおよび駆動トランジスタＤＴの動作速度は早くなる。また、第２の実施形態と同様に、メモリセルＭＣのアクセス時に、転送トランジスタＴＴおよび駆動トランジスタＤＴのｐｎ接合に順方向電流が流れないため、アクセス時にアクセスに寄与しない無駄な電流はなくなり、同時にアクセス時の誤動作が防止される。
【００４９】
スタンバイ状態では、転送トランジスタＴＴおよび駆動トランジスタＤＴの基板（ウエル領域ＰＷ）に負電圧”−ＶＰ”が供給されるため、第３の実施形態と同様に、スタンバイ電流は削減される。
この実施形態においても、上述した第１〜第３の実施形態と同様の効果を得ることができる。
【００５０】
図９は、本発明の半導体メモリの第５の実施形態におけるメモリセルアレイの要部を示している。この実施形態は、請求項１、請求項２、請求項４、請求項６および請求項７に対応している。第１および第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５１】
この実施形態の半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してＳＲＡＭとして形成されている。ＳＲＡＭを構成する各ブロックは、第３の実施形態（図６）とほぼ同じである。
この実施形態では、ウエルドライバＰＷＤのウエルバッファＢＵＦ２は、隣接する２つのワードバッファＢＵＦ１の一方がワード線ＷＬに電源電圧ＶＤＤを供給するときに、第１基板線ＳＬ１に接地電圧ＶＳＳを供給する。接地電圧ＶＳＳは、転送トランジスタＴＴおよび駆動トランジスタＤＴのｐｎ接合の順方向電圧より低い第１電圧でもある。ウエルバッファＢＵＦ２におけるインバータの入力端子に供給される信号の論理は、ワード線ＷＬに電源電圧ＶＤＤを供給するワードバッファＢＵＦ１の入力端子に供給される信号の論理と同じである。また、ウエルバッファＢＵＦ２は、隣接する２つのワードバッファＢＵＦ１の両方がワード線ＷＬに接地電圧ＶＳＳを供給するときに、第１基板線ＳＬ１に負電圧”−ＶＰ”を供給する。メモリセルアレイＡＲＹのその他の構成は、第３の実施形態（図７）と同じである。
【００５２】
この実施形態は、高速動作を実現するためにメモリセルＭＣのｎＭＯＳトランジスタの閾値電圧を低く設定したＳＲＡＭに適用される。閾値電圧を低く設定した場合、トランジスタのサブスレッショルド電流（リーク電流）が大きいため、本発明を適用しない場合スタンバイ電流は大きくなる。転送トランジスタＴＴおよび駆動トランジスタＤＴの基板（ウエル領域ＰＷ）を、ワード線ＷＬの選択時（アクセス時）に接地電圧ＶＳＳに設定し、ワード線ＷＬの非選択時（スタンバイ時）に負電圧”−ＶＰ”に設定することで、閾値電圧が低く設定されている場合にもスタンバイ電流は抑えられ、アクセス時間は短縮される。
【００５３】
この実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ワード線ＷＬの非選択時に第１基板線ＳＬ１に接地電圧ＶＳＳを供給したので、第１基板線ＳＬ１に供給する高レベル側の電圧を生成する回路を不要にできる。この結果、ＳＲＡＭのチップサイズの増加および消費電力の増加を防止できる。
【００５４】
図１０は、本発明の半導体メモリの第６の実施形態を示している。この実施形態は、請求項１、請求項２、請求項３、請求項６および請求項８に対応している。第１および第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態のＳＲＡＭには、第３の実施形態のメモリコア２２Ａの代わりにメモリコア２２Ｂが形成されている。また、昇圧電圧である第２電圧ＶＤＤ２を生成するチャージポンプ２６（昇圧回路）が新たに形成されている。チャージポンプ２６で生成される第２電圧ＶＤＤ２は、メモリセルＭＣのｐＭＯＳトランジスタの基板であるウエルドライバＮＷＤ（後述）に供給される。その他の構成は、第３の実施形態と同じである。メモリコア２２Ｂは、ワードデコーダＷＤＥＣおよびウエルデコーダＰＷＤの他に、ウエルデコーダＮＷＤが新たに形成されている。ウエルデコーダＮＷＤの出力は、第２基板線ＳＬ２に接続されている。
【００５５】
図１１は、図１０に示したメモリコア２２Ｂの要部の詳細を示している。
図１１では、ｐＭＯＳトランジスタの基板（ｎ形ウエル領域ＮＷ）を図の中央に記載している。第１の実施形態と同様に、隣接する２つのメモリセルＭＣは、鏡面対称に形成されている。ｎＭＯＳの基板（ｐ形ウエル領域ＰＷ）は、隣接する２つのメモリセルＭＣに共通に形成されている。同様に、ｐＭＯＳの基板（ｎ形ウエル領域ＮＷ）は、前述した実施形態と同様に、隣接する２つのメモリセルＭＣに共通に形成されている。ウエル領域ＮＷ（負荷トランジスタＬＴの基板）は、第２基板線ＳＬ２に接続されている。
【００５６】
メモリコア２２Ｂは、メモリセルアレイＡＲＹの一側に、ワードデコーダＷＤＥＣ、ウエルデコーダＰＷＤおよびウエルデコーダＮＷＤを有している。ウエルデコーダＰＷＤおよびウエルデコーダＮＷＤは、ワードデコーダＷＤＥＣの間に交互に配置されている。ワードデコーダＷＤＥＣおよびウエルデコーダＰＷＤは、第３の実施形態（図７）と同じである。ワードデコーダＷＤＥＣは、出力がワード線ＷＬにそれぞれ接続されたワードバッファＢＵＦ１を有している。ウエルデコーダＰＷＤは、出力が第１基板線ＳＬ１にそれぞれ接続されたウエルバッファＢＵＦ２を有している。
【００５７】
ウエルデコーダＮＷＤは、デコード信号ＲＡＤ２のデコード回路（図示せず）と、第２基板線ＳＬ２をそれぞれ駆動する複数のウエルバッファＢＵＦ３（第３バッファ）とを有している。ウエルバッファＢＵＦ３は、隣接する２つのワード線ＷＬの一方が選択されたとき、第２基板線ＳＬ２に電源電圧ＶＤＤを供給する。ウエルバッファＢＵＦ３は、隣接する２つのワード線ＷＬの両方が非選択されたとき、第２基板線ＳＬ２に電源電圧ＶＤＤより高い第２電圧ＶＤＤ２を供給する。このように、ウエルドライバＮＷＤは、第２基板線ＳＬ２を駆動するウエルバッファＢＵＦ３を有する第３ドライバ回路として動作する。
【００５８】
この実施形態では、ＳＲＡＭのスタンバイ状態において、負荷トランジスタＬＴの基板に電源電圧より高い第２電圧が供給されるため、負荷トランジスタＬＴの閾値電圧は高くなり、リーク電流は削減される。メモリセルＭＣのアクセス時に、負荷トランジスタＬＴの基板に、電源電圧ＶＤＤが供給される。このため、負荷トランジスタＬＴの閾値電圧は低くなり、オン抵抗が低くなる。転送トランジスタＴＴおよび駆動トランジスタＤＴの動作は、第３の実施形態と同じである。
【００５９】
転送トランジスタＴＴおよび駆動トランジスタＤＴの閾値電圧とともに、負荷トランジスタの閾値電圧を、ワード線ＷＬの選択・非選択に応じて変化させることで、メモリセルＭＣのアクセス時にトランジスタは高速に動作し、メモリセルＭＣの非アクセス時（スタンバイ時）にトランジスタのリーク電流は削減される。
この実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。さらに、この実施形態では、負荷トランジスタＬＴの閾値電圧を、ワード線ＷＬの選択期間に同期して低くし、ワード線ＷＬの非選択期間に同期して高くした。このため、メモリセルＭＣのアクセス時の動作速度を向上でき、スタンバイ時のリーク電流を削減できる。この結果、ＳＲＡＭの動作時にアクセス時間を短縮でき、スタンバイ電流を削減できる。
【００６０】
ワード線ＷＬの非選択時に第２基板線ＳＬ２に電源電圧ＶＤＤより高い第２電圧ＶＤＤ２を供給したので、スタンバイ時に、メモリセルＭＣの負荷トランジスタＬＴのリーク電流を削減できる。この結果、スタンバイ電流をさらに削減できる。
なお、上述した実施形態では、ウエルデコーダＰＷＤとワードデコーダＷＤＥＣとを、メモリセルアレイＡＲＹの一側に配置した例について述べた。あるいは、ウエルデコーダＰＷＤ、ＮＷＤとワードデコーダＷＤＥＣとを、メモリセルアレイＡＲＹの一側に配置した例について述べた。本発明はかかる実施形態に限定されるものではない。
【００６１】
例えば、図１２に示すように、ウエルデコーダＰＷＤ、ＮＷＤ（またはウエルデコーダＰＷＤ、ＮＷＤの一方）を、メモリセルアレイＡＲＹにおけるワードデコーダＷＤＥＣに対向する側に配置してもよい。特に、既存のメモリコアに本発明を適用する場合に、図１２に示したレイアウトにすることで設計期間を短縮できる。ウエルデコーダＰＷＤ、ＮＷＤをメモリセルアレイＡＲＹの他側に形成する場合、図に示したように、ウエルバッファＢＵＦ２、ＢＵＦ３を交互に配置することで、レイアウト面積を小さくできる。
【００６２】
また、上述した実施形態では、ウエルデコーダＰＷＤのウエルバッファＢＵＦ２を、ワードバッファＢＵＦ１の間に配置した例について述べた。あるいは、ウエルデコーダＰＷＤのウエルバッファＢＵＦ２およびウエルデコーダＮＷＤのウエルバッファＢＵＦ３を、ワードバッファＢＵＦ１の間に交互に配置した例について述べた。本発明はかかる実施形態に限定されるものではない。
【００６３】
例えば、図１３に示すように、ウエルデコーダＰＷＤ、ＮＷＤ（またはウエルデコーダＰＷＤ、ＮＷＤの一方）をワードデコーダＷＤＥＣに沿って独立して形成してもよい。特に、既存のメモリコアに本発明を適用する場合に、図１３に示したレイアウトにすることで設計期間を短縮できる。また、図１３に示したように、ウエルデコーダＰＷＤ、ＮＷＤを両方形成する場合ウエルバッファＢＵＦ２、ＢＵＦ３を交互に配置することで、ウエルデコーダＰＷＤ、ＮＷＤレイアウト面積を小さくできる。
【００６４】
上述した実施形態では、本発明をＳＲＡＭに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をＣＰＵ等のロジックＬＳＩまたはシステムメモリに搭載されるＳＲＡＭコアに適用してもよい。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１） 転送トランジスタおよび駆動トランジスタを有する複数のメモリセルと、
前記転送トランジスタのゲートにそれぞれ接続されている複数のワード線と、前記ワード線に供給する電圧をそれぞれ生成する複数の第１バッファを有する第１ドライバ回路と、
前記転送トランジスタおよび前記駆動トランジスタの基板にそれぞれ接続されている複数の第１基板線と、
前記第１バッファに同期して動作し、前記第１基板線に供給する電圧をそれぞれ生成する複数の第２バッファを有する第２ドライバ回路とを備えていることを特徴とする半導体メモリ。
（付記２） 付記１記載の半導体メモリにおいて、
前記各第２バッファは、前記ワード線のうち対応するワード線に前記転送トランジスタをオンさせる電圧が供給されている時に、前記第１基板線のうち対応する第１基板線に前記転送トランジスタおよび前記駆動トランジスタの閾値電圧を低くする電圧を供給し、前記対応するワード線に前記転送トランジスタをオフさせる電圧が供給されている時に、前記対応する第１基板線に前記転送トランジスタおよび前記駆動トランジスタの閾値電圧を高くする電圧を供給することを特徴とする半導体メモリ。
（付記３） 付記２記載の半導体メモリにおいて、
前記各第２バッファは、前記対応するワード線に前記転送トランジスタをオンさせる電圧が供給されている時に、前記対応する第１基板線に電源電圧を供給することを特徴とする半導体メモリ。
（付記４） 付記２記載の半導体メモリにおいて、
前記各第２バッファは、前記対応するワード線に前記転送トランジスタをオンさせる電圧が供給されている時に、前記対応する第１基板線に前記転送トランジスタのソース、ドレインおよび前記駆動トランジスタのソース、ドレインと基板との間に形成されるｐｎ接合の順方向電圧より低い第１電圧を供給することを特徴とする半導体メモリ。
（付記５） 付記４記載の半導体メモリにおいて、
前記第１電圧は、電源電圧より低いことを特徴とする半導体メモリ。
【００６５】
（付記６） 付記４記載の半導体メモリにおいて、
前記第１電圧は、電源電圧より高いことを特徴とする半導体メモリ。
（付記７） 付記２記載の半導体メモリにおいて、
前記各第２バッファは、前記対応するワード線に前記転送トランジスタをオフさせる電圧が供給されている時に、前記対応する第１基板線に接地電圧を供給することを特徴とする半導体メモリ。
（付記８） 付記２記載の半導体メモリにおいて、
負電圧を生成する負電圧生成回路を備え、
前記各第２バッファは、前記対応するワード線に前記転送トランジスタをオフさせる電圧が供給されている時に、前記対応する第１基板線に前記負電圧を供給することを特徴とする半導体メモリ。
（付記９） 付記８記載の半導体メモリにおいて、
前記各第２バッファは、前記対応するワード線に前記転送トランジスタをオンさせる電圧が供給されている時に、前記対応する第１基板線に接地電圧を供給することを特徴とする半導体メモリ。
（付記１０） 付記１記載の半導体メモリにおいて、
前記メモリセルにより構成されるメモリセルアレイを備え、
前記第１および第２ドライバ回路は、前記メモリセルアレイの一側に配置されていることを特徴とする半導体メモリ。
【００６６】
（付記１１） 付記１０記載の半導体メモリにおいて、
前記第２ドライバ回路の第２バッファは、前記第１ドライバ回路の第１バッファの間に配置されていることを特徴とする半導体メモリ。
（付記１２） 付記１記載の半導体メモリにおいて、
前記メモリセルにより構成されるメモリセルアレイを備え、
前記第１および第２ドライバ回路は、前記メモリセルアレイの両側にそれぞれ配置されていることを特徴とする半導体メモリ。
【００６７】
（付記１３） 付記１記載の半導体メモリにおいて、
前記第１基板線がそれぞれ接続されている第１基板領域は、前記メモリセルのうち隣接する２つのメモリセルに共通に形成され、
前記第２バッファは、前記第１基板領域に対応してそれぞれ形成されていることを特徴とする半導体メモリ。
【００６８】
（付記１４） 転送トランジスタおよび負荷トランジスタを有する複数のメモリセルと、
前記転送トランジスタのゲートにそれぞれ接続されている複数のワード線と、前記ワード線に供給する電圧をそれぞれ生成する第１バッファを有する第１ドライバ回路と、
前記負荷トランジスタの基板にそれぞれ接続されている複数の第２基板線と、前記第１バッファに同期して動作し、前記第２基板線に供給する電圧をそれぞれ生成する複数の第３バッファを有する第３ドライバ回路とを備えていることを特徴とする半導体メモリ。
（付記１５） 付記１４記載の半導体メモリにおいて、
前記各第３バッファは、前記ワード線のうち対応するワード線に前記転送トランジスタをオンさせる電圧が供給されている時に、前記第２基板線のうち対応する第２基板線に前記負荷トランジスタの閾値電圧を低くする電圧を供給し、前記対応するワード線に前記転送トランジスタをオフさせる電圧が供給されている時に、前記対応する第２基板線に前記負荷トランジスタの閾値電圧を高くする電圧を供給することを特徴とする半導体メモリ。
（付記１６） 付記１５記載の半導体メモリにおいて、
電源電圧より高い昇圧電圧を生成する昇圧回路を備え、
前記各第３バッファは、前記対応するワード線に前記転送トランジスタをオンさせる電圧が供給されている時に、前記対応する第２基板線に電源電圧を供給し、前記対応するワード線に前記転送トランジスタをオフさせる電圧が供給されている時に、前記対応する第２基板線に電源電圧より高い前記昇圧電圧を供給することを特徴とする半導体メモリ。
（付記１７） 付記１４記載の半導体メモリにおいて、
前記メモリセルにより構成されるメモリセルアレイを備え、
前記第１および第３ドライバ回路は、前記メモリセルアレイの一側に配置されていることを特徴とする半導体メモリ。
【００６９】
（付記１８） 付記１４記載の半導体メモリにおいて、
前記第２ドライバ回路の第２バッファは、前記第１ドライバ回路の第１バッファの間に配置されていることを特徴とする半導体メモリ。
（付記１９） 付記１４記載の半導体メモリにおいて、
前記メモリセルにより構成されるメモリセルアレイを備え、
前記第１および第２ドライバ回路は、前記メモリセルアレイの両側にそれぞれ配置されていることを特徴とする半導体メモリ。
【００７０】
（付記２０） 付記１４記載の半導体メモリにおいて、
前記第２基板線がそれぞれ接続されている第２基板領域は、前記メモリセルのうち隣接する２つのメモリセルに共通に形成され、
前記第３バッファは、前記第２基板領域に対応してそれぞれ形成されていることを特徴とする半導体メモリ。
【００７１】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００７２】
【発明の効果】
請求項１および請求項２の半導体メモリでは、メモリセルのアクセス時に、第１基板線に転送トランジスタおよび駆動トランジスタの閾値電圧を低くする電圧を供給し、スタンバイ時に、転送トランジスタおよび駆動トランジスタの閾値電圧を高くする電圧を供給したので、メモリセルのアクセス時の動作速度を向上でき、スタンバイ時のリーク電流を削減できる。この結果、半導体メモリの動作時にアクセス時間を短縮でき、スタンバイ時にスタンバイ電流を削減できる。
【００７３】
請求項３の半導体メモリでは、半導体メモリのチップサイズの増加および消費電力の増加を防止できる。
請求項４の半導体メモリでは、メモリセルのアクセス時にトランジスタに順方向電圧が流れることを防止でき、メモリセルが誤動作することを防止できる。
請求項５の半導体メモリでは、半導体メモリのチップサイズの増加および消費電力の増加を防止できる。
【００７４】
請求項６の半導体メモリでは、スタンバイ時に、メモリセルの転送トランジスタおよび駆動トランジスタのリーク電流を削減でき、スタンバイ電流をさらに削減できる。
請求項７の半導体メモリでは、半導体メモリのチップサイズの増加および消費電力の増加を防止できる。
【００７５】
請求項８および請求項９の半導体メモリでは、メモリセルのアクセス時に、第２基板線に負荷トランジスタの閾値電圧を低くする電圧を供給し、スタンバイ時に、第２基板線に負荷トランジスタの閾値電圧を高くする電圧を供給したので、メモリセルのアクセス時の動作速度を向上でき、スタンバイ時のリーク電流を削減できる。この結果、半導体メモリの動作時にアクセス時間を短縮でき、スタンバイ時にスタンバイ電流を削減できる。
【００７６】
請求項１０の半導体メモリでは、スタンバイ時に、メモリセルの転送トランジスタおよび駆動トランジスタのリーク電流を削減でき、スタンバイ電流をさらに削減できる。
【図面の簡単な説明】
【図１】本発明の半導体メモリの第１の実施形態を示すブロック図である。
【図２】図１に示したメモリコアの要部の詳細を示すブロック図である。
【図３】図２に示したメモリセルの構造を示す断面図である。
【図４】第１の実施形態のＳＲＡＭの動作を示すタイミング図である。
【図５】本発明の半導体メモリの第２の実施形態におけるメモリセルアレイの要部を示すブロック図である。
【図６】本発明の半導体メモリの第３の実施形態を示すブロック図である。
【図７】図６に示したメモリコアの要部の詳細を示すブロック図である。
【図８】本発明の半導体メモリの第４の実施形態におけるメモリセルアレイの要部を示すブロック図である。
【図９】本発明の半導体メモリの第５の実施形態におけるメモリセルアレイの要部を示すブロック図である。
【図１０】本発明の半導体メモリの第６の実施形態を示すブロック図である。
【図１１】図１０に示したメモリコアの要部の詳細を示すブロック図である。
【図１２】ウエルデコーダの別の配置例を示すブロック図である。
【図１３】ウエルデコーダの別の配置例を示すブロック図である。
【符号の説明】
１０ コマンドバッファ
１２ アドレスバッファ
１４ データ入出力バッファ
１６ 動作制御回路
１８、２０ アドレスデコーダ
２２、２２Ａ、２２Ｂ メモリコア
２４、２６ チャージポンプ
ＡＤ アドレス信号
ＡＲＹ メモリセルアレイ
ＢＬ、／ＢＬ ビット線
ＢＵＦ１ ワードバッファ
ＢＵＦ２、ＢＵＦ３ ウエルバッファ
ＣＡＤ コラムアドレス信号
ＣＡＤ２ デコード信号
ＣＤＥＣ コラムデコーダ
／ＣＳ チップセレクト信号
ＤＢ データバス
ＤＱ データ端子
ＤＴ 駆動トランジスタ
Ｉ／Ｏ 入出力制御回路
ＬＴ 負荷トランジスタ
ＭＣ メモリセル
ＮＷ ｎ形ウエル領域
ＮＷＤ ウエルドライバ
ＮＷＥＬＬ 基板領域（ｎ形ウエル領域）
／ＯＥ 出力イネーブル信号
ＰＷ ｐ形ウエル領域
ＰＷＤ ウエルドライバ
ＰＷＥＬＬ 基板領域（ｐ形ウエル領域）
ＲＡＤ ロウアドレス信号
ＲＡＤ２ デコード信号
ＳＡ センスアンプ
ＳＬ１ 第１基板線
ＳＬ２ 第２基板線
ＴＴ 転送トランジスタ
ＶＤＤ 電源線
ＶＤＤ１ 第１電圧
ＶＤＤ２ 第２電圧
−ＶＰ 負電圧
ＶＳＳ 接地線
ＷＤＥＣ ワードデコーダ
／ＷＥ 書き込みイネーブル信号
ＷＬ ワード線
【発明の属する技術分野】
本発明は、スタティックＲＡＭに関する。
【０００２】
【従来の技術】
近時、スタティックＲＡＭ（以下、ＳＲＡＭと称する）を搭載するシステムの動作周波数が高くなってきている。また、特に、携帯機器において装置全体の消費電力を削減するために、消費電力の低いＳＲＡＭが要求されている。このような中、アクセス時間が早く、かつスタンバイ期間における消費電流（スタンバイ電流）が少ないＳＲＡＭが要求されている。
特開平１１−１６３６３号公報には、メモリセルが６つのトランジスタで構成されているＳＲＡＭにおいて、転送トランジスタと負荷トランジスタの基板（ｐウエル領域）をワード線に接続する構造が開示されている。
【０００３】
この公報のＳＲＡＭでは、転送トランジスタおよび負荷トランジスタの閾値電圧は、メモリセルをアクセスするためにワード線が高レベルに変化しているときに低くなり、メモリセル内のデータを保持するためにワード線が低レベルに変化しているときに高くなる。メモリセルのアクセス時には、転送トランジスタおよび負荷トランジスタを流れる電流が増加するため、アクセス時間は短縮される。また、スタンバイ時には、転送トランジスタおよび負荷トランジスタのリーク電流が減少するため、スタンバイ電流は削減される。
【０００４】
また、特開２０００−１１４３９９号公報には、メモリセルが６つのトランジスタで構成されるＳＲＡＭにおいて、転送トランジスタおよび駆動トランジスタのゲートをそれぞれ自身の基板に接続する構造が開示されている。また、一般的なＳＲＡＭと同様に、負荷トランジスタおよび駆動トランジスタにより、入力と出力とが互いに接続された２つのＣＭＯＳインバータが形成されている。
【０００５】
この公報のＳＲＡＭでは、転送トランジスタの閾値電圧は、メモリセルをアクセスするためにワード線が高レベルに変化しているときに低くなり、メモリセル内のデータを保持するためにワード線が低レベルに変化しているときに高くなる。駆動トランジスタの閾値電圧は、ゲートに低レベルが与えられているときに低くなる。そして、メモリセルのアクセス時には、転送トランジスタを流れる電流が増加するため、アクセス時間は短縮される。また、スタンバイ時には、負荷トランジスタおよび駆動トランジスタにより構成される２つのＣＭＯＳインバータのうち、負荷トランジスタがオンしているＣＭＯＳインバータのリーク電流が減少するため、スタンバイ電流は削減される。
【０００６】
【発明が解決しようとする課題】
一般に、ＳＲＡＭ等の半導体集積回路では、トランジスタのレイアウトサイズを小さくするため、これ等トランジスタの基板領域（ウエル領域）は、多数のトランジスタで共有されている。換言すれば、多数のトランジスタに対応して１つのウエル領域が形成されている。このため、上述した従来技術では、ワード線をトランジスタの基板に接続した場合、ワード線を駆動するワードドライバは、ワード線だけでなく基板の負荷も駆動しなくてはならない。この結果、トランジスタの閾値電圧を低くしても、メモリセルのアクセス時間は遅くなってしまう。
【０００７】
また、転送トランジスタおよび駆動トランジスタを構成するｎＭＯＳトランジスタは、ソースおよびドレインがｎ形拡散層で形成されている。このため、ワード線の高レベル電圧が、ｐｎ接合の順方向電圧より高い場合、基板（ｐ形ウエル領域）にワード線の高レベル電圧が供給されるとｐ形ウエル領域からｎＭＯＳトランジスタのソースまたはドレインに電流が流れてしまう。この結果、メモリセルのアクセス時に誤動作（データの破壊または誤ったデータの読み出し）するおそれがある。
【０００８】
本発明の目的は、半導体メモリのアクセス時間を短縮するとともにスタンバイ電流を削減することにある。
本発明の別の目的は、メモリセルのアクセス時の誤動作を防止することにある。
【０００９】
【課題を解決するための手段】
請求項１および請求項２の半導体メモリでは、メモリセルは、転送トランジスタおよび駆動トランジスタを有している。転送トランジスタのゲートは、ワード線にそれぞれ接続されている。転送トランジスタおよび駆動トランジスタの基板は、第１基板線にそれぞれ接続されている。第１ドライバ回路の第１バッファは、ワード線に供給する電圧をそれぞれ生成する。２ドライバ回路の第２バッファは、第１バッファに同期して動作し、第１基板線に供給する電圧をそれぞれ生成する。転送トランジスタおよび駆動トランジスタの基板電圧は、ワード線の選択・非選択に応じて変化する。このため、転送トランジスタおよび駆動トランジスタの閾値電圧は、ワード線の選択・非選択に応じて変化する。
【００１０】
各第２バッファは、ワード線の選択中（メモリセルのアクセス時）に、第１基板線に転送トランジスタおよび駆動トランジスタの閾値電圧を低くする電圧を供給し、ワード線の非選択中（スタンバイ時）に、転送トランジスタおよび駆動トランジスタの閾値電圧を高くする電圧を供給する。このため、メモリセルのアクセス時の動作速度を向上でき、スタンバイ時のリーク電流を削減できる。ワード線と第１基板線は、それぞれ第１バッファおよび第２バッファに接続されているため、第１基板線の電圧をワード線と異なる電圧に設定できる。第１基板線の電圧をワード線の電圧と独立に設定できるため、メモリセルの電気的特性を向上できる。この結果、半導体メモリの動作時にアクセス時間を短縮でき、スタンバイ時にスタンバイ電流を削減できる。
【００１１】
請求項３の半導体メモリでは、各第２バッファは、ワード線の選択時に第１基板線に電源電圧を供給する。このため、第１基板線に供給する高レベル側の電圧を生成する回路を不要にできる。この結果、半導体メモリのチップサイズの増加を防止でき、消費電力の増加を防止できる。
請求項４の半導体メモリでは、各第２バッファは、ワード線の選択時に、転送トランジスタおよび駆動トランジスタのソース、ドレインと基板との間に形成されるｐｎ接合の順方向電圧より低い第１電圧を第１基板線に供給する。このため、メモリセルのアクセス時にトランジスタに順方向電圧が流れることを防止できる。すなわち、メモリセルが誤動作することを防止できる。
【００１２】
請求項５の半導体メモリでは、各第２バッファは、ワード線の非選択時に第１基板線に接地電圧を供給する。このため、第１基板線に供給する低レベル側の電圧を生成する回路を不要にできる。この結果、半導体メモリのチップサイズの増加および消費電力の増加を防止できる。
請求項６の半導体メモリでは、負電圧生成回路は、負電圧を生成する。各第２バッファは、ワード線の非選択時に第１基板線に負電圧を供給する。このため、スタンバイ時に、メモリセルの転送トランジスタおよび駆動トランジスタのリーク電流を削減でき、スタンバイ電流をさらに削減できる。
【００１３】
請求項７の半導体メモリでは、各第２バッファは、ワード線の非選択時に第１基板線に接地電圧を供給する。このため、第１基板線に供給する高レベル側の電圧を生成する回路を不要にできる。この結果、半導体メモリのチップサイズの増加および消費電力の増加を防止できる。
請求項８および請求項９の半導体メモリでは、メモリセルは、転送トランジスタおよび負荷トランジスタを有している。転送トランジスタのゲートは、ワード線にそれぞれ接続されている。負荷トランジスタの基板は、第２基板線それぞれ接続されている。第１ドライバ回路の第１バッファは、ワード線に供給する電圧をそれぞれ生成する。第３ドライバ回路の第３バッファは、第１バッファに同期して動作し、第２基板線に供給する電圧をそれぞれ生成する。このため、負荷トランジスタの閾値電圧は、ワード線の選択・非選択に応じて変化する。
【００１４】
各第３バッファは、ワード線の選択中（メモリセルのアクセス時）に、第２基板線に負荷トランジスタの閾値電圧を低くする電圧を供給し、ワード線の非選択中（スタンバイ時）に、第２基板線に負荷トランジスタの閾値電圧を高くする電圧を供給する。このため、メモリセルのアクセス時の動作速度を向上でき、スタンバイ時のリーク電流を削減できる。ワード線と第２基板線は、それぞれ第１バッファおよび第３バッファに接続されているため、第２基板線の電圧をワード線と異なる電圧に設定できる。第２基板線の電圧をワード線の電圧と独立に設定できるため、メモリセルの電気的特性を向上できる。この結果、半導体メモリの動作時にアクセス時間を短縮でき、スタンバイ時にスタンバイ電流を削減できる。
【００１５】
請求項１０の半導体メモリでは、昇圧回路は、電源電圧より高い昇圧電圧を生成する。各第３バッファは、ワード線の選択時に第２基板線に電源電圧を供給し、ワード線の非選択時に第２基板線に電源電圧より高い昇圧電圧を供給する。このため、スタンバイ時に、メモリセルの転送トランジスタおよび駆動トランジスタのリーク電流を削減でき、スタンバイ電流をさらに削減できる。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されていることを示している。頭に”／”が付く信号は、負論理を示している。図中の二重丸は、外部端子を示している。以降の説明では、”チップセレクト信号”を”／ＣＳ信号”というように、信号名を略して表す場合がある。図１は、本発明の半導体メモリの第１の実施形態を示している。この実施形態は、請求項１、請求項２、請求項３および請求項５に対応している。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してＳＲＡＭとして形成されている。
【００１７】
ＳＲＡＭは、コマンドバッファ１０、アドレスバッファ１２、データ入出力バッファ１４、動作制御回路１６、アドレスデコーダ１８、２０およびメモリコア２２を有している。
コマンドバッファ１０は、外部からコマンド信号（チップセレクト信号／ＣＳ、書き込みイネーブル信号／ＷＥおよび出力イネーブル信号／ＯＥ）を受信する。アドレスバッファ１２は、アドレス端子を介してアドレス信号ＡＤを受信し、受信した信号をロウアドレス信号ＲＡＤ（上位アドレス）およびコラムアドレス信号ＣＡＤ（下位アドレス）として出力する。
【００１８】
データ入出力バッファ１４は、読み出し動作時にメモリコア２２からの読み出しデータをデータバスＤＢを介して受信し、受信したデータをデータ端子ＤＱに出力し、書き込み動作時に書き込みデータをデータ端子ＤＱを介して受信し、受信したデータをデータバスＤＢに出力する。
動作制御回路１６は、コマンドバッファ１０から供給されるコマンド信号を解読し、メモリコア２２を動作させるための制御信号を出力する。アドレスデコーダ１８は、ロウアドレス信号ＲＡＤをデコードし、デコード信号ＲＡＤ２として出力する。アドレスデコーダ２０は、コラムアドレス信号ＣＡＤをデコードし、デコード信号ＣＡＤ２として出力する。
【００１９】
メモリコア２２は、メモリセルアレイＡＲＹ、ワードデコーダＷＤＥＣ、ウエルドライバＰＷＤ、センスアンプＳＡ、コラムデコーダＣＤＥＣおよび入出力制御回路Ｉ／Ｏを有している。メモリセルアレイＡＲＹは、複数のワード線ＷＬ、複数の第１基板線ＳＬ１、相補のビット線ＢＬ、／ＢＬと、ワード線ＷＬおよびビット線ＢＬ、／ＢＬの交点に配置されたメモリセルＭＣを有している。第１基板線ＳＬ１は、隣接する２つのメモリセルＭＣの間に、ワード線ＷＬの配線方向に沿って配線されている。
【００２０】
ワードデコーダＷＤＥＣは、アドレスデコーダ１８からのデコード信号ＲＡＤ２に応じて、ワード線ＷＬのいずれかを駆動（選択）する。ウエルドライバＰＷＤは、デコード信号ＲＡＤ２に応じて、第１基板線ＳＬ１のいずれかを駆動（選択）する。コラムデコーダＣＤＥＣは、アドレスデコーダ２０からのデコード信号ＣＡＤ２に応じて複数組のビット線ＢＬ、／ＢＬのいずれかをデータバスＤＢに接続する。ワードデコーダＷＤＥＣおよびウエルドライバＰＷＤは、メモリセルアレイＡＲＹの一側（図の左側）にビット線ＢＬ、／ＢＬの配線方向に沿って配置されている。
【００２１】
図２は、図１に示したメモリコア２２の要部の詳細を示している。
メモリセルアレイＡＲＹには、太い破線枠で示した複数のメモリセルＭＣがマトリックス状に配置されている。メモリセルＭＣは、２つの転送トランジスタＴＴ、２つの駆動トランジスタＤＴおよび２つの負荷トランジスタＬＴを有している。転送トランジスタＴＴおよび駆動トランジスタＤＴは、ｎＭＯＳトランジスタで構成され、負荷トランジスタＬＴは、ｐＭＯＳトランジスタで構成されている。以下、ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタを、単にｎＭＯＳ、ｐＭＯＳとも称する。
【００２２】
負荷トランジスタＬＴおよび駆動トランジスタＤＴにより、入力と出力とが互いに接続された２つのＣＭＯＳインバータが形成されている。負荷トランジスタＬＴのソースは、電源線ＶＤＤ（例えば２Ｖ）に接続されている。駆動トランジスタＤＴのソースは、接地線ＶＳＳ（０Ｖ）に接続されている。転送トランジスタＴＴは、ＣＭＯＳインバータの入力をビット線ＢＬ、／ＢＬにそれぞれ接続している。転送トランジスタＴＴのゲートは、ワード線に接続されている。すなわち、メモリセルＭＣを構成するトランジスタの接続は、一般の６トランジスタタイプのＳＲＡＭのメモリセルと同じである。
【００２３】
転送トランジスタＴＴおよび駆動トランジスタＤＴの基板（ｐ形ウエル領域ＰＷ；図中の一点鎖線）は、第１基板線ＳＬ１に接続されている。負荷トランジスタＬＴの基板（ｎ形ウエル領域ＮＷ；図中の二点鎖線）は、特に図示していないが電源線ＶＤＤに接続されている。
図の上下方向に隣接する２つのメモリセルＭＣは、鏡面対称に形成されている。ｎＭＯＳの基板領域（ｐ形ウエル領域）ＰＷは、隣接する２つのメモリセル領域に重複して、ワード線ＷＬの配線方向に沿って形成されている。すなわち、各ウエル領域ＰＷは、隣接する２つのメモリセルＭＣに共通に形成されている。
【００２４】
同様に、ｐＭＯＳの基板領域（ｎ形ウエル領域）ＮＷは、隣接する２つのメモリセル領域に重複して、ワード線ＷＬの配線方向に沿って形成されている。すなわち、各ウエル領域ＮＷは、隣接する２つのメモリセルＭＣに共通に形成されている。ウエル領域ＰＷ、ＮＷをそれぞれ２つのメモリセルＭＣで共有することで、メモリセルＭＣ間の素子分離領域の面積を小さくでき、メモリセルアレイＡＲＹの面積を小さくできる。ＳＲＡＭ等の半導体メモリでは、メモリセルアレイＡＲＹは、チップ面積のほとんどを占めている。このため、メモリセルアレイＡＲＹの面積を小さくすることで、チップサイズが小さくなり、チップコストが削減される。
【００２５】
ワードデコーダＷＤＥＣは、デコード信号ＲＡＤ２のデコード回路（図示せず）と、ワード線ＷＬをそれぞれ駆動する複数のワードバッファＢＵＦ１（第１バッファ）とを有している。ワードバッファＢＵＦ１は、デコード信号ＲＡＤ２に応じてそのいずれかが活性化される。活性化されたワードバッファＢＵＦ１は、対応するワード線ＷＬに電源電圧ＶＤＤを供給する。活性化されないワードバッファＢＵＦ１は、対応するワード線ＷＬに接地電圧ＶＳＳを供給する。すなわち、ワードデコーダＷＤＥＣは、ワード線ＷＬを駆動するワードバッファＢＵＦ１を有する第１ドライバ回路として動作する。
【００２６】
ウエルドライバＰＷＤは、デコード信号ＲＡＤ２のデコード回路（図示せず）と、第１基板線ＳＬ１をそれぞれ駆動する複数のウエルバッファ（第２バッファ）ＢＵＦ２とを有している。ウエルバッファＢＵＦ２は、ウエル領域ＰＷに対応してそれぞれ形成するために、ワードバッファＢＵＦ１の間にそれぞれ配置されている。ウエルバッファＢＵＦ２をワードバッファＢＵＦ１の間に配置することで、第１基板線ＳＬ１をワード線ＷＬに交差することなく配線できる。このため、メモリセルアレイＡＲＹのレイアウト設計は容易になる。
【００２７】
ウエルバッファＢＵＦ２は、隣接する２つのワードバッファＢＵＦ１に対応してそれぞれ形成されている。ウエルバッファＢＵＦ２は、隣接する２つのワードバッファＢＵＦ１の一方が活性化されたときに活性化される。より詳細には、デコード信号ＲＡＤ２のうち下位１ビットを除いたデコード信号がウエルドライバＰＷＤのデコード回路に供給される。活性化されたウエルバッファＢＵＦ２は、対応する第１基板線ＳＬ１に電源電圧ＶＤＤを供給する。活性化されないウエルバッファＢＵＦ２は、対応する第１基板線ＳＬ１に接地電圧ＶＳＳを供給する。すなわち、ウエルドライバＰＷＤは、第１基板線ＳＬ１を駆動するウエルバッファＢＵＦ２を有する第２ドライバ回路として動作する。
【００２８】
図３は、図２に示したメモリセルＭＣの断面構造を示している。ｎＭＯＳは、転送トランジスタＴＴを示し、ｐＭＯＳは、負荷トランジスタＬＴを示している。図中”ｐ＋”は、高濃度のｐ形拡散層、”ｎ＋”は、高濃度のｎ形拡散層を示している。
ｐ形の基板ＰＳＵＢ（シリコン基板）には、ｎ形不純物が導入され、ウエル領域ＮＷ１、およびｐＭＯＳの基板領域であるｎ形ウエル領域ＮＷが形成されている。ウエル領域ＮＷ１の表面には、ｐ形不純物が導入され、ｎＭＯＳの基板領域であるｐ形ウエル領域ＰＷが形成されている。
【００２９】
このように、一方のウエル領域（この例ではＰＷ）と基板ＰＳＵＢとが分離した構造は、一般に３重ウエル構造と称されている。３重ウエル構造にすることで、ｎＭＯＳのウエル領域ＰＷと、基板ＰＳＵＢとを電気的に容易に分離できる。すなわち、図２に示したように、電気的に分離された複数のウエル領域ＰＷを形成できる。なお、ｐ形基板では、電気的に分離された複数のｎ形のウエル領域ＮＷは、ｎ形不純物を導入するだけで形成できる。
【００３０】
ｎＭＯＳのソース、ドレイン（ともにｎ＋層）は、ウエル領域ＰＷの表面にｎ形不純物を導入して形成されている。ｎＭＯＳのソース・ドレインの一方は、ビット線ＢＬまたは／ＢＬに接続されている。ｎＭＯＳのゲートは、ワード線ＷＬに接続されている。ｎＭＯＳのソース・ドレインの他方は、ｐＭＯＳのソース・ドレインの一方に接続されている。ｎＭＯＳの基板（ウエル領域ＰＷ）、ｐ形拡散領域（ｐ＋層）を介して第１基板線ＳＬ１に接続されている。
【００３１】
ｐＭＯＳのソース、ドレイン（ともにｐ＋層）は、ウエル領域ＮＷの表面にｐ形不純物を導入して形成されている。ｐＭＯＳのソース・ドレインの他方は、電源線ＶＤＤに接続されている。ｐＭＯＳのゲートは、図示しないＣＭＯＳインバータの出力に接続されている。ｐＭＯＳの基板（ｎウエルＮＷ）は、ｎ形不純物が導入された拡散領域（ｎ＋層）を介して、電源線ＶＤＤに接続されている。
【００３２】
図４は、第１の実施形態のＳＲＡＭの動作を示している。
ＳＲＡＭを制御するシステム装置は、読み出し動作または書き込み動作を実行するときにチップセレクト信号／ＣＳを低レベルに変化させ、ＳＲＡＭを活性状態にする（この例では、読み出し動作を示す）。システム装置は、ＳＲＡＭにアクセスしないとき、チップセレクト信号／ＣＳを高レベルに変化させ、ＳＲＡＭをスタンバイ状態にする。
【００３３】
チップセレクト信号／ＣＳの低レベル期間にアドレス信号ＡＤ（ＡＤ１）が供給されると、ワードデコーダＷＤＥＣは、アドレス信号ＡＤ１に対応するワード線ＷＬを選択し、このワード線ＷＬの電圧を電源電圧ＶＤＤに変化する（図４（ａ））。ウエルドライバＰＷＤは、アドレス信号ＡＤ１のうち下位１ビットを除くアドレス信号に対応する第１基板線ＳＬ１を選択し、この第１基板線ＳＬ１の電圧を電源電圧ＶＤＤに変化する（図４（ｂ））。個々で、ウエルドライバＰＷＤのウエルバッファＢＵＦ２は、ワードデコーダＷＤＥＣのワードバッファＢＵＦ１に同期して動作する。
【００３４】
選択されたワード線ＷＬに接続されているメモリセルＭＣは、転送トランジスタＴＴおよびビット線ＢＬ、／ＢＬを介してデータバスＤＢにデータＤＡＴＡを出力する（図４（ｃ））。データバスＤＢに出力されたデータＤＡＴＡは、出力イネーブル信号／ＯＥが低レベルの間、データ端子ＤＱに出力される（図４（ｄ））。すなわち、読み出し動作が実行される。
【００３５】
ワード線ＷＬにより選択されたメモリセルＭＣのｐ形ウエル領域ＰＷには、ワード線ＷＬの選択中に第１基板線ＳＬ１を介して電源電圧ＶＤＤが供給される。このため、動作するメモリセルＭＣの転送トランジスタＴＴおよび駆動トランジスタＤＴの閾値電圧は低くなる。すなわち、ウエルバッファＢＵＦ２は、ワード線ＷＬに転送トランジスタＴＴをオンさせる電圧が供給されている時に、第１基板線ＳＬ１に転送トランジスタＴＴおよび駆動トランジスタＤＴの閾値電圧を低くする電圧を供給する。したがって、転送トランジスタＴＴおよび駆動トランジスタＤＴのオン抵抗が低くなり、ソース・ドレイン間電流は増加する。この結果、メモリセルＭＣの動作が高速になり、アクセス時間が短縮される。
【００３６】
なお、複数のウエル領域ＰＷが、メモリセルアレイＡＲＹに形成されているため、各ウエル領域ＰＷの寄生容量等の負荷は小さくなる。したがって、ウエルバッファＢＵＦ２の駆動能力を最小限にでき、メモリセルＭＣのアクセス時の消費電流を最小限にできる。
ワード線ＷＬは、ウエル領域ＰＷに接続されることなく、転送トランジスタＴＴのゲートのみに接続されている。したがって、ワード線ＷＬの選択に同期してウエル領域ＰＷの電圧を変化させる仕様のＳＲＡＭにおいても、ワード線ＷＬの負荷が増加することを防止できる。この結果、ワードバッファＢＵＦ１が動作を開始してから転送トランジスタＴＴがオンするまでの時間は、ワード線ＷＬをウエル領域ＰＷに直接接続しているＳＲＡＭに比べ、大幅に短縮される。このため、メモリセルＭＣの動作はさらに高速になり、アクセス時間はさらに短縮される。
【００３７】
チップセレクト信号／ＣＳが高レベルに変化すると、ＳＲＡＭは、スタンバイ状態に移行する。ワードデコーダＷＤＥＣは、ワード線ＷＬの電圧を接地電圧ＶＳＳに変化させる（図４（ｅ））。ウエルドライバＰＷＤは、第１基板線ＳＬ１の電圧を接地電圧ＶＳＳに変化させる（図４（ｆ））。メモリセルアレイＡＲＹの全てのウエル領域ＰＷには、第１基板線ＳＬ１を介して接地電圧ＶＳＳが供給される。転送トランジスタＴＴおよび駆動トランジスタＤＴの閾値電圧は、メモリセルＭＣのアクセス中に比べ高くなる。換言すれば、ウエルバッファＢＵＦ２は、ワード線ＷＬに転送トランジスタＴＴをオフさせる電圧が供給されている時に、第１基板線ＳＬ１に転送トランジスタＴＴおよび駆動トランジスタＤＴの閾値電圧を高くする電圧を供給する。したがって、ＳＲＡＭのスタンバイ状態において、転送トランジスタＴＴおよび駆動トランジスタＤＴのオフ抵抗が高くなり、ソース・ドレイン間を流れるリーク電流は減少する。この結果、スタンバイ状態での消費電流（スタンバイ電流）は減少する。
【００３８】
以上、本実施形態では、転送トランジスタＴＴおよび駆動トランジスタＬＴの閾値電圧を、ワード線ＷＬの選択期間に同期して低くし、ワード線ＷＬの非選択期間に同期して高くした。このため、メモリセルＭＣのアクセス時の動作速度を向上でき、スタンバイ時のリーク電流を削減できる。この結果、ＳＲＡＭの動作時にアクセス時間を短縮でき、スタンバイ電流を削減できる。
【００３９】
第１基板線ＳＬ１の電圧をワード線ＷＬの電圧と独立して設定できるため、メモリセルＭＣの電気的特性を向上できる。
第１基板線ＳＬ１に電源電圧ＶＤＤおよび接地電圧ＶＳＳを供給することで、第１基板線ＳＬ１に供給する電圧を生成する回路を不要にできる。この結果、ＳＲＡＭのチップサイズの増加および消費電力の増加を防止できる。
【００４０】
図５は、本発明の半導体メモリの第２の実施形態におけるメモリセルアレイの要部を示している。この実施形態は、請求項１、請求項２、請求項４および請求項５に対応している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態の半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してＳＲＡＭとして形成されている。ＳＲＡＭを構成する各ブロックは、第１の実施形態（図１）とほぼ同じである。
【００４１】
この実施形態では、ウエルドライバＰＷＤのウエルバッファＢＵＦ２は、隣接するワードバッファＢＵＦ１がワード線ＷＬに電源電圧ＶＤＤを供給するときに、第１基板線ＳＬ１に電源電圧より低い第１電圧ＶＤＤ１を供給する。メモリセルアレイＡＲＹのその他の構成は、第１の実施形態（図２）と同じである。
第１電圧ＶＤＤ１は、抵抗分割等により電源電圧ＶＤＤを降圧することで生成される。第１電圧ＶＤＤ１は、転送トランジスタＴＴおよび駆動トランジスタＤＴのｐｎ接合の順方向電圧より低い電圧に設定されている。すなわち、電源電圧ＶＤＤ＞順方向電圧＞第１電圧ＶＤＤ１の関係がある。このため、メモリセルＭＣのアクセス時に、第１基板線ＳＬ１に第１電圧ＶＤＤ１が供給されても、転送トランジスタＴＴおよび駆動トランジスタＤＴのｐｎ接合に順方向電流が流れることが防止される。したがって、アクセス時の動作電流は下がり、アクセス時の誤動作も防止される。
【００４２】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ワード線ＷＬの選択時に、転送トランジスタＴＴおよび駆動トランジスタＤＴのソース、ドレインと基板との間に形成されるｐｎ接合の順方向電圧より低い第１電圧ＶＤＤ１を第１基板線ＳＬ１に供給した。このため、メモリセルＭＣのアクセス時にトランジスタに順方向電圧が流れることを防止できる。すなわち、メモリセルＭＣが誤動作することを防止できる。また、メモリセルＭＣのアクセス時に、アクセスに寄与しない無駄な電流がメモリセルＭＣに流れることを防止できる。
【００４３】
図６は、本発明の半導体メモリの第３の実施形態を示している。この実施形態は、請求項１、請求項２、請求項３および請求項６に対応している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態のＳＲＡＭには、第１の実施形態のメモリコア２２の代わりにメモリコア２２Ａが形成されている。また、負電圧”−ＶＰ”を生成するチャージポンプ２４（負電圧生成回路）が新たに形成されている。チャージポンプ２４で生成される負電圧”−ＶＰ”は、ウエルドライバＰＷＤに供給される。その他の構成は、第１の実施形態とほぼ同じである。
【００４４】
図７は、図６に示したメモリコア２２Ａの要部の詳細を示している。
ウエルドライバＰＷＤのウエルバッファＢＵＦ２は、隣接する２つのワードバッファＢＵＦ１の一方がワード線ＷＬに電源電圧ＶＤＤを供給するときに、第１基板線ＳＬ１に電源電圧ＶＤＤをそれぞれ供給する。ウエルバッファＢＵＦ２は、隣接する２つのワードバッファＢＵＦ１の両方がワード線ＷＬに接地電圧ＶＳＳを供給するときに、第１基板線ＳＬ１に負電圧”−ＶＰ” をそれぞれ供給する。メモリセルアレイＡＲＹのその他の構成は、第１の実施形態（図２）と同じである。
【００４５】
この実施形態では、スタンバイ状態おいて、ウエルバッファＢＵＦ２は、第１基板線ＳＬ１に負電圧”−ＶＰ”を供給する。このため、スタンバイ状態において、転送トランジスタＴＴおよび駆動トランジスタＤＴの閾値電圧は、第１および第２の実施形態より高くなる。したがって、スタンバイ電流はさらに小さくなる。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ワード線ＷＬの非選択時に第１基板線ＳＬ１に負電圧”−ＶＰ”を供給したので、スタンバイ状態において、メモリセルＭＣの転送トランジスタＴＴおよび駆動トランジスタＤＴのリーク電流を削減できる。この結果、スタンバイ電流をさらに削減できる。
【００４６】
図８は、本発明の半導体メモリの第４の実施形態におけるメモリセルアレイの要部を示している。この実施形態は、請求項１、請求項２、請求項４および請求項６に対応している。第１および第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態の半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してＳＲＡＭとして形成されている。ＳＲＡＭを構成する各ブロックは、第３の実施形態（図６）とほぼ同じである。
【００４７】
この実施形態では、ウエルドライバＰＷＤのウエルバッファＢＵＦ２は、隣接する２つワードバッファＢＵＦ１の一方がワード線ＷＬに電源電圧ＶＤＤを供給するときに、第１基板線ＳＬ１に電源電圧より高い第１電圧ＶＤＤ１を供給する。第１電圧ＶＤＤ１は、転送トランジスタＴＴおよび駆動トランジスタＤＴのｐｎ接合の順方向電圧より低い電圧に設定されている。すなわち、順方向電圧＞第１電圧ＶＤＤ１＞電源電圧ＶＤＤの関係がある。
【００４８】
また、ウエルバッファＢＵＦ２は、隣接する２つのワードバッファＢＵＦ１の両方がワード線ＷＬに接地電圧ＶＳＳを供給するときに、第１基板線ＳＬ１に負電圧”−ＶＰ”を供給する。メモリセルアレイＡＲＹのその他の構成は、第３の実施形態（図７）と同じである。
メモリセルＭＣのアクセス時に、転送トランジスタＴＴおよび駆動トランジスタＤＴの基板（ウエル領域ＰＷ）に、電源電圧ＶＤＤより高い第１電圧ＶＤＤ１が供給される。このため、転送トランジスタＴＴおよび駆動トランジスタＤＴの動作速度は早くなる。また、第２の実施形態と同様に、メモリセルＭＣのアクセス時に、転送トランジスタＴＴおよび駆動トランジスタＤＴのｐｎ接合に順方向電流が流れないため、アクセス時にアクセスに寄与しない無駄な電流はなくなり、同時にアクセス時の誤動作が防止される。
【００４９】
スタンバイ状態では、転送トランジスタＴＴおよび駆動トランジスタＤＴの基板（ウエル領域ＰＷ）に負電圧”−ＶＰ”が供給されるため、第３の実施形態と同様に、スタンバイ電流は削減される。
この実施形態においても、上述した第１〜第３の実施形態と同様の効果を得ることができる。
【００５０】
図９は、本発明の半導体メモリの第５の実施形態におけるメモリセルアレイの要部を示している。この実施形態は、請求項１、請求項２、請求項４、請求項６および請求項７に対応している。第１および第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５１】
この実施形態の半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してＳＲＡＭとして形成されている。ＳＲＡＭを構成する各ブロックは、第３の実施形態（図６）とほぼ同じである。
この実施形態では、ウエルドライバＰＷＤのウエルバッファＢＵＦ２は、隣接する２つのワードバッファＢＵＦ１の一方がワード線ＷＬに電源電圧ＶＤＤを供給するときに、第１基板線ＳＬ１に接地電圧ＶＳＳを供給する。接地電圧ＶＳＳは、転送トランジスタＴＴおよび駆動トランジスタＤＴのｐｎ接合の順方向電圧より低い第１電圧でもある。ウエルバッファＢＵＦ２におけるインバータの入力端子に供給される信号の論理は、ワード線ＷＬに電源電圧ＶＤＤを供給するワードバッファＢＵＦ１の入力端子に供給される信号の論理と同じである。また、ウエルバッファＢＵＦ２は、隣接する２つのワードバッファＢＵＦ１の両方がワード線ＷＬに接地電圧ＶＳＳを供給するときに、第１基板線ＳＬ１に負電圧”−ＶＰ”を供給する。メモリセルアレイＡＲＹのその他の構成は、第３の実施形態（図７）と同じである。
【００５２】
この実施形態は、高速動作を実現するためにメモリセルＭＣのｎＭＯＳトランジスタの閾値電圧を低く設定したＳＲＡＭに適用される。閾値電圧を低く設定した場合、トランジスタのサブスレッショルド電流（リーク電流）が大きいため、本発明を適用しない場合スタンバイ電流は大きくなる。転送トランジスタＴＴおよび駆動トランジスタＤＴの基板（ウエル領域ＰＷ）を、ワード線ＷＬの選択時（アクセス時）に接地電圧ＶＳＳに設定し、ワード線ＷＬの非選択時（スタンバイ時）に負電圧”−ＶＰ”に設定することで、閾値電圧が低く設定されている場合にもスタンバイ電流は抑えられ、アクセス時間は短縮される。
【００５３】
この実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ワード線ＷＬの非選択時に第１基板線ＳＬ１に接地電圧ＶＳＳを供給したので、第１基板線ＳＬ１に供給する高レベル側の電圧を生成する回路を不要にできる。この結果、ＳＲＡＭのチップサイズの増加および消費電力の増加を防止できる。
【００５４】
図１０は、本発明の半導体メモリの第６の実施形態を示している。この実施形態は、請求項１、請求項２、請求項３、請求項６および請求項８に対応している。第１および第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態のＳＲＡＭには、第３の実施形態のメモリコア２２Ａの代わりにメモリコア２２Ｂが形成されている。また、昇圧電圧である第２電圧ＶＤＤ２を生成するチャージポンプ２６（昇圧回路）が新たに形成されている。チャージポンプ２６で生成される第２電圧ＶＤＤ２は、メモリセルＭＣのｐＭＯＳトランジスタの基板であるウエルドライバＮＷＤ（後述）に供給される。その他の構成は、第３の実施形態と同じである。メモリコア２２Ｂは、ワードデコーダＷＤＥＣおよびウエルデコーダＰＷＤの他に、ウエルデコーダＮＷＤが新たに形成されている。ウエルデコーダＮＷＤの出力は、第２基板線ＳＬ２に接続されている。
【００５５】
図１１は、図１０に示したメモリコア２２Ｂの要部の詳細を示している。
図１１では、ｐＭＯＳトランジスタの基板（ｎ形ウエル領域ＮＷ）を図の中央に記載している。第１の実施形態と同様に、隣接する２つのメモリセルＭＣは、鏡面対称に形成されている。ｎＭＯＳの基板（ｐ形ウエル領域ＰＷ）は、隣接する２つのメモリセルＭＣに共通に形成されている。同様に、ｐＭＯＳの基板（ｎ形ウエル領域ＮＷ）は、前述した実施形態と同様に、隣接する２つのメモリセルＭＣに共通に形成されている。ウエル領域ＮＷ（負荷トランジスタＬＴの基板）は、第２基板線ＳＬ２に接続されている。
【００５６】
メモリコア２２Ｂは、メモリセルアレイＡＲＹの一側に、ワードデコーダＷＤＥＣ、ウエルデコーダＰＷＤおよびウエルデコーダＮＷＤを有している。ウエルデコーダＰＷＤおよびウエルデコーダＮＷＤは、ワードデコーダＷＤＥＣの間に交互に配置されている。ワードデコーダＷＤＥＣおよびウエルデコーダＰＷＤは、第３の実施形態（図７）と同じである。ワードデコーダＷＤＥＣは、出力がワード線ＷＬにそれぞれ接続されたワードバッファＢＵＦ１を有している。ウエルデコーダＰＷＤは、出力が第１基板線ＳＬ１にそれぞれ接続されたウエルバッファＢＵＦ２を有している。
【００５７】
ウエルデコーダＮＷＤは、デコード信号ＲＡＤ２のデコード回路（図示せず）と、第２基板線ＳＬ２をそれぞれ駆動する複数のウエルバッファＢＵＦ３（第３バッファ）とを有している。ウエルバッファＢＵＦ３は、隣接する２つのワード線ＷＬの一方が選択されたとき、第２基板線ＳＬ２に電源電圧ＶＤＤを供給する。ウエルバッファＢＵＦ３は、隣接する２つのワード線ＷＬの両方が非選択されたとき、第２基板線ＳＬ２に電源電圧ＶＤＤより高い第２電圧ＶＤＤ２を供給する。このように、ウエルドライバＮＷＤは、第２基板線ＳＬ２を駆動するウエルバッファＢＵＦ３を有する第３ドライバ回路として動作する。
【００５８】
この実施形態では、ＳＲＡＭのスタンバイ状態において、負荷トランジスタＬＴの基板に電源電圧より高い第２電圧が供給されるため、負荷トランジスタＬＴの閾値電圧は高くなり、リーク電流は削減される。メモリセルＭＣのアクセス時に、負荷トランジスタＬＴの基板に、電源電圧ＶＤＤが供給される。このため、負荷トランジスタＬＴの閾値電圧は低くなり、オン抵抗が低くなる。転送トランジスタＴＴおよび駆動トランジスタＤＴの動作は、第３の実施形態と同じである。
【００５９】
転送トランジスタＴＴおよび駆動トランジスタＤＴの閾値電圧とともに、負荷トランジスタの閾値電圧を、ワード線ＷＬの選択・非選択に応じて変化させることで、メモリセルＭＣのアクセス時にトランジスタは高速に動作し、メモリセルＭＣの非アクセス時（スタンバイ時）にトランジスタのリーク電流は削減される。
この実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。さらに、この実施形態では、負荷トランジスタＬＴの閾値電圧を、ワード線ＷＬの選択期間に同期して低くし、ワード線ＷＬの非選択期間に同期して高くした。このため、メモリセルＭＣのアクセス時の動作速度を向上でき、スタンバイ時のリーク電流を削減できる。この結果、ＳＲＡＭの動作時にアクセス時間を短縮でき、スタンバイ電流を削減できる。
【００６０】
ワード線ＷＬの非選択時に第２基板線ＳＬ２に電源電圧ＶＤＤより高い第２電圧ＶＤＤ２を供給したので、スタンバイ時に、メモリセルＭＣの負荷トランジスタＬＴのリーク電流を削減できる。この結果、スタンバイ電流をさらに削減できる。
なお、上述した実施形態では、ウエルデコーダＰＷＤとワードデコーダＷＤＥＣとを、メモリセルアレイＡＲＹの一側に配置した例について述べた。あるいは、ウエルデコーダＰＷＤ、ＮＷＤとワードデコーダＷＤＥＣとを、メモリセルアレイＡＲＹの一側に配置した例について述べた。本発明はかかる実施形態に限定されるものではない。
【００６１】
例えば、図１２に示すように、ウエルデコーダＰＷＤ、ＮＷＤ（またはウエルデコーダＰＷＤ、ＮＷＤの一方）を、メモリセルアレイＡＲＹにおけるワードデコーダＷＤＥＣに対向する側に配置してもよい。特に、既存のメモリコアに本発明を適用する場合に、図１２に示したレイアウトにすることで設計期間を短縮できる。ウエルデコーダＰＷＤ、ＮＷＤをメモリセルアレイＡＲＹの他側に形成する場合、図に示したように、ウエルバッファＢＵＦ２、ＢＵＦ３を交互に配置することで、レイアウト面積を小さくできる。
【００６２】
また、上述した実施形態では、ウエルデコーダＰＷＤのウエルバッファＢＵＦ２を、ワードバッファＢＵＦ１の間に配置した例について述べた。あるいは、ウエルデコーダＰＷＤのウエルバッファＢＵＦ２およびウエルデコーダＮＷＤのウエルバッファＢＵＦ３を、ワードバッファＢＵＦ１の間に交互に配置した例について述べた。本発明はかかる実施形態に限定されるものではない。
【００６３】
例えば、図１３に示すように、ウエルデコーダＰＷＤ、ＮＷＤ（またはウエルデコーダＰＷＤ、ＮＷＤの一方）をワードデコーダＷＤＥＣに沿って独立して形成してもよい。特に、既存のメモリコアに本発明を適用する場合に、図１３に示したレイアウトにすることで設計期間を短縮できる。また、図１３に示したように、ウエルデコーダＰＷＤ、ＮＷＤを両方形成する場合ウエルバッファＢＵＦ２、ＢＵＦ３を交互に配置することで、ウエルデコーダＰＷＤ、ＮＷＤレイアウト面積を小さくできる。
【００６４】
上述した実施形態では、本発明をＳＲＡＭに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をＣＰＵ等のロジックＬＳＩまたはシステムメモリに搭載されるＳＲＡＭコアに適用してもよい。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１） 転送トランジスタおよび駆動トランジスタを有する複数のメモリセルと、
前記転送トランジスタのゲートにそれぞれ接続されている複数のワード線と、前記ワード線に供給する電圧をそれぞれ生成する複数の第１バッファを有する第１ドライバ回路と、
前記転送トランジスタおよび前記駆動トランジスタの基板にそれぞれ接続されている複数の第１基板線と、
前記第１バッファに同期して動作し、前記第１基板線に供給する電圧をそれぞれ生成する複数の第２バッファを有する第２ドライバ回路とを備えていることを特徴とする半導体メモリ。
（付記２） 付記１記載の半導体メモリにおいて、
前記各第２バッファは、前記ワード線のうち対応するワード線に前記転送トランジスタをオンさせる電圧が供給されている時に、前記第１基板線のうち対応する第１基板線に前記転送トランジスタおよび前記駆動トランジスタの閾値電圧を低くする電圧を供給し、前記対応するワード線に前記転送トランジスタをオフさせる電圧が供給されている時に、前記対応する第１基板線に前記転送トランジスタおよび前記駆動トランジスタの閾値電圧を高くする電圧を供給することを特徴とする半導体メモリ。
（付記３） 付記２記載の半導体メモリにおいて、
前記各第２バッファは、前記対応するワード線に前記転送トランジスタをオンさせる電圧が供給されている時に、前記対応する第１基板線に電源電圧を供給することを特徴とする半導体メモリ。
（付記４） 付記２記載の半導体メモリにおいて、
前記各第２バッファは、前記対応するワード線に前記転送トランジスタをオンさせる電圧が供給されている時に、前記対応する第１基板線に前記転送トランジスタのソース、ドレインおよび前記駆動トランジスタのソース、ドレインと基板との間に形成されるｐｎ接合の順方向電圧より低い第１電圧を供給することを特徴とする半導体メモリ。
（付記５） 付記４記載の半導体メモリにおいて、
前記第１電圧は、電源電圧より低いことを特徴とする半導体メモリ。
【００６５】
（付記６） 付記４記載の半導体メモリにおいて、
前記第１電圧は、電源電圧より高いことを特徴とする半導体メモリ。
（付記７） 付記２記載の半導体メモリにおいて、
前記各第２バッファは、前記対応するワード線に前記転送トランジスタをオフさせる電圧が供給されている時に、前記対応する第１基板線に接地電圧を供給することを特徴とする半導体メモリ。
（付記８） 付記２記載の半導体メモリにおいて、
負電圧を生成する負電圧生成回路を備え、
前記各第２バッファは、前記対応するワード線に前記転送トランジスタをオフさせる電圧が供給されている時に、前記対応する第１基板線に前記負電圧を供給することを特徴とする半導体メモリ。
（付記９） 付記８記載の半導体メモリにおいて、
前記各第２バッファは、前記対応するワード線に前記転送トランジスタをオンさせる電圧が供給されている時に、前記対応する第１基板線に接地電圧を供給することを特徴とする半導体メモリ。
（付記１０） 付記１記載の半導体メモリにおいて、
前記メモリセルにより構成されるメモリセルアレイを備え、
前記第１および第２ドライバ回路は、前記メモリセルアレイの一側に配置されていることを特徴とする半導体メモリ。
【００６６】
（付記１１） 付記１０記載の半導体メモリにおいて、
前記第２ドライバ回路の第２バッファは、前記第１ドライバ回路の第１バッファの間に配置されていることを特徴とする半導体メモリ。
（付記１２） 付記１記載の半導体メモリにおいて、
前記メモリセルにより構成されるメモリセルアレイを備え、
前記第１および第２ドライバ回路は、前記メモリセルアレイの両側にそれぞれ配置されていることを特徴とする半導体メモリ。
【００６７】
（付記１３） 付記１記載の半導体メモリにおいて、
前記第１基板線がそれぞれ接続されている第１基板領域は、前記メモリセルのうち隣接する２つのメモリセルに共通に形成され、
前記第２バッファは、前記第１基板領域に対応してそれぞれ形成されていることを特徴とする半導体メモリ。
【００６８】
（付記１４） 転送トランジスタおよび負荷トランジスタを有する複数のメモリセルと、
前記転送トランジスタのゲートにそれぞれ接続されている複数のワード線と、前記ワード線に供給する電圧をそれぞれ生成する第１バッファを有する第１ドライバ回路と、
前記負荷トランジスタの基板にそれぞれ接続されている複数の第２基板線と、前記第１バッファに同期して動作し、前記第２基板線に供給する電圧をそれぞれ生成する複数の第３バッファを有する第３ドライバ回路とを備えていることを特徴とする半導体メモリ。
（付記１５） 付記１４記載の半導体メモリにおいて、
前記各第３バッファは、前記ワード線のうち対応するワード線に前記転送トランジスタをオンさせる電圧が供給されている時に、前記第２基板線のうち対応する第２基板線に前記負荷トランジスタの閾値電圧を低くする電圧を供給し、前記対応するワード線に前記転送トランジスタをオフさせる電圧が供給されている時に、前記対応する第２基板線に前記負荷トランジスタの閾値電圧を高くする電圧を供給することを特徴とする半導体メモリ。
（付記１６） 付記１５記載の半導体メモリにおいて、
電源電圧より高い昇圧電圧を生成する昇圧回路を備え、
前記各第３バッファは、前記対応するワード線に前記転送トランジスタをオンさせる電圧が供給されている時に、前記対応する第２基板線に電源電圧を供給し、前記対応するワード線に前記転送トランジスタをオフさせる電圧が供給されている時に、前記対応する第２基板線に電源電圧より高い前記昇圧電圧を供給することを特徴とする半導体メモリ。
（付記１７） 付記１４記載の半導体メモリにおいて、
前記メモリセルにより構成されるメモリセルアレイを備え、
前記第１および第３ドライバ回路は、前記メモリセルアレイの一側に配置されていることを特徴とする半導体メモリ。
【００６９】
（付記１８） 付記１４記載の半導体メモリにおいて、
前記第２ドライバ回路の第２バッファは、前記第１ドライバ回路の第１バッファの間に配置されていることを特徴とする半導体メモリ。
（付記１９） 付記１４記載の半導体メモリにおいて、
前記メモリセルにより構成されるメモリセルアレイを備え、
前記第１および第２ドライバ回路は、前記メモリセルアレイの両側にそれぞれ配置されていることを特徴とする半導体メモリ。
【００７０】
（付記２０） 付記１４記載の半導体メモリにおいて、
前記第２基板線がそれぞれ接続されている第２基板領域は、前記メモリセルのうち隣接する２つのメモリセルに共通に形成され、
前記第３バッファは、前記第２基板領域に対応してそれぞれ形成されていることを特徴とする半導体メモリ。
【００７１】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００７２】
【発明の効果】
請求項１および請求項２の半導体メモリでは、メモリセルのアクセス時に、第１基板線に転送トランジスタおよび駆動トランジスタの閾値電圧を低くする電圧を供給し、スタンバイ時に、転送トランジスタおよび駆動トランジスタの閾値電圧を高くする電圧を供給したので、メモリセルのアクセス時の動作速度を向上でき、スタンバイ時のリーク電流を削減できる。この結果、半導体メモリの動作時にアクセス時間を短縮でき、スタンバイ時にスタンバイ電流を削減できる。
【００７３】
請求項３の半導体メモリでは、半導体メモリのチップサイズの増加および消費電力の増加を防止できる。
請求項４の半導体メモリでは、メモリセルのアクセス時にトランジスタに順方向電圧が流れることを防止でき、メモリセルが誤動作することを防止できる。
請求項５の半導体メモリでは、半導体メモリのチップサイズの増加および消費電力の増加を防止できる。
【００７４】
請求項６の半導体メモリでは、スタンバイ時に、メモリセルの転送トランジスタおよび駆動トランジスタのリーク電流を削減でき、スタンバイ電流をさらに削減できる。
請求項７の半導体メモリでは、半導体メモリのチップサイズの増加および消費電力の増加を防止できる。
【００７５】
請求項８および請求項９の半導体メモリでは、メモリセルのアクセス時に、第２基板線に負荷トランジスタの閾値電圧を低くする電圧を供給し、スタンバイ時に、第２基板線に負荷トランジスタの閾値電圧を高くする電圧を供給したので、メモリセルのアクセス時の動作速度を向上でき、スタンバイ時のリーク電流を削減できる。この結果、半導体メモリの動作時にアクセス時間を短縮でき、スタンバイ時にスタンバイ電流を削減できる。
【００７６】
請求項１０の半導体メモリでは、スタンバイ時に、メモリセルの転送トランジスタおよび駆動トランジスタのリーク電流を削減でき、スタンバイ電流をさらに削減できる。
【図面の簡単な説明】
【図１】本発明の半導体メモリの第１の実施形態を示すブロック図である。
【図２】図１に示したメモリコアの要部の詳細を示すブロック図である。
【図３】図２に示したメモリセルの構造を示す断面図である。
【図４】第１の実施形態のＳＲＡＭの動作を示すタイミング図である。
【図５】本発明の半導体メモリの第２の実施形態におけるメモリセルアレイの要部を示すブロック図である。
【図６】本発明の半導体メモリの第３の実施形態を示すブロック図である。
【図７】図６に示したメモリコアの要部の詳細を示すブロック図である。
【図８】本発明の半導体メモリの第４の実施形態におけるメモリセルアレイの要部を示すブロック図である。
【図９】本発明の半導体メモリの第５の実施形態におけるメモリセルアレイの要部を示すブロック図である。
【図１０】本発明の半導体メモリの第６の実施形態を示すブロック図である。
【図１１】図１０に示したメモリコアの要部の詳細を示すブロック図である。
【図１２】ウエルデコーダの別の配置例を示すブロック図である。
【図１３】ウエルデコーダの別の配置例を示すブロック図である。
【符号の説明】
１０ コマンドバッファ
１２ アドレスバッファ
１４ データ入出力バッファ
１６ 動作制御回路
１８、２０ アドレスデコーダ
２２、２２Ａ、２２Ｂ メモリコア
２４、２６ チャージポンプ
ＡＤ アドレス信号
ＡＲＹ メモリセルアレイ
ＢＬ、／ＢＬ ビット線
ＢＵＦ１ ワードバッファ
ＢＵＦ２、ＢＵＦ３ ウエルバッファ
ＣＡＤ コラムアドレス信号
ＣＡＤ２ デコード信号
ＣＤＥＣ コラムデコーダ
／ＣＳ チップセレクト信号
ＤＢ データバス
ＤＱ データ端子
ＤＴ 駆動トランジスタ
Ｉ／Ｏ 入出力制御回路
ＬＴ 負荷トランジスタ
ＭＣ メモリセル
ＮＷ ｎ形ウエル領域
ＮＷＤ ウエルドライバ
ＮＷＥＬＬ 基板領域（ｎ形ウエル領域）
／ＯＥ 出力イネーブル信号
ＰＷ ｐ形ウエル領域
ＰＷＤ ウエルドライバ
ＰＷＥＬＬ 基板領域（ｐ形ウエル領域）
ＲＡＤ ロウアドレス信号
ＲＡＤ２ デコード信号
ＳＡ センスアンプ
ＳＬ１ 第１基板線
ＳＬ２ 第２基板線
ＴＴ 転送トランジスタ
ＶＤＤ 電源線
ＶＤＤ１ 第１電圧
ＶＤＤ２ 第２電圧
−ＶＰ 負電圧
ＶＳＳ 接地線
ＷＤＥＣ ワードデコーダ
／ＷＥ 書き込みイネーブル信号
ＷＬ ワード線
Claims (10)
- 転送トランジスタおよび駆動トランジスタを有する複数のメモリセルと、
前記転送トランジスタのゲートにそれぞれ接続されている複数のワード線と、前記ワード線に供給する電圧をそれぞれ生成する複数の第１バッファを有する第１ドライバ回路と、
前記転送トランジスタおよび前記駆動トランジスタの基板にそれぞれ接続されている複数の第１基板線と、
前記第１バッファに同期して動作し、前記第１基板線に供給する電圧をそれぞれ生成する複数の第２バッファを有する第２ドライバ回路とを備えていることを特徴とする半導体メモリ。 - 請求項１記載の半導体メモリにおいて、
前記各第２バッファは、前記ワード線のうち対応するワード線に前記転送トランジスタをオンさせる電圧が供給されている時に、前記第１基板線のうち対応する第１基板線に前記転送トランジスタおよび前記駆動トランジスタの閾値電圧を低くする電圧を供給し、前記対応するワード線に前記転送トランジスタをオフさせる電圧が供給されている時に、前記対応する第１基板線に前記転送トランジスタおよび前記駆動トランジスタの閾値電圧を高くする電圧を供給することを特徴とする半導体メモリ。 - 請求項２記載の半導体メモリにおいて、
前記各第２バッファは、前記対応するワード線に前記転送トランジスタをオンさせる電圧が供給されている時に、前記対応する第１基板線に電源電圧を供給することを特徴とする半導体メモリ。 - 請求項２記載の半導体メモリにおいて、
前記各第２バッファは、前記対応するワード線に前記転送トランジスタをオンさせる電圧が供給されている時に、前記対応する第１基板線に前記転送トランジスタのソース、ドレインおよび前記駆動トランジスタのソース、ドレインと基板との間に形成されるｐｎ接合の順方向電圧より低い第１電圧を供給することを特徴とする半導体メモリ。 - 請求項２記載の半導体メモリにおいて、
前記各第２バッファは、前記対応するワード線に前記転送トランジスタをオフさせる電圧が供給されている時に、前記対応する第１基板線に接地電圧を供給することを特徴とする半導体メモリ。 - 請求項２記載の半導体メモリにおいて、
負電圧を生成する負電圧生成回路を備え、
前記各第２バッファは、前記対応するワード線に前記転送トランジスタをオフさせる電圧が供給されている時に、前記対応する第１基板線に前記負電圧を供給することを特徴とする半導体メモリ。 - 請求項６記載の半導体メモリにおいて、
前記各第２バッファは、前記対応するワード線に前記転送トランジスタをオンさせる電圧が供給されている時に、前記対応する第１基板線に接地電圧を供給することを特徴とする半導体メモリ。 - 転送トランジスタおよび負荷トランジスタを有する複数のメモリセルと、
前記転送トランジスタのゲートにそれぞれ接続されている複数のワード線と、前記ワード線に供給する電圧をそれぞれ生成する第１バッファを有する第１ドライバ回路と、
前記負荷トランジスタの基板にそれぞれ接続されている複数の第２基板線と、前記第１バッファに同期して動作し、前記第２基板線に供給する電圧をそれぞれ生成する複数の第３バッファを有する第３ドライバ回路とを備えていることを特徴とする半導体メモリ。 - 請求項８記載の半導体メモリにおいて、
前記各第３バッファは、前記ワード線のうち対応するワード線に前記転送トランジスタをオンさせる電圧が供給されている時に、前記第２基板線のうち対応する第２基板線に前記負荷トランジスタの閾値電圧を低くする電圧を供給し、前記対応するワード線に前記転送トランジスタをオフさせる電圧が供給されている時に、前記対応する第２基板線に前記負荷トランジスタの閾値電圧を高くする電圧を供給することを特徴とする半導体メモリ。 - 請求項９記載の半導体メモリにおいて、
電源電圧より高い昇圧電圧を生成する昇圧回路を備え、
前記各第３バッファは、前記対応するワード線に前記転送トランジスタをオンさせる電圧が供給されている時に、前記対応する第２基板線に電源電圧を供給し、前記対応するワード線に前記転送トランジスタをオフさせる電圧が供給されている時に、前記対応する第２基板線に電源電圧より高い前記昇圧電圧を供給することを特徴とする半導体メモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002235896A JP4376495B2 (ja) | 2002-08-13 | 2002-08-13 | 半導体メモリ |
| TW092120819A TWI222066B (en) | 2002-08-13 | 2003-07-30 | Semiconductor memory |
| US10/629,588 US6914797B2 (en) | 2002-08-13 | 2003-07-30 | Semiconductor memory |
| KR1020030055345A KR101035933B1 (ko) | 2002-08-13 | 2003-08-11 | 반도체 메모리 |
| CNB031533949A CN1278424C (zh) | 2002-08-13 | 2003-08-12 | 半导体存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002235896A JP4376495B2 (ja) | 2002-08-13 | 2002-08-13 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004079044A true JP2004079044A (ja) | 2004-03-11 |
| JP4376495B2 JP4376495B2 (ja) | 2009-12-02 |
Family
ID=31711978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002235896A Expired - Fee Related JP4376495B2 (ja) | 2002-08-13 | 2002-08-13 | 半導体メモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6914797B2 (ja) |
| JP (1) | JP4376495B2 (ja) |
| KR (1) | KR101035933B1 (ja) |
| CN (1) | CN1278424C (ja) |
| TW (1) | TWI222066B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007102188A1 (ja) * | 2006-03-03 | 2007-09-13 | Fujitsu Limited | 半導体記憶装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4646636B2 (ja) * | 2004-02-20 | 2011-03-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP4822791B2 (ja) * | 2005-10-04 | 2011-11-24 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP5057739B2 (ja) * | 2006-10-03 | 2012-10-24 | 株式会社東芝 | 半導体記憶装置 |
| KR101131945B1 (ko) | 2010-07-07 | 2012-03-29 | 주식회사 하이닉스반도체 | 비휘발성 메모리 장치 |
| US8913421B2 (en) * | 2013-03-11 | 2014-12-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Writing to a memory cell |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3169599B2 (ja) * | 1990-08-03 | 2001-05-28 | 株式会社日立製作所 | 半導体装置、その駆動方法、その読み出し方法 |
| US5477499A (en) * | 1993-10-13 | 1995-12-19 | Advanced Micro Devices, Inc. | Memory architecture for a three volt flash EEPROM |
| JP3085455B2 (ja) | 1997-06-25 | 2000-09-11 | 日本電気株式会社 | スタティックｒａｍ |
| JP3560480B2 (ja) | 1998-10-05 | 2004-09-02 | シャープ株式会社 | スタティック・ランダム・アクセスメモリ |
| US6271713B1 (en) * | 1999-05-14 | 2001-08-07 | Intel Corporation | Dynamic threshold source follower voltage driver circuit |
-
2002
- 2002-08-13 JP JP2002235896A patent/JP4376495B2/ja not_active Expired - Fee Related
-
2003
- 2003-07-30 TW TW092120819A patent/TWI222066B/zh not_active IP Right Cessation
- 2003-07-30 US US10/629,588 patent/US6914797B2/en not_active Expired - Lifetime
- 2003-08-11 KR KR1020030055345A patent/KR101035933B1/ko not_active IP Right Cessation
- 2003-08-12 CN CNB031533949A patent/CN1278424C/zh not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007102188A1 (ja) * | 2006-03-03 | 2007-09-13 | Fujitsu Limited | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1278424C (zh) | 2006-10-04 |
| TW200405343A (en) | 2004-04-01 |
| CN1484314A (zh) | 2004-03-24 |
| JP4376495B2 (ja) | 2009-12-02 |
| KR101035933B1 (ko) | 2011-05-23 |
| US20040032768A1 (en) | 2004-02-19 |
| US6914797B2 (en) | 2005-07-05 |
| TWI222066B (en) | 2004-10-11 |
| KR20040015682A (ko) | 2004-02-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4056107B2 (ja) | 半導体集積回路 | |
| JP4290457B2 (ja) | 半導体記憶装置 | |
| KR100298917B1 (ko) | 고속스태틱램 | |
| JP4850387B2 (ja) | 半導体装置 | |
| US7286390B2 (en) | Memory cell and semiconductor integrated circuit device | |
| US10482949B2 (en) | Semiconductor device | |
| JP2002368135A (ja) | 半導体記憶装置 | |
| US8806411B2 (en) | Semiconductor device based on power gating in multilevel wiring structure | |
| US6160753A (en) | Semiconductor integrated circuit device having main word lines and sub-word lines | |
| JP2006093696A (ja) | 集積回路メモリ装置 | |
| KR100776738B1 (ko) | 반도체 메모리 장치 | |
| US7274589B2 (en) | Semiconductor storage device | |
| JP4376495B2 (ja) | 半導体メモリ | |
| US10706902B2 (en) | Semiconductor device | |
| US7768818B1 (en) | Integrated circuit memory elements | |
| JP2006210736A (ja) | 半導体記憶装置 | |
| JP4600835B2 (ja) | 半導体集積回路 | |
| JP6779960B2 (ja) | 半導体装置 | |
| JP2000294751A (ja) | 半導体装置 | |
| JP3904499B2 (ja) | 半導体記憶装置 | |
| JPH08139204A (ja) | 半導体集積回路 | |
| JPH0697376A (ja) | 半導体装置 | |
| JPH11232875A (ja) | 半導体集積回路 | |
| JPH04258162A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050704 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080501 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080805 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080912 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090908 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090909 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120918 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120918 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120918 Year of fee payment: 3 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120918 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120918 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130918 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |