JPH11232875A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 半導体集積回路におけるノイズ低減を図るこ
とにある。 【解決手段】 内部高電位電源ＶＤＤラインや内部低電
位電源ＶＳＳラインの配線幅は、ＰＭＯＳ基板電源ＶＤ
ＢラインやＮＭＯＳ基板電源ＶＳＢラインに比べて広く
形成されるため、電気的な抵抗が少なく、そのために外
部電源ノイズに対する電位変動が小さい。そのような内
部高電位電源ＶＤＤラインや内部低電位電源ＶＳＳライ
ンを、外部高電位電源ＶＤＤＱラインや外部低電位電源
ＶＳＳＱラインと、ＰＭＯＳ基板電源ＶＤＢラインやＮ
ＭＯＳ基板電源ＶＳＢラインとの間に介在させて、耐ノ
イズ性のこう状及び誤動作の防止を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路、
特にそれにおけるレイアウト技術に関し、例えばスタテ
ィック・ランダム・アクセス・メモリ（ＳＲＡＭ）に適
用して有効な技術に関する。

【０００２】

【従来の技術】例えば複数個のスタティック型メモリセ
ルをマトリクス配置して成るＳＲＡＭにおいては、メモ
リセルの選択端子がロウ方向毎にワード線に結合され、
メモリセルのデータ入出力端子がカラム方向毎に相補デ
ータ線（相補ビット線とも称される）に結合される。

【０００３】ロウアドレスに基づいて一つのワード線が
選択レベルに駆動されると、それに結合される全てのメ
モリセルが、対応する相補データ線に結合される。それ
ぞれの相補データ線は、相補データ線に１対１で結合さ
れた複数個のカラム選択スイッチを含むカラム選択回路
を介して相補コモンデータ線に共通接続されている。複
数個のカラム選択スイッチは、カラムアドレスに基づい
て選択的にオンされる。

【０００４】ロウアドレスをデコードするデコーダや、
カラムアドレスをデコードするカラムアドレスデコーダ
は、ナンドゲートやノアゲート、及び複数のデコード線
の組合わせによって構成される。ナンドゲートやノアゲ
ートは、ＣＭＯＳスタティック構成とされ、低電位側電
源Ｖｓｓを基準とする高電位側電源Ｖｄｄが動作用電源
とされるとき、デコーダ内の信号振幅はこの電源電圧レ
ベルとされる。つまり、ローレベルが低電位側電源Ｖｓ
ｓレベルに等しく、ハイレベルが高電位側電源Ｖｄｄレ
ベルに等しくされる。

【０００５】尚、ＳＲＡＭについて記載された文献の例
としては、昭和５９年１１月３０日にオーム社より発行
された「ＬＳＩハンドブック（第５００頁〜）」があ
る。

【０００６】

【発明が解決しようとする課題】半導体集積回路におい
て、電源ラインを介して伝達されるノイズによる影響を
低減することは、回路の誤動作を排除する上で重要とさ
れる。

【０００７】出力バッファには大電流が流れることか
ら、そのような出力バッファが動作することによって電
圧レベルの変動が生じ、それが出力バッファ以外の回路
へ悪影響を及ぼすことがある。

【０００８】特に、ＭＯＳトランジスタの基板に印加さ
れる電圧が、出力バッファの動作によって変動される
と、回路の誤動作を生じやすい。また、トランジスタ回
路に参照用レベルを供給するための電源ラインやメモリ
セルの動作用電源を供給するための電源ラインにノイズ
が乗ると、回路の誤動作を生じやすい。

【０００９】本発明の目的は、ノイズの低減化により半
導体集積回路の誤動作の防止を図ることを目的とする。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】すなわち、 信号を外部出力するための出
力バッファ（３４）と、上記出力バッファにそれの動作
用電源を供給するための第１電源（ＶＤＤＱ，ＶＳＳ
Ｑ）ラインと、上記出力バッファ以外の回路にそれの動
作用電源を供給するための第２電源（ＶＤＤ，ＶＳＳ）
ラインと、トランジスタの基板及び基板制御用の電源を
供給するための第３電源（ＶＤＢ，ＶＳＢ，ＶＤＣＢ，
ＶＳＢＣ）ラインとを含んで半導体集積回路が形成され
るとき、上記第１電源ラインと上記第２電源ラインと上
記第３電源ラインとが半導体チップの外縁に沿って環状
に形成され、且つ、上記第１電源ラインと上記第３電源
ラインとの間に上記第２電源ラインが介在される。

【００１２】上記した手段によれば、第１電源ラインと
第３電源ラインとの間に第２電源ラインが介在されるこ
とにより、電源電圧変動の激しい上記第１電源ラインか
ら第３電源ラインを離すことができ、また、第２電源ラ
インは、第３電源ラインに比べて比較的広く形成されて
電気的抵抗が少なく、第１電源ラインの電位レベル変動
によるノイズの影響を受け難いため、第３電源ラインの
シールド機能を発揮する。このことが、耐ノイズ性の向
上を達成する。

【００１３】また、信号を外部出力するための出力バッ
ファと、上記出力バッファにそれの動作用電源を供給す
るための第１電源ライン（ＶＤＤＱ，ＶＳＳＱ）と、上
記出力バッファ以外の回路にそれの動作用電源を供給す
るための第２電源（ＶＤＤ，ＶＳＳ）ラインと、トラン
ジスタの基板及び基板制御用の第３電源（ＶＤＢ，ＶＳ
Ｂ，ＶＤＣＢ，ＶＳＢＣ）ラインと、トランジスタ回路
に参照用レベルを供給するための第４電源（ＶＲＥＦ）
ラインと、メモリセルにそれの動作用電源を供給するた
めの第５電源（ＶＣＣＭ）ラインとを含んで半導体集積
回路が形成されるとき、上記第１乃至第５電源ラインが
半導体チップの外縁に沿って環状に形成され、且つ、上
記第１電源ラインと、上記第３乃至第５電源ラインとの
間に上記第２電源ラインが介在されて成る。

【００１４】上記した手段によれば、第１乃至題５電源
ラインと第３乃至第５電源ラインとの間に第２電源ライ
ンが介在されることにより、電源電圧変動の激しい上記
第１電源ラインから第３乃至第５電源ラインを離すこと
ができ、また、第２電源ラインは、第３乃至第５電源ラ
インに比べて比較的広く形成されて電気的抵抗が少な
く、第１電源ラインの電位レベル変動によるノイズの影
響を受け難いため、第３乃至第５電源ラインのシールド
機能を発揮する。このことが、耐ノイズ性の向上を達成
する。

【００１５】外部端子に結合されるパッド（３５）が形
成され、このパッドと上記出力バッファとの間にＲＡＭ
マクロセル（ＲＡＭ０〜ＲＡＭ７）の形成領域が介在さ
れるとき、上記出力バッファとパッドとを結合するため
の信号ラインと、メモリセルアレイとのカップリングノ
イズの低減を図るため、上記出力バッファとパッドとを
結合するための信号ラインが、上記ＲＡＭマクロセルに
含まれるメモリアレイ部以外の領域を通過するように配
線される。

【００１６】具体的には、外部端子に結合されるパッド
が形成され、このパッドと上記出力バッファとの間にＲ
ＡＭマクロセルの形成領域が介在されるとき、上記出力
バッファとパッドとを結合するための信号ラインは、上
記ＲＡＭマクロセルに含まれるワードドライバ形成領域
を通過するように配線することができる。

【００１７】

【発明の実施の形態】図４には本発明にかかる半導体記
憶装置の一例であるスタティック・ランダム・アクセス
・メモリ（「ＳＲＡＭ」と略記する）４０のブロック構
成が示される。

【００１８】ＲＡＭマクロセルＲＡＭ０〜ＲＡＭ７はそ
れぞれメモリセルアレイ２８、デコーダ群３３、及び直
接周辺回路３４を含む。メモリセルアレイ２８は、特に
制限されないが、複数のスタティック型メモリセルをマ
トリクス状に配列して成る。デコーダ群３３は、ロウア
ドレスをデコードしてワード線選択信号を形成するため
のロウデコーダやカラムアドレスをデコードしてビット
線選択信号を生成するためのカラムデコーダなどを含
む。直接周辺回路３４は、上記ビット線選択信号に基づ
いて複数のビット線を選択的にコモン線に結合させるた
めのカラム選択回路や、このカラム選択回路を介してコ
モン線に伝達されたメモリセルデータを増幅するための
センスアンプなどを含む。

【００１９】また、１７ビット構成のアドレス信号Ａ
（０〜１６）を取り込むためのアドレス入力バッファ１
０、このアドレス入力バッファ１０を介して取り込まれ
たアドレス信号を保持するためのアドレスレジスタ１
５、チップイネーブル信号ＣＥを取り込むためのチップ
イネーブル入力バッファ１１、このチップイネーブル入
力バッファ１１を介して取り込まれたチップイネーブル
信号ＣＥを保持するためのチップイネーブルレジスタ１
６、ライトイネーブル信号ＷＥを取り込むためのライト
イネーブル入力バッファ１２、このライトイネーブルバ
ッファ１２を介して取り込まれたライトイネーブル信号
ＷＥを保持するためのライトイネーブルレジスタ１７、
３６ビット構成の書き込みデータＤＱ（０〜３５）を取
り込むためのデータ入力バッファ１３、このデータ入力
バッファ１３を介して取り込まれたアドレス信号を保持
するためのデータレジスタ群１８が設けられている。

【００２０】また、上記直接周辺回路３４からの出力デ
ータを外部出力するための出力データレジスタ２１や、
この出力データレジスタの後段に配置された出力バッフ
ァ２３、上記チップイネーブルレジスタ１６の出力信号
と上記ライトイネーブルレジスタ１７の出力信号との論
理演算を行う論理ゲート２０、及びこの論理ゲート２０
の論理出力に基づいて上記出力バッファ２３の動作を制
御するための出力イネーブルレジスタ２２とが設けられ
る。

【００２１】相補レベルのクロック信号Ｋ，Ｋ＊（＊は
ローアクティブ又は信号反転を意味する）を取り込むた
めのクロック入力バッファ１４が設けられ、このクロッ
ク入力バッファ１４を介して取り込まれたクロック信号
Ｋ，Ｋ＊が上記アドレスレジスタ１５、チップイネーブ
ルレジスタ１６、ライトイネーブルレジスタ１７、デー
タレジスタ１８、出力データレジスタ２１、及び出力イ
ネーブルレジスタ２２に入力されて同期化されるように
なっている。

【００２２】図７にはデータ入力バッファ１３の１ビッ
トに対応する基本構成が示される。

【００２３】図７に示される入力バッファは、無終端Ｇ
ＴＬ（Ｇｕｎｎｉｎｇ Ｔｒａｎｓｃｅｉｖｅｒ Ｌｏ
ｇｉｃ）と称されるもので、ｐチャンネル型ＭＯＳトラ
ンジスタ７６とｎチャンネル型ＭＯＳトランジスタ７９
とが直列接続され、ｐチャンネル型ＭＯＳトランジスタ
７７とｎチャンネル型ＭＯＳトランジスタ８０とが直列
接続される。ｐチャンネル型ＭＯＳトランジスタ７６，
７７のソース電極は内部高電位電源ＶＤＤに結合され、
ｎチャンネル型ＭＯＳトランジスタ７９，８０のソース
電極は内部低電位電源ＶＳＳに結合される。ｐチャンネ
ル型ＭＯＳトランジスタ７６及びｎチャンネル型ＭＯＳ
トランジスタ７９のドレイン電極に、ｎチャンネル型Ｍ
ＯＳトランジスタ７９，８０のゲート電極が結合される
ことでミラー結合される。ｐチャンネル型ＭＯＳトラン
ジスタ７６のゲート電極は、参照電源ＶＲＥＦに結合さ
れる。パッド７０から入力された信号はｐチャンネル型
ＭＯＳトランジスタ７７のゲート電極に入力される。ｐ
チャンネル型ＭＯＳトランジスタ７７及びｎチャンネル
型ＭＯＳトランジスタ８０のドレイン電極は、後段に配
置されたｐチャンネル型ＭＯＳトランジスタ７３及びｎ
チャンネル型ＭＯＳトランジスタ７４のゲート電極に結
合される。ｐチャンネル型ＭＯＳトランジスタ７３とｎ
チャンネル型ＭＯＳトランジスタ７４とが直列接続され
ることでインバータが形成され、その反転出力が後段回
路に伝達される。

【００２４】図８には出力バッファ２３の１ビットに対
応する基本的構成例が示される。

【００２５】図８に示される出力バッファ２３は、無終
端ＧＴＬと称される。ノアゲート８１において、テスト
信号ＴＥとイネーブル信号ＥＮとのノア論理が得られ、
その出力信号が後段のナンドゲート８２に入力される。
入力データＤがインバータ８３によって反転される。こ
のインバータ８２の出力信号と上記ノアゲート８１の出
力信号とがナンドゲート８２に入力されてそれらのナン
ド論理が得られる。このナンド論理は、後段のインバー
タ８８，８９を介してｐチャンネル型ＭＯＳトランジス
タ９１に伝達され、また、インバータ８８，９０を介し
てｐチャンネル型ＭＯＳトランジスタ９２に伝達され
る。ｐチャンネル型ＭＯＳトランジスタ９１，９２のソ
ース電極は外部高電位電源ＶＤＤＱに結合され、ドレイ
ン電極はパッド１１０に結合される。上記インバータ８
３の出力信号は後段のインバータ８４を介してナンドゲ
ート８５に入力され、そこで、上記ノアゲート８１の出
力信号とのナンド論理が得られ、その出力信号が後段の
インバータ８６を介してｎチャンネル型ＭＯＳトランジ
スタ８７のゲート電極に入力される。ｎチャンネル型Ｍ
ＯＳトランジスタ８７のドレイン電極はパッド１１０に
結合され、ソース電極は外部低電位電源ＶＳＳＱに結合
される。

【００２６】また、上記ナンドゲート８５の出力信号
は、インバータ９４を介してｎチャンネル型ＭＯＳトラ
ンジスタ９６，９８，１００，１０２のゲート電極に入
力され、インバータ９５を介してｎチャンネル型ＭＯＳ
トランジスタ９７，９９，１０１，１０３のゲート電極
に入力される。ｎチャンネル型ＭＯＳトランジスタ９
６，９７のドレイン電極は、ｎチャンネル型ＭＯＳトラ
ンジスタ１０４を介してパッド１１０に結合される。ｎ
チャンネル型ＭＯＳトランジスタ９８，９９のドレイン
電極は、ｎチャンネル型ＭＯＳトランジスタ１０５を介
してパッド１１０に結合される。ｎチャンネル型ＭＯＳ
トランジスタ１００，１０１のドレイン電極は、ｎチャ
ンネル型ＭＯＳトランジスタ１０６を介してパッド１１
０に結合される。ｎチャンネル型ＭＯＳトランジスタ９
６〜１０３のソース電極は外部低電位電源ＶＳＳＱに結
合される。ｎチャンネル型ＭＯＳトランジスタ１０２，
１０３のドレイン電極は、ｎチャンネル型ＭＯＳトラン
ジスタ１０７を介してパッド１１０に結合される。ｎチ
ャンネル型ＭＯＳトランジスタ１０４〜１０７のゲート
電極には、それぞれ選択信号ＡＬ０〜ＡＬ３が入力され
る。選択信号ＡＬ０〜ＡＬ３のいずれがハイレベルにア
サートされるかによって、信号出力動作に関与するｎチ
ャンネル型ＭＯＳトランジスタ９６〜１０３が選択が可
能とされる。

【００２７】図５には、上記ＳＲＡＭ４０において多用
されるインバータが示される。

【００２８】ｐチャンネル型ＭＯＳトランジスタ５１と
ｎチャンネル型ＭＯＳトランジスタ５２とが直列接続さ
れる。ｐチャンネル型ＭＯＳトランジスタ５１のソース
電極は内部高電位電源ＶＤＤに結合され、ｎチャンネル
型ＭＯＳトランジスタ５２のソース電極は内部低電位電
源ＶＳＳに結合される。ｐチャンネル型ＭＯＳトランジ
スタ５１の基板（Ｎウェル）は、ＰＭＯＳ基板電源ＶＤ
Ｂに結合されるとともに、ｐチャンネル型ＭＯＳトラン
ジスタ５３のドレイン電極及び基板に結合される。この
ｐチャンネル型ＭＯＳトランジスタ５３のソース電極は
内部高電位電源ＶＤＤに結合され、また、ゲート電極に
はＰＭＯＳ基板制御電源ＶＤＢＣに結合される。

【００２９】ｎチャンネル型ＭＯＳトランジスタ５２の
基板（Ｐウェル）は、ＮＭＯＳ基板電源ＶＳＢに結合さ
れるとともに、ｎチャンネル型ＭＯＳトランジスタ５４
のドレイン電極及び基板に結合される。ｎチャンネル型
ＭＯＳトランジスタ５４のソース電極は内部低電位電源
ＶＳＳに結合され、また、ゲート電極はＮＭＯＳ基板制
御電源に結合される。

【００３０】図１には上記ＳＲＡＭ４０のレイアウト例
が示される。

【００３１】ＲＡＭマクロセルＲＡＭ０〜ＲＡＭ６が設
けられ、このＲＡＭマクロセルＲＡＭ０〜ＲＡＭ６の間
には、それらの周辺回路を形成するための標準セル群１
３２や、データ入出力のためのＩ／Ｏセル群３４が設け
られる。標準セル群１３２によって各種レジスタ１５〜
１８，２１などが形成され、Ｉ／Ｏセル群３４におい
て、各種入力バッファ１０〜１４、及び出力バッファ２
３が形成される（図４参照）。

【００３２】上記半導体集積回路４０のチップ外縁に沿
って複数の電源ライン４１が環状に形成されている。こ
の複数の電源ラインには、図２に拡大して示されるよう
に、外部高電位電源ＶＤＤＱライン、外部低電位電源Ｖ
ＳＳＱライン、内部高電位電源ＶＤＤライン、内部低電
位ＶＳＳライン、ＰＭＯＳ用基板電源ＶＤＢライン、Ｎ
ＭＯＳ基板電源ＶＳＢライン、ＰＭＯＳ基板制御用電源
ＶＤＢＣライン、ＮＭＯＳ基板制御用電源ＶＳＢＣライ
ン、ＩＯセル用参照電源ＶＲＥＦライン、メモリセル電
源ＶＣＣＭラインなどが含まれる。各セルへの電源供給
のための配線は、近傍の電源線からＸ方向に行われる。

【００３３】ここで、外部高電位電源ＶＤＤＱラインに
よって伝達される外部高電位電源ＶＤＤＱ及び外部低電
位電源ＶＳＳＱラインによって伝達される外部低電位電
源ＶＳＳＱは、Ｉ／Ｏセル群３４における出力バッファ
２３に、それの動作用電源として供給される。

【００３４】内部高電位電源ＶＤＤラインによって伝達
される内部高電位電源ＶＤＤ、及び内部低電位ＶＳＳラ
インによって伝達される内部低電位ＶＳＳは、主として
上記出力バッファ２３以外の回路にそれの動作用電源と
して供給される。例えば図５に示されるようなインバー
タに供給される。

【００３５】ＰＭＯＳ用基板電源ＶＤＢラインによって
伝達されるＰＭＯＳ用基板電源ＶＤＢ、ＮＭＯＳ基板電
源ＶＳＢラインによって伝達されるＮＭＯＳ基板電源Ｖ
ＳＢ、ＰＭＯＳ基板制御用電源ＶＤＢＣラインによって
伝達されるＰＭＯＳ基板制御用電源ＶＤＢＣ、及びＮＭ
ＯＳ基板制御用電源ＶＳＢＣラインによって伝達される
ＮＭＯＳ基板制御用電源ＶＳＢＣは、例えば図５に示さ
れるインバータの場合を一例として説明すると、それぞ
れｐチャンネル型ＭＯＳトランジスタ５１，５３又はｎ
チャンネル型ＭＯＳトランジスタ５２，５４の基板やゲ
ート電極に供給される。

【００３６】ＩＯセル用参照電源ＶＲＥＦラインによっ
て伝達されるＩＯセル用参照電源ＶＲＥＦは、図７に示
されるように、ｐチャンネル型ＭＯＳトランジスタ７６
のゲート電極に供給される。メモリセル電源ＶＣＣＭラ
インによって伝達されるメモリセル電源ＶＣＣＭは、図
３に示されるメモリセルＭＣに供給される。

【００３７】複数の電源ライン４１の内側には、上記パ
ッド７０や１１０を含む複数のパッド３５が形成され、
このパッド３５から対応する外部端子（外部ピン）にボ
ンディングされることによって、このＳＲＡＭ４０の外
部との間で信号のやり取りが可能とされる。

【００３８】ＲＡＭマクロセルＲＡＭ０，ＲＡＭ２と、
ＲＡＭマクロセルＲＡＭ１，ＲＡＭ３との間や、ＲＡＭ
マクロセルＲＡＭ１，ＲＡＭ３とＲＡＭマクロセルＲＡ
Ｍ７，ＲＡＭ５との間、ＲＡＭマクロセルＲＡＭ７，Ｒ
ＡＭ５とＲＡＭマクロセルＲＡＭ６，ＲＡＭ４との間
に、それぞれ標準セル群１３２が配置される。特に、Ｒ
ＡＭマクロセルＲＡＭ０，ＲＡＭ２と、ＲＡＭマクロセ
ルＲＡＭ１，ＲＡＭ３との間や、ＲＡＭマクロセルＲＡ
Ｍ７，ＲＡＭ５とＲＡＭマクロセルＲＡＭ６，ＲＡＭ４
との間には、それぞれ標準セル群１３２が２列形成され
てその間にＩＯセル群１３４が形成される。ＲＡＭマク
ロセルＲＡＭ０に関して代表的に示されるように、ＩＯ
セル群１３４の出力バッファとそれに対応するパッド３
５とを結合するための信号ライン１３３は、メモリセル
アレイ内の電位に余計なカップリングノイズを発生させ
ないようにするため、メモリセルアレイ形成領域を避
け、特に制限されないが、ワードドライバ形成領域を通
過させるようにしている。

【００３９】上記ＲＡＭマクロセルＲＡＭ０〜ＲＡＭ７
は、基本的に互いに同一構成とされる。

【００４０】図３にはＲＡＭマクロセルＲＡＭ０につい
ての構成例が代表的に示される。

【００４１】ワード線が長くなると、当該ワード線での
信号遅延が無視できなくなってしまうため、階層的にメ
インワード線ＭＷ及びサブワード線ＳＷが設けられ、そ
れに対応してメインワードドライバＭＷＤ及びサブワー
ドドライバＳＷＤが設けられている。複数のメモリセル
ＭＣはサブワード線に結合されている。特に制限されな
いが、ＲＡＭマクロセルＲＡＭ０のほぼ中央部にはメイ
ンワードドライバ形成領域３０が形成され、それと並行
に９個のサブワードドライバ形成領域３１が形成されて
いる。上記メインワードドライバ領域ＭＷＤには、メイ
ンワード線ＭＷを選択レベルに駆動するための複数のメ
インワードドライバＭＷＤが形成される。また、上記サ
ブワードドライバ形成領域３１には、サブワード線ＳＷ
を選択レベルに駆動するための複数のサブワードドライ
バＳＷＤが形成される。アドレスＡ（０〜１６）をデコ
ードするデコーダ群３３が設けられる。このデコーダ群
３３には、ロウアドレスをデコードするロウデコーダ
や、カラムアドレスをデコードするためのカラムデコー
ダ、サブワード線の選択に使用されるユニットアドレス
をデコードするためのユニットデコーダが含まれる。

【００４２】上記サブワードドライバＳＷＤは、ワード
線ＭＷの信号論理と、ユニットドライバＵＤからの出力
信号との論理積を得るアンドゲートによって形成され
る。ユニットドライバＵＤは、サブワードドライバ領域
毎に形成される。

【００４３】メモリセルのデータ入出力端子は相補ビッ
ト線ＢＬに結合される。この相補ビット線ＢＬはメイン
ワードドライバ形成領域３０やサブワードドライバ形成
領域３１の間に複数形成され、それに対応して、カラム
系直接周辺回路３４が形成される。このカラム系直接周
辺回路には、複数の相補ビット線ＢＬを選択的にコモン
線に接続するためのカラム選択回路やこのカラム選択回
路によって選択された相補ビット線を介して伝達された
メモリセルデータを増幅するためのセンスアンプなどが
含まれる。

【００４４】ここで、ＩＯセル群１３４の出力バッファ
とそれに対応するパッド３５とを結合するための信号ラ
イン１３３（図１参照）は、メモリセルアレイ内の電位
に余計なカップリングノイズを発生させないようにする
ため、メインワードドライバ形成領域３０やサブワード
ドライバ形成領域３１を通過させるようにしている。こ
のＲＡＭ４０の配線層がメタル４層とされ、ＲＡＭマク
ロセルの形成に第１層目から第３層目が使用されるもの
とすると、上記ＩＯセル群１３４の出力バッファとそれ
に対応するパッド３５とを結合するための信号ライン１
３３は、第４層目が使用される。

【００４５】尚、複数の電源ライン４１には、メタル配
線層の第４層目のみならず、第１層目から第４層目が使
用される。

【００４６】上記した例によれば、以下の作用効果を得
ることができる。

【００４７】（１）内部高電位電源ＶＤＤラインや内部
低電位電源ＶＳＳラインの配線幅は、ＰＭＯＳ基板電源
ＶＤＢラインやＮＭＯＳ基板電源ＶＳＢラインに比べて
広く形成されるため、電気的な抵抗が少なく、そのため
に外部電源ノイズに対する電位変動が小さい。そのよう
な内部高電位電源ＶＤＤラインや内部低電位電源ＶＳＳ
ラインが、外部高電位電源ＶＤＤＱラインや外部低電位
電源ＶＳＳＱラインと、ＰＭＯＳ基板電源ＶＤＢライン
やＮＭＯＳ基板電源ＶＳＢラインとの間に介在されるこ
とにより、外部高電位電源ＶＤＤＱラインや外部低電位
電源ＶＳＳＱラインの電位変動（ノイズ）が、ＰＭＯＳ
基板電源ＶＤＢラインやＮＭＯＳ基板電源ＶＳＢライ
ン、ＰＭＯＳ基板制御電源ＶＤＢＣライン、ＮＭＯＳ基
板制御電源ＶＳＢＣライン、ＩＯセル用参照電源ＶＲＥ
Ｆラインへ伝達されるのが回避される。

【００４８】（２）ＩＯセル群１３４における出力バッ
ファから、対応するパッド３５までの信号ライン１３３
が、メインワードドライバ形成領域３０やサブワードド
ライバ形成領域３１を通過するように形成されることに
より、メモリセルＭＣ内の電位に、上記信号ライン１３
３に起因する余計なカップリングノイズを発生させない
で済む。

【００４９】（３）内部高電位電源ＶＤＤラインや内部
低電位電源ＶＳＳラインとは別個に、ＰＭＯＳ基板電源
ＶＤＢライン、及びＮＭＯＳ基板電源ＶＳＢラインが形
成され、それによって伝達されるＭＯＳ基板電源ＶＤＢ
及びＮＭＯＳ基板電源ＶＳＢが、ＭＯＳトランジスタの
基板に供給されるようになっているため、ＭＯＳトラン
ジスタの基板電圧を容易に変更することによって、通常
動作時とテスト時とでＭＯＳトランジスタのしきい値Ｖ
ｔｈのレベル切り換えが可能とされる。例えば図５にお
いて、ＶＤＤ≧ＶＤＢ、ＶＳＳ≦ＶＳＢの場合は、ＭＯ
Ｓトランジスタは低しきい値状態であり、ドレイン電流
（もしくはソース電流）が多くなるため、高速動作が可
能となる。かかる状態は通常動作状態とされる。それに
対して、ＶＤＤ＜ＶＤＢ、ＶＳＳ＞ＶＳＢの場合は、高
しきい値状態とされ、ＭＯＳトランジスタのリーク電流
が抑えられる。テスト時は、ＭＯＳトランジスタのリー
ク電流の削減の要求があるため、ＶＤＤ＜ＶＤＢ、ＶＳ
Ｓ＞ＶＳＢの状態は、テスト時に好適とされる。

【００５０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００５１】例えば、ワード線が長くなる場合に等に、
ワード線の途中に中継バッファが設けられることがあ
り、かかる場合には、当該中継バッファの形成領域を利
用して信号ライン１３３を形成するようにしても、メモ
リセルＭＣ内の電位に、上記信号ライン１３３に起因す
る余計なカップリングノイズを発生させないで済む。

【００５２】また、図６に示されるように内部バンプ群
６０を形成することができる。

【００５３】内部バンプ群６０は、ＩＯセル群１３４の
近傍に配置される。内部バンプ群６０により外部との間
で各種信号やデータのやり取り、及び電源の取り込みを
行うことができるので、外部端子にボンディングするた
めのパッドやそれとＩＯセル群とを結合するための信号
ライン１３３は省略される。

【００５４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍに適用した場合について説明したが、本発明はそれに
限定されるものではなく、各種半導体集積回路に広く適
用することができる。

【００５５】本発明は、少なくとも電源ラインを備える
ことを条件に適用することができる。

【００５６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５７】すなわち、第１電源ラインと第３電源ライ
ンとの間に第２電源ラインが介在されることにより、電
源電圧変動の激しい上記第１電源ラインから第３電源ラ
インを離すことができ、また、第２電源ラインは第３電
源ラインのシールド機能を発揮する。それにより耐ノイ
ズ性の向上及び誤動作の防止を図ることができる。

【００５８】そして、第１乃至題５電源ラインと第３乃
至第５電源ラインとの間に第２電源ラインが介在される
ことにより、電源電圧変動の激しい上記第１電源ライン
から第３乃至第５電源ラインを離すことができ、また、
第２電源ラインは第３乃至第５電源ラインのシールド機
能を発揮する。それにより、耐ノイズ性の向上及び誤動
作の防止を図ることができる。

【図面の簡単な説明】

【図１】本発明にかかる半導体記憶装置の一例であるＳ
ＲＡＭのチップレイアウト説明図である。

【図２】図１における主要部の拡大図である。

【図３】上記ＳＲＡＭにおけるＲＡＭマクロセルのレイ
アウト説明図である。

【図４】上記ＳＲＡＭの全体的な構成例ブロック図であ
る。

【図５】上記ＳＲＡＭにおいて多用されるインバータの
構成例回路図である。

【図６】本発明にかかる半導体記憶装置の別の例である
ＳＲＡＭのチップレイアウト説明図である。

【図７】図１に示されるＳＲＡＭにおける入力バッファ
の基本的な構成例回路図である。

【図８】図１に示されるＳＲＡＭにおける出力バッファ
の基本的な構成例回路図である。

【符号の説明】

１０ アドレス入力バッファ １１ チップイネーブル入力バッファ １２ ライトイネーブル入力バッファ １３ データ入力バッファ １４ クロック入力バッファ ３０ メインワードドライバ形成領域 ３１ サブワードドライバ形成領域 ３５ パッド ４０ ＳＲＡＭ ４１ 電源ライン １３２ 標準セル群 １３３ 信号ライン １３４ ＩＯセル群

Claims (4)

【特許請求の範囲】
1. 【請求項１】 信号を外部出力するための出力バッファ
   と、 上記出力バッファにそれの動作用電源を供給するための
   第１電源ラインと、 上記出力バッファ以外の回路にそれの動作用電源を供給
   するための第２電源ラインと、 トランジスタの基板及び基板制御用の電源を供給するた
   めの第３電源ラインとを含む半導体集積回路において、 上記第１電源ラインと上記第２電源ラインと上記第３電
   源ラインとが半導体チップの外縁に沿って環状に形成さ
   れ、且つ、上記第１電源ラインと上記第３電源ラインと
   の間に上記第２電源ラインが介在されて成ることを特徴
   とする半導体集積回路。
2. 【請求項２】 情報記憶のためのメモリセルと、 上記メモリセルから読み出された信号を外部出力するた
   めの出力バッファと、 上記出力バッファにそれの動作用電源を供給するための
   第１電源ラインと、上記出力バッファ以外の回路にそれ
   の動作用電源を供給するための第２電源ラインと、 トランジスタの基板及び基板制御用の電源を供給するた
   めの第３電源ラインと、 トランジスタ回路に参照用レベルを供給するための第４
   電源ラインと、 メモリセルにそれの動作用電源を供給するための第５電
   源ラインと、を含む半導体集積回路において、 上記第１乃至第５電源ラインが半導体チップの外縁に沿
   って環状に形成され、且つ、上記第１電源ラインと、上
   記第３乃至第５電源ラインとの間に上記第２電源ライン
   が介在されて成ることを特徴とする半導体集積回路。
3. 【請求項３】 外部端子に結合されるパッドが形成さ
   れ、このパッドと上記出力バッファとの間にＲＡＭマク
   ロセルの形成領域が介在されるとき、上記出力バッファ
   とパッドとを結合するための信号ラインが、上記ＲＡＭ
   マクロセルに含まれるメモリセルアレイ部以外の領域を
   通過するように配線されて成る請求項１又は２記載の半
   導体集積回路。
4. 【請求項４】 外部端子に結合されるパッドが形成さ
   れ、このパッドと上記出力バッファとの間にＲＡＭマク
   ロセルの形成領域が介在されるとき、上記出力バッファ
   とパッドとを結合するための信号ラインは、上記ＲＡＭ
   マクロセルに含まれるワードドライバ形成領域を通過す
   るように配線されて成る請求項１又は２記載の半導体集
   積回路。