JP2006040431A - 半導体記憶装置 - Google Patents
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Abstract
【課題】ビット線のプリチャージによってビット線からメモリセルに流れ込むリーク電流を削減することができる半導体記憶装置を提供する。
【解決手段】n対のビット線対(BL1,BL1)〜(BLn,XBLn)のうち、アクセス対象として選択された列のビット線対はプリチャージ回路4によって電源電圧にプリチャージされ、他のビット線対は電源ラインVDDから遮断される。すなわち、アクセス対象として選択されていないメモリセルに対し電源ラインVDDからビット線対を介して流れ込むリーク電流が、プリチャージ回路4によって遮断される。その結果、全てのビット線対を一律に電源電圧にプリチャージする従来の回路と比較して、非アクセス対象のメモリセルに流れる無駄なリーク電流を減らせるため、消費電力を削減できる。
【選択図】 図3
【解決手段】n対のビット線対(BL1,BL1)〜(BLn,XBLn)のうち、アクセス対象として選択された列のビット線対はプリチャージ回路4によって電源電圧にプリチャージされ、他のビット線対は電源ラインVDDから遮断される。すなわち、アクセス対象として選択されていないメモリセルに対し電源ラインVDDからビット線対を介して流れ込むリーク電流が、プリチャージ回路4によって遮断される。その結果、全てのビット線対を一律に電源電圧にプリチャージする従来の回路と比較して、非アクセス対象のメモリセルに流れる無駄なリーク電流を減らせるため、消費電力を削減できる。
【選択図】 図3
Description
本発明は、メモリセルにアクセスする際にビット線のプリチャージを行うSRAM(static random access memory)等の半導体記憶装置に関するものである。
図8は、一般的なSRAMのプリチャージ回路とその周辺回路の構成例を示す図である。
ビット線対(BL,XBL)は、図示しないSRAMのメモリセルに接続されており、そのアクセスの際に相補的に駆動される。すなわち、一方のビット線が電源電圧側に駆動され、他方のビット線がグランドレベル側に駆動される。
プリチャージ回路100は、プリチャージ信号PREがローレベルのとき、ビット線対(BL,XBL)を電源ラインVDDに接続して、各ビット線の寄生容量を電源電圧まで充電する。
すなわち、ビット線BLおよびXBLと電源ラインVDDとの間にpチャンネルMOS型のトランジスタ101および102がそれぞれ接続されており、そのゲートにプリチャージ信号PREが入力されている。プリチャージ信号PREがローレベルになると、トランジスタ101および102が共にオンして、ビット線対(BL,XBL)と電源ラインVDDとが接続される。
また、ビット線BLおよびXBLの間にpチャンネルMOS型のトランジスタ103が接続されており、そのゲートに入力されるプリチャージ信号PREがローレベルになることで、ビット線同士が接続される。
すなわち、ビット線BLおよびXBLと電源ラインVDDとの間にpチャンネルMOS型のトランジスタ101および102がそれぞれ接続されており、そのゲートにプリチャージ信号PREが入力されている。プリチャージ信号PREがローレベルになると、トランジスタ101および102が共にオンして、ビット線対(BL,XBL)と電源ラインVDDとが接続される。
また、ビット線BLおよびXBLの間にpチャンネルMOS型のトランジスタ103が接続されており、そのゲートに入力されるプリチャージ信号PREがローレベルになることで、ビット線同士が接続される。
ビット線対(BL,XBL)は、nチャンネルMOS型のトランジスタ104および105を介して、書き込みバッファ109に接続される。これらのトランジスタのゲートには、列選択信号CLMが入力されており、これがハイレベルになることで、ビット線対(BL,XBL)と書き込みバッファ109とが接続される。
書き込みバッファ109は、書き込みイネーブル信号WEがハイレベルのとき、書き込みデータWDATに応じてビット線対(BL,XBL)を相補的に駆動し、図示しないメモリセルにデータを書き込む。
また、ビット線対(BL,XBL)は、pチャンネルMOS型のトランジスタ104および105を介してセンスアンプ110に接続される。これらのトランジスタのゲートには、列選択信号CLMをインバータ108において論理反転した信号が入力される。列選択信号CLMがハイレベルになると、インバータ108の出力がローレベルになり、トランジスタ104および105がオンして、ビット線対(BL,XBL)とセンスアンプ110とが接続される。
センスアンプ110は、センスアンプイネーブル信号SAEがハイレベルのとき、ビット線対(BL,XBL)の電圧差を増幅した読み出しデータRDATを出力する。
図9は、図8に示すプリチャージ回路を有したSRAMの書き込みと読み出しの信号タイミングの一例を示す図である。
まず、書き込みサイクルについて説明する。
図9の例において、メモリセルへのアクセスはクロック信号CK(図9(A))に同期して実行される。
前回のアクセスが終了してから次のアクセスが開始される前の期間T101において、プリチャージ信号PREはローレベルに設定される。これにより、トランジスタ101〜103がオンしてビット線対(BL,XBL)と電源ラインVDDとが接続され、ビット線のプリチャージが行われる。
図9の例において、メモリセルへのアクセスはクロック信号CK(図9(A))に同期して実行される。
前回のアクセスが終了してから次のアクセスが開始される前の期間T101において、プリチャージ信号PREはローレベルに設定される。これにより、トランジスタ101〜103がオンしてビット線対(BL,XBL)と電源ラインVDDとが接続され、ビット線のプリチャージが行われる。
クロック信号CKがローレベルからハイレベルに立ち上がると(時刻t101)、図示しない列デコード回路においてアドレスデータに応じた列が選択され、当該選択された列に対応する列選択信号CLMがローレベルからハイレベルに立ち上がる(時刻t102)。これにより、トランジスタ104〜107がオンして、書き込みバッファ109およびセンスアンプ110がそれぞれビット線対(BL,XBL)に接続される。
列選択信号CLMが立ち上がると、次に書き込みイネーブル信号WEがローレベルからハイレベルに立ち上がり、書き込みバッファ109においてビット線対(BL,XBL)の駆動が開始される(時刻t103)。すなわち、書き込みデータWDATに応じて、ビット線対(BL,XBL)の一方が電源電圧側、他方がグランドレベル側に駆動される。
書き込みバッファ109による駆動の開始に続いて、プリチャージ信号PREがローレベルからハイレベルへ立ち上がり、ワード線WLが活性化される(時刻t104)。これにより、ビット線対(BL,XBL)が電源ラインVDDから切り離されて、メモリセルの記憶ノードに接続される。列選択信号CLMによって選択された列のメモリセルは、ビット線対(BL,XBL)を介して書き込みバッファ109に接続されるため、その記憶ノードの電圧は、書き込みデータWDATに応じて新たに設定される。
メモリセルの記憶データが書き換えられた後、書き込みイネーブル信号WEがハイレベルからローレベルに立ち下がり、ワード線WLが不活性化される(時刻t105)。これにより、メモリセルの記憶ノードがビット線対(BL,XBL)から切り離された状態になり、記憶データが保持される。
その後、列選択信号CLMおよびプリチャージ信号PREがローレベルに立ち下り(時刻t106)、再びビット線対(BL,XBL)が電源ラインVDDに接続されて、ビット線のプリチャージが行われる。
次に、読み出しサイクルについて説明する。
前回のアクセスが終了してから次のアクセスが開始される前の期間T102において、プリチャージ信号PREがローレベルに設定されて、ビット線のプリチャージが行われる。
前回のアクセスが終了してから次のアクセスが開始される前の期間T102において、プリチャージ信号PREがローレベルに設定されて、ビット線のプリチャージが行われる。
クロック信号CKがローレベルからハイレベルに立ち上がると(時刻t107)、列デコード回路においてアクセス対象の列が選択され、当該列に対応する列選択信号CLMがローレベルからハイレベルに立ち上がる(時刻t108)。これにより、トランジスタ104〜107がオンして、書き込みバッファ109およびセンスアンプ110がそれぞれビット線対(BL,XBL)に接続される。
列選択信号CLMが立ち上がると、次にプリチャージ信号PREがローレベルからハイレベルへ立ち上がり、ワード線WLが活性化される(時刻t109)。これにより、ビット線対(BL,XBL)が電源ラインVDDから切り離されて、メモリセルの記憶ノードに接続される。すると、ビット線BLおよびXBLの電圧は、メモリセルの記憶ノードに保持されている電圧レベルに応じて、その一方が電源電圧からグランドレベルへ徐々に降下し、他方が電源電圧のまま保持される。
ワード線WLが活性化された後、一定の時間を経て、センスアンプイネーブル信号SAEがローレベルからハイレベルに立ち上がり(時刻t110)、センスアンプ110によってビット線対(BL,XBL)の電圧差が増幅される。これにより、ビット線対(BL,XBL)の電圧差に応じて読み出しデータRDATが更新される。
その後、センスアンプイネーブル信号SAEがローレベルに戻り(時刻t111)、ワード線WLが不活性化されて(時刻t112)、メモリセルがビット線対(BL,XBL)から切り離される。次いで、列選択信号CLMおよびプリチャージ信号PREがローレベルに立ち下り(時刻t113)、再びビット線のプリチャージが行われる。
ところで、近年、半導体集積回路の加工寸法の微細化によって電源電圧が低くなる傾向にあり、これに伴ってトランジスタのしきい電圧も低下している。しきい電圧が低下すると、製造上のばらつきや温度による特性のばらつきによってしきい電圧が僅に変動しても、リーク電流が急激に増大して消費電力が大きくなるという問題を生じる。
そのため、上述のようにプリチャージされたビット線から各メモリセルに流れ込むリーク電流の総和は、SRAM全体で非常に大きなものになり、消費電力を削減する上での障害になっている。
本発明はかかる事情に鑑みてなされたものであり、その目的は、ビット線のプリチャージによってビット線からメモリセルに流れ込むリーク電流を削減することができる半導体記憶装置を提供することにある。
第1の発明の半導体記憶装置は、複数のビット線と、上記複数のビット線を介してアクセスされる複数のメモリセルと、上記ビット線のプリチャージを行うプリチャージ回路とを有する半導体記憶装置であって、上記プリチャージ回路は、上記複数のビット線のうち、アクセス対象として選択されたメモリセルのビット線にプリチャージを行い、他のビット線を電源ラインから遮断する。
上記第1の発明によると、上記プリチャージ回路において、上記複数のビット線のうち、アクセス対象として選択されたメモリセルのビット線にプリチャージが行われ、他のビット線は電源ラインから遮断される。すなわち、アクセス対象として選択されていないメモリセルに対し上記電源ラインから上記ビット線を介して流れる電流が遮断される。そのため、無駄な電源電流が減り、消費電力が削減される。
なお、上記プリチャージ回路は、上記複数のビット線と上記電源ラインとの間に接続される複数のスイッチ回路と、プリチャージの期間を指示する第1の信号、および、アクセス対象として選択されたメモリセルを指示する第2の信号を入力し、上記複数のスイッチ回路のうち、上記第2の信号が指示するメモリセルのビット線に接続されたスイッチ回路を、上記第1の信号が指示する期間においてオンに設定するスイッチ制御回路とを含んでも良い。
上記の構成によると、上記複数のスイッチ回路のうち、上記第2の信号によって指示されるメモリセルのビット線に接続されたスイッチ回路が、上記第1の信号によって指示されるプリチャージ期間においてオンに設定される。これにより、アクセス対象として選択されたメモリセルのビット線が、上記第1の信号で指示されるプリチャージ期間において上記スイッチ回路を介し上記電源ラインに接続される。
第2の発明の半導体記憶装置は、複数のビット線と、上記複数のビット線を介してアクセスされる複数のメモリセルと、上記ビット線のプリチャージを行うプリチャージ回路とを有する半導体記憶装置であって、上記プリチャージ回路は、上記複数のビット線のうち、アクセス対象として選択されたメモリセルのビット線を第1の電圧にプリチャージし、他のビット線を上記第1の電圧より低い第2の電圧にプリチャージする。
上記第2の発明によると、上記プリチャージ回路において、上記複数のビット線のうち、アクセス対象として選択されたメモリセルのビット線が上記第1の電圧にプリチャージされ、他のビット線が上記第1の電圧より低い上記第2の電圧にプリチャージされる。すなわち、アクセス対象として選択されていないメモリセルのビット線については、上記プリチャージ回路によって上記第1の電圧より低い上記第2の電圧にプリチャージされる。そのため、上記ビット線が一律に上記第1の電圧にプリチャージされる場合に比べて、上記ビット線から上記メモリセルに流れるリーク電流が減少する。また、上記ビット線の電圧がゼロになる場合に比べて、上記メモリセルをアクセスする際に上記ビット線を上記第1の電圧までプリチャージするために要する時間が短くなるため、上記メモリセルへのアクセスを高速化することが可能になる。
なお、上記プリチャージ回路は、上記複数のビット線と上記第1の電圧を供給する電源ラインとの間に接続される複数の第1のスイッチ回路と、上記複数のビット線と上記電源ラインとの間に接続される複数の第2のスイッチ回路と、プリチャージの期間を指示する第1の信号、および、アクセス対象として選択されたメモリセルを指示する第2の信号を入力し、上記複数の第1のスイッチ回路のうち、上記第2の信号が指示するメモリセルのビット線に接続された第1のスイッチ回路と、上記複数の第2のスイッチ回路とを、上記第1の信号が指示する期間においてオンに設定するスイッチ制御回路とを含んでも良い。この場合、上記第2のスイッチ回路は、上記スイッチ制御回路によってオンに設定される場合に、接続されるビット線の電圧が上記第2の電圧より高くなるとオフし、上記第1のスイッチ回路は、上記スイッチ制御回路によってオンに設定される場合に、接続されるビット線の電圧が上記第2の電圧より高くなってもオン状態を保つようにしても良い。
上記の構成によると、上記複数のスイッチ回路のうち、上記第2の信号によって指示されるメモリセルのビット線に接続された上記第1のスイッチ回路が、上記第1の信号によって指示されるプリチャージ期間においてオンに設定される。また、上記複数の第2のスイッチ回路については、上記第1の信号によって指示されるプリチャージ期間において一律にオンに設定される。
これにより、アクセス対象として選択されたメモリセルのビット線は、上記第1の信号で指示されるプリチャージ期間において、上記第1のスイッチ回路および上記第2のスイッチ回路を介して上記電源ラインに接続される。このビット線の電圧が上記第2の電圧より高くなると、上記第2のスイッチ回路はオフするが、上記第1のスイッチ回路はオン状態を保つため、当該ビット線の電圧は上記第2の電圧より高くなり、上記電源ラインから供給される上記第1の電圧に達する。
一方、アクセス対象として選択されていないメモリセルのビット線は、上記第1の信号で指示されるプリチャージ期間において、上記第2のスイッチ回路を介して上記電源ラインに接続される。このビット線の電圧が上記第2の電圧より高くなると、上記第2のスイッチ回路はオフするため、当該ビット線の電圧は上記第2の電圧までプリチャージされる。
これにより、アクセス対象として選択されたメモリセルのビット線は、上記第1の信号で指示されるプリチャージ期間において、上記第1のスイッチ回路および上記第2のスイッチ回路を介して上記電源ラインに接続される。このビット線の電圧が上記第2の電圧より高くなると、上記第2のスイッチ回路はオフするが、上記第1のスイッチ回路はオン状態を保つため、当該ビット線の電圧は上記第2の電圧より高くなり、上記電源ラインから供給される上記第1の電圧に達する。
一方、アクセス対象として選択されていないメモリセルのビット線は、上記第1の信号で指示されるプリチャージ期間において、上記第2のスイッチ回路を介して上記電源ラインに接続される。このビット線の電圧が上記第2の電圧より高くなると、上記第2のスイッチ回路はオフするため、当該ビット線の電圧は上記第2の電圧までプリチャージされる。
上記第1および第2の発明の上記プリチャージ回路は、上記メモリセルへのアクセスを停止する動作モードにおいて、上記複数のビット線を電源ラインから遮断しても良い。
これにより、上記メモリセルへのアクセスが停止されている動作モードにおいて、上記電源ラインから上記ビット線を介し上記メモリセルに流れる電流が上記プリチャージ回路によって遮断されるため、無駄な電源電流が減少し、消費電力が削減される。
これにより、上記メモリセルへのアクセスが停止されている動作モードにおいて、上記電源ラインから上記ビット線を介し上記メモリセルに流れる電流が上記プリチャージ回路によって遮断されるため、無駄な電源電流が減少し、消費電力が削減される。
本発明によれば、ビット線のプリチャージによってビット線からメモリセルに流れるリーク電流を削減し、消費電力の増大を抑えることができる。
<第1の実施形態>
図1は、本発明の第1の実施形態に係る半導体記憶装置の構成の一例を示す図である。
図1は、本発明の第1の実施形態に係る半導体記憶装置の構成の一例を示す図である。
図1に示す半導体記憶装置は、制御回路1と、行デコード回路2と、列デコード回路3と、プリチャージ回路4と、列選択回路5と、センスアンプ6と、書き込みバッファ7と、ワード線ドライバWD1,…,WDm(mは1より大きい整数を示す)と、メモリセルアレイMAとを有する。
なお、プリチャージ回路4は、本発明のプリチャージ回路の一実施形態である。
なお、プリチャージ回路4は、本発明のプリチャージ回路の一実施形態である。
メモリセルアレイMAは、m行n列(nは1より大きい整数を示す)の行列状に配列されたメモリセルMC11,…,MCmnを有する。
第i行(iは、1≦i≦mの整数を示す)に属するメモリセルMCi1,…,MCinは、共通のワード線Wiに接続される。
第j列(jは、1≦j≦nの整数を示す)に属するメモリセルMC1j,…,MCmjは、共通のビット線対(BLj,XBLj)に接続される。
第i行(iは、1≦i≦mの整数を示す)に属するメモリセルMCi1,…,MCinは、共通のワード線Wiに接続される。
第j列(jは、1≦j≦nの整数を示す)に属するメモリセルMC1j,…,MCmjは、共通のビット線対(BLj,XBLj)に接続される。
図2は、第i行および第j列に配置されるメモリセルMCijの構成の一例を示す図である。
図2に示すメモリセルは、nチャンネルMOS型のトランジスタQn1,…,Qn4と、pチャンネルMOS型のトランジスタQp1およびQp2と有する。
図2に示すメモリセルは、nチャンネルMOS型のトランジスタQn1,…,Qn4と、pチャンネルMOS型のトランジスタQp1およびQp2と有する。
トランジスタQp1およびQn1は、ドレインがノードN1に、ゲートがノードN2にそれぞれ共通接続されている。トランジスタQp1のソースは電源ラインVDDに、トランジスタQn1のソースはグランドGNDにそれぞれ接続されている。このトランジスタQp1およびQn1によって、ノードN2を入力、ノードN1を出力とする1つのCMOSインバータが構成されている。
トランジスタQp2およびQn2は、ドレインがノードN2に、ゲートがノードN1にそれぞれ共通接続されている。トランジスタQp2のソースは電源ラインVDDに、トランジスタQn2のソースはグランドGNDにそれぞれ接続されている。このトランジスタQp2およびQn2によって、ノードN1を入力、ノードN2を出力とする1つのCMOSインバータが構成されている。
上述した2つのCMOSインバータは、互いの入力と出力がリング状に接続されており、1つの記憶回路を構成している。
トランジスタQn3はビット線BLjとノードN1との間に接続され、トランジスタQn4はビット線XBLjとノードN2との間に接続される。トランジスタQn3およびQn4は、ゲートがそれぞれワード線WLiに接続されており、ワード線WLiのレベルに応じて共通にオンまたはオフする。
図1の説明に戻る。
制御回路1は、メモリセルアレイMAに対する読み出し動作や書き込み動作を実行するために必要となる種々の制御信号を生成して、行デコード回路2、列デコード回路3、プリチャージ回路4、センスアンプ6、書き込みバッファ7に供給する。例えば、入力される選択信号R/Wに応じて読み出しまたは書き込みの何れの動作を実行するか選択し、イネーブル信号CEがローレベルに設定された場合、当該選択した動作を実行するための種々の制御信号(後述するプリチャージ信号PRE、センスアンプイネーブル信号SAE、書き込みイネーブル信号WEなど)をクロック信号CKに同期して生成する。
制御回路1は、メモリセルアレイMAに対する読み出し動作や書き込み動作を実行するために必要となる種々の制御信号を生成して、行デコード回路2、列デコード回路3、プリチャージ回路4、センスアンプ6、書き込みバッファ7に供給する。例えば、入力される選択信号R/Wに応じて読み出しまたは書き込みの何れの動作を実行するか選択し、イネーブル信号CEがローレベルに設定された場合、当該選択した動作を実行するための種々の制御信号(後述するプリチャージ信号PRE、センスアンプイネーブル信号SAE、書き込みイネーブル信号WEなど)をクロック信号CKに同期して生成する。
行デコード回路2は、データの読み出し時や書き込み時において、制御回路1からの制御信号に従って行方向のアドレスデータADD1をデコードし、このデコード結果に応じて、m本のワード線WL1〜WLmの中からアクセス対象のメモリセルに接続される1本のワード線を選択する行選択信号を出力する。
ワード線ドライバWD1〜WDmは、行デコード回路2から出力される行選択信号に従って、m本のワード線WL1〜WLmのうち1本を活性化し、他のワード線を不活性化する。例えば、行選択信号によって指定されるワード線をハイレベルに設定し、他のワード線をローレベルに設定する。
列デコード回路3は、データの読み出し時や書き込み時において、制御回路1からの制御信号に従って列方向のアドレスデータADD2をデコードし、このデコード結果に応じて、n対のビット線対(BL1,XBL1)〜(BLn,XBLn)の中からアクセス対象のメモリセルに接続される1対のビット線対を選択する列選択信号CLMを出力する。
プリチャージ回路4は、n本のビット線対(BL1,XBL1)〜(BLn,XBLn)のうち、列選択信号CLMによって選択されたビット線対にプリチャージを行い、他のビット線を電源ラインVDDから遮断する。
列選択回路5は、n本のビット線対(BL1,XBL1)〜(BLn,XBLn)のうち、列選択信号CLMによって選択されたビット線対を後述するセンスアンプ6および書き込みバッファ7に接続する。
センスアンプ6は、センスアンプイネーブル信号SAEがハイレベルに設定された場合に、列選択回路5を介して接続されるビット線対の電圧差を増幅して、読み出しデータRDATとして出力する。
書き込みバッファ7は、書き込みイネーブル信号WEがハイレベルに設定された場合に、列選択回路5を介して接続されるビット線対を書き込みデータWDATに応じて相補的に駆動する。すなわち、書き込みデータWDATに応じて一方のビット線を電源電圧側、他方のビット線をグランドレベル側に駆動する。
ここで、プリチャージ回路4および列選択回路5の詳細な構成について、図3を参照して説明する。
図3は、プリチャージ回路4および列選択回路5の構成の一例を示す図であり、ビット線対(BLj,XBLj)に関連する部分のみを抜き出して示している。
図3は、プリチャージ回路4および列選択回路5の構成の一例を示す図であり、ビット線対(BLj,XBLj)に関連する部分のみを抜き出して示している。
図3に示すプリチャージ回路4は、インバータ404と、NAND回路405と、pチャンネルMOS型のトランジスタ401,402および403とを有する。
なお、トランジスタ401および402を含む回路は、本発明のスイッチ回路の一実施形態である。
インバータ404およびNAND回路405を含む回路は、本発明のスイッチ制御回路の一実施形態である。
なお、トランジスタ401および402を含む回路は、本発明のスイッチ回路の一実施形態である。
インバータ404およびNAND回路405を含む回路は、本発明のスイッチ制御回路の一実施形態である。
インバータ404は、プリチャージ信号PREを論理反転して出力する。
NAND回路405は、第j列が選択されている場合にハイレベル、選択されていない場合にローレベルとなる列選択信号CLMjと、インバータ404の出力信号との反転論理積を出力する。なお、列選択信号CLMjは、上述した列デコード回路3より出力される列選択信号CLMに含まれる信号である。
NAND回路405は、第j列が選択されている場合にハイレベル、選択されていない場合にローレベルとなる列選択信号CLMjと、インバータ404の出力信号との反転論理積を出力する。なお、列選択信号CLMjは、上述した列デコード回路3より出力される列選択信号CLMに含まれる信号である。
トランジスタ401は、ビット線BLjと電源ラインVDDとの間に接続されており、ゲートにNAND回路405の出力信号が入力される。
トランジスタ402は、ビット線XBLjと電源ラインVDDとの間に接続されており、ゲートにNAND回路405の出力信号が入力される。
トランジスタ403は、ビット線BLjおよびXBLjの間に接続されており、ゲートにNAND回路405の出力信号が入力される。
トランジスタ402は、ビット線XBLjと電源ラインVDDとの間に接続されており、ゲートにNAND回路405の出力信号が入力される。
トランジスタ403は、ビット線BLjおよびXBLjの間に接続されており、ゲートにNAND回路405の出力信号が入力される。
上述した構成によると、プリチャージ信号PREがローレベル、かつ、第j列の列選択信号CMMjがハイレベルの場合、NAND回路405の出力がローレベルになってトランジスタ401〜403が全てオンし、ビット線対(BLj,XBLj)が電源ラインVDDに接続される。その他の場合、トランジスタ401〜403が全てオフして、ビット線対(BLj,XBLj)が電源ラインVDDから切り離される。
図3に示す列選択回路5は、nチャンネルMOS型のトランジスタ501および502と、pチャンネルMOS型のトランジスタ503および504と、インバータ505とを有する。
インバータ505は、第j列の列選択信号CLMjを論理反転して出力する。
トランジスタ501および502は、ビット線BLjおよびXBLjと書き込みバッファ7とを接続する配線上に挿入されており、ゲートに第j列の列選択信号CLMjがそれぞれ入力される。
トランジスタ503および504は、ビット線BLjおよびXBLjとセンスアンプ6とを接続する配線上に挿入されており、ゲートにインバータ505の出力信号がそれぞれ入力される。
トランジスタ501および502は、ビット線BLjおよびXBLjと書き込みバッファ7とを接続する配線上に挿入されており、ゲートに第j列の列選択信号CLMjがそれぞれ入力される。
トランジスタ503および504は、ビット線BLjおよびXBLjとセンスアンプ6とを接続する配線上に挿入されており、ゲートにインバータ505の出力信号がそれぞれ入力される。
上述した構成によると、第j列がアクセス対象として選択されて列選択信号CLMjがハイレベルになる場合、トランジスタ501〜504が全てオンし、センスアンプ6および書き込みバッファ7がビット線(BLj,XBLj)にそれぞれ接続される。一方、第j列がアクセス対象として選択されず列選択信号CLMjがローレベルになる場合、トランジスタ501〜504が全てオフし、センスアンプ6および書き込みバッファ7がビット線(BLj,XBLj)からそれぞれ切り離される。
ここで、上述した構成を有する本実施形態に係る半導体記憶装置の動作について、図4に示すタイミング図を参照して説明する。
まず、書き込み時の動作について説明する。
前回のアクセスが終了してから次のアクセスが開始される前の期間T1において、制御回路1は、プリチャージ信号PRE(図4(C))をローレベルに設定する。またこのとき、制御回路1は、何れの列もアクセス対象として選択しないようにするため、列デコード回路3を制御して各列の列選択信号CLM1〜CLMnを全てローレベルに設定する。そのため、プリチャージ回路4における各列のトランジスタ401〜403は全てオフし、ビット線対(BL1,XBL1)〜(BLn,XBLn)は電源ラインVDDから切り離された状態になる。
クロック信号CK(図4(A))がローレベルからハイレベルに立ち上がると(時刻t1)、制御回路1は列デコード回路3に対して列選択信号CLMの出力を指示する。この指示を受けて、列デコード回路3は、アドレスデータADD2に応じた列(例えば第j列)を選択し、この第j列に対応する列選択信号CLMj(図4(B))をハイレベルに立ち上げる(時刻t2)。これにより、プリチャージ回路4における第j列のトランジスタ401〜403がオンし、ビット線対(BLj,XBLj)が電源ラインVDDに接続されて、プリチャージが開始される(図4(F))。
またこのとき、列選択回路5における第j列のトランジスタ501〜504がオンして、センスアンプ6および書き込みバッファ7がビット線対(BLj,XBLj)にそれぞれ接続される。
またこのとき、列選択回路5における第j列のトランジスタ501〜504がオンして、センスアンプ6および書き込みバッファ7がビット線対(BLj,XBLj)にそれぞれ接続される。
列選択信号CLMjが立ち上がると、次に制御回路1は、書き込みイネーブル信号WE(図4(D))をハイレベルに設定する。これにより、書き込みバッファ7は、ビット線対の駆動を開始する(時刻t3)。
書き込みバッファ7による駆動が開始されると、次に制御回路1は、プリチャージ信号PREをハイレベルに立ち上げるとともに、行デコード回路2に対してワード線の活性化を指示する(時刻t4)。これにより、ビット線対が全て電源ラインVDDから切り離され、プリチャージ期間T2(時刻t2〜t4)が終了する。また、行デコード回路2によってアドレスデータADD1に応じた行(例えば第i行)が選択されて、この第i行のワード線WLi(図4(E))が活性化され、これに接続されるメモリセルMCi1〜MCinのトランジスタQn3およびQn4がそれぞれオンする。そして、この第i行のメモリセルのうち、列デコード回路3によって選択された第j列のメモリセルMCijのビット線(BLj,XBLj)が書き込みバッファ7に接続され、書き込みデータWDATに応じて相補的に駆動される。これにより、アドレスデータADD1およびADD2で指定されるメモリセルMCijのノードN1およびN2には、書き込みデータWDATに応じた新たな電圧が設定される。
こうしてメモリセルMCijの記憶データが書き換えられた後、制御回路1は、書き込みイネーブル信号WEをローレベルに立ち下げるとともに、行デコード回路2に対してワード線の不活性化を指示する(時刻t5)。これにより、メモリセルMCijのノードN1およびN2がビット線対(BLi,XBLj)から切り離された状態になり、新たに書き込まれた記憶データがメモリセルMCijに保持される。
その後、制御回路1は、列デコード回路3を制御して各列の列選択信号CLM1〜CLMnを全てローレベルに設定するとともに、プリチャージ信号PREをローレベルに設定して、次のアクセスを準備する(時刻t6)。
次に、読み出し時の動作について説明する。
前回のアクセスが終了してから次のアクセスが開始される前の期間T3において、制御回路1はプリチャージ信号PREをローレベルに設定する。このとき、制御回路1は、列選択信号CLM1〜CLMnを全てローレベルに設定するように列デコード回路3を制御するため、ビット線対(BL1,XBL1)〜(BLn,XBLn)は全て電源ラインVDDから切り離された状態になる。
クロック信号CKがローレベルからハイレベルに立ち上がると(時刻t7)、制御回路1は列デコード回路3に対して列選択信号CLMの出力を指示する。この指示を受けて、列デコード回路3は、アドレスデータADD2に応じた第j列の列選択信号CLMjをハイレベルに立ち上げる(時刻t8)。これにより、プリチャージ回路4における第j列のトランジスタ401〜403がオンし、ビット線対(BLj,XBLj)が電源ラインVDDに接続されて、プリチャージが開始される(図4(F))。
またこのとき、列選択回路5における第j列のトランジスタ501〜504がオンして、センスアンプ6および書き込みバッファ7がビット線対(BLj,XBLj)にそれぞれ接続される。
またこのとき、列選択回路5における第j列のトランジスタ501〜504がオンして、センスアンプ6および書き込みバッファ7がビット線対(BLj,XBLj)にそれぞれ接続される。
列選択信号CLMjが立ち上がると、次に制御回路1は、プリチャージ信号PREをローレベルからハイレベルへ立ち上げるとともに、行デコード回路2に対してワード線の活性化を指示する(時刻t9)。これにより、ビット線対が全て電源ラインVDDから切り離され、プリチャージ期間T4(時刻t8〜t9)が終了する。また、行デコード回路2によってアドレスデータADD1に応じた行(例えば第i行)が選択されて、この第i行のワード線WLi(図4(E))が活性化され、これに接続されるメモリセルMCi1〜MCinのトランジスタQn3およびQn4がそれぞれオンする。
ここで、各メモリセルにおけるノードN1、N2の電圧は、その記憶データの値に応じて、一方が電源電圧、他方がグランドレベルに保持されている。
また、時刻t9の直前において、第j列のビット線(BLj,XBLj)は電源電圧にプリチャージされている。
従って、時刻t9において第j列のビット線(BLj,XBLj)がメモリセルMCijのノードN1およびN2に接続されると、その一方のビット線が電源電圧からグランドレベルへ徐々に降下し、他方のビット線が電源電圧のまま保持される。すなわち、ビット線(BLj,XBLj)のビット線間には、メモリセルMCijの記憶データに応じた電圧差が生じる。
また、時刻t9の直前において、第j列のビット線(BLj,XBLj)は電源電圧にプリチャージされている。
従って、時刻t9において第j列のビット線(BLj,XBLj)がメモリセルMCijのノードN1およびN2に接続されると、その一方のビット線が電源電圧からグランドレベルへ徐々に降下し、他方のビット線が電源電圧のまま保持される。すなわち、ビット線(BLj,XBLj)のビット線間には、メモリセルMCijの記憶データに応じた電圧差が生じる。
ワード線を活性化した後、一定の時間を経て、制御回路1はセンスアンプイネーブル信号SAE(図4(G))をハイレベルに立ち上げる(時刻t10)。センスアンプイネーブル信号SAEがハイレベルになると、センスアンプ6は、列選択回路5を介して接続されるメモリセルMCijのビット線(BLj,XBLj)の電圧差を増幅する。これにより、アドレスデータADD1およびADD2で指定されるメモリセルMCijのノードN1およびN2の電圧に応じて、センスアンプ6の読み出しデータRDATが更新される。
こうしてメモリセルMCijの記憶データが読み出されると、制御回路1は、センスアンプイネーブル信号SAEをローレベルに戻し(時刻t11)、行デコード回路2に対してワード線の不活性化を指示する(時刻t12)。これにより各メモリセルのノードN1,N2がビット線対から切り離される。
その後、制御回路1は、列デコード回路3を制御して各列の列選択信号CLM1〜CLMnを全てローレベルに設定するとともに、プリチャージ信号PREをローレベルに設定して、次のアクセスを準備する(時刻t13)。
その後、制御回路1は、列デコード回路3を制御して各列の列選択信号CLM1〜CLMnを全てローレベルに設定するとともに、プリチャージ信号PREをローレベルに設定して、次のアクセスを準備する(時刻t13)。
以上説明したように、本実施形態に係る半導体記憶装置によると、n対のビット線対(BL1,BL1)〜(BLn,XBLn)のうち、列デコード回路3においてアクセス対象として選択された列のビット線対がプリチャージ回路4によって電源電圧にプリチャージされ、他のビット線対が電源ラインVDDから遮断される。すなわち、アクセス対象として選択されていないメモリセルに対しビット線対を介して電源ラインVDDから流れ込むリーク電流が、プリチャージ回路4によって遮断される。その結果、全てのビット線対を一律に電源電圧にプリチャージする図8に示した従来回路と比較して、電源ラインVDDから非アクセス対象のメモリセルに流れる無駄なリーク電流を減らせるため、無駄な電源電流を減少させ、消費電力の削減を図ることができる。
<第2の実施形態>
次に、本発明の第2の実施形態について説明する。
次に、本発明の第2の実施形態について説明する。
第2の実施形態に係る半導体記憶装置は、図1に示す半導体記憶装置におけるプリチャージ回路4を、次に述べるプリチャージ回路4Aに置き換えたものである。
すなわち、プリチャージ回路4Aは、メモリセルへのアクセスを行う動作モードにおいて、先に述べたプリチャージ回路4と同様、n本のビット線対(BL1,XBL1)〜(BLn,XBLn)のうち列選択信号CLMにおいて選択されたビット線対にプリチャージを行い、他のビット線を電源ラインVDDから遮断する。
これに加えて、プリチャージ回路4Aは、メモリセルへのアクセスを停止する動作モード(スタンバイモード)において、n対のビット線対(BL1,BL1)〜(BLn,XBLn)を全て電源ラインVDDから遮断する。
これに加えて、プリチャージ回路4Aは、メモリセルへのアクセスを停止する動作モード(スタンバイモード)において、n対のビット線対(BL1,BL1)〜(BLn,XBLn)を全て電源ラインVDDから遮断する。
図5は、このプリチャージ回路4Aの構成の一例を示す図であり、ビット線対(BLj,XBLj)に関連する部分を抜き出して示している。また、図3と図5の同一符号は同一の構成要素を示している。
図5に示すプリチャージ回路4Aは、図3に示すプリチャージ回路4におけるインバータ404の代わりに、AND回路408と、インバータ406および407とを設けたものである。
インバータ406は、イネーブル信号CEを論理反転して出力する。
インバータ407は、プリチャージ信号PREを論理反転して出力する。
AND回路408は、インバータ406および407の出力信号の論理積を出力する。
トランジスタ401〜403のゲートには、AND回路408の出力信号がそれぞれ入力される。
インバータ407は、プリチャージ信号PREを論理反転して出力する。
AND回路408は、インバータ406および407の出力信号の論理積を出力する。
トランジスタ401〜403のゲートには、AND回路408の出力信号がそれぞれ入力される。
上記の構成によると、イネーブル信号CEがローレベルの場合、NAND回路405には、プリチャージ信号PREの論理反転信号と列選択信号CLMjとが入力されるため、図3に示すプリチャージ回路4と等価になり、これと同様なプリチャージ動作が実行される。
一方、イネーブル信号CEがハイレベルになるスタンバイモードでは、AND回路408の出力が常にローレベルとなり、トランジスタ401〜403はオフに設定される。そのため、n対のビット線対(BL1,BL1)〜(BLn,XBLn)は全て電源ラインVDDから遮断される。
一方、イネーブル信号CEがハイレベルになるスタンバイモードでは、AND回路408の出力が常にローレベルとなり、トランジスタ401〜403はオフに設定される。そのため、n対のビット線対(BL1,BL1)〜(BLn,XBLn)は全て電源ラインVDDから遮断される。
このように、メモリセルへのアクセスを停止するスタンバイモードにおいて、電源ラインVDDからビット線対(BL1,BL1)〜(BLn,XBLn)を介して各メモリセルに流れる電流は、全てプリチャージ回路4Aによって遮断される。そのため、スタンバイモードにおいても、ビット線からメモリセルに流れるリーク電流によって生じる消費電力を効果的に削減することができる。
<第3の実施形態>
次に、本発明の第3の実施形態について説明する。
次に、本発明の第3の実施形態について説明する。
第3の実施形態に係る半導体記憶装置は、図1に示す半導体記憶装置におけるプリチャージ回路4および列選択回路5を、次に述べるプリチャージ回路4Bおよび列選択回路5Bに置き換えたものである。
プリチャージ回路4Bは、メモリセルへのアクセスを行う動作モードにおいて、n本のビット線対(BL1,XBL1)〜(BLn,XBLn)のうち、列選択信号CLMにおいて選択されたビット線対を電源ラインVDDの電源電圧にプリチャージし、他のビット線については、この電源電圧より低い電圧にプリチャージする。
また、プリチャージ回路4Bは、メモリセルへのアクセスを停止するスタンバイモードにおいて、先に述べたプリチャージ回路4Aと同様に、n対のビット線対(BL1,BL1)〜(BLn,XBLn)を全て電源ラインVDDから遮断する。
列選択回路5Bは、n本のビット線対(BL1,XBL1)〜(BLn,XBLn)のうち、列選択信号CLMにおいて選択されたビット線対をセンスアンプ6および書き込みバッファ7に接続する。ただし、書き込みを行わない場合については、ビット線対を書き込みバッファ7に接続せず、センスアンプ6のみを接続する。
図6は、プリチャージ回路4Bおよび選択回路5Bの構成の一例を示す図であり、ビット線対(BLj,XBLj)に関連する部分を抜き出して示している。また、図5と図6の同一符号は同一の構成要素を示している。
図6に示すプリチャージ回路4Bは、図5に示すプリチャージ回路4Aと同様な構成を有するとともに、各ビット線対に対応するnチャンネルMOS型のトランジスタ409および410を更に有している。
なお、トランジスタ401および402を含む回路は、本発明の第1のスイッチ回路の一実施形態である。
トランジスタ409および410を含む回路は、本発明の第2のスイッチ回路の一実施形態である。
インバータ406および407と、AND回路408と、NAND回路405とを含む回路は、本発明のスイッチ制御回路の一実施形態である。
なお、トランジスタ401および402を含む回路は、本発明の第1のスイッチ回路の一実施形態である。
トランジスタ409および410を含む回路は、本発明の第2のスイッチ回路の一実施形態である。
インバータ406および407と、AND回路408と、NAND回路405とを含む回路は、本発明のスイッチ制御回路の一実施形態である。
トランジスタ409および410は、それぞれビット線BLjおよびXBLjと電源ラインVDDとの間に接続されており、ゲートにAND回路408の出力信号が入力される。
AND回路408の出力がハイレベルのとき、すなわちプリチャージ信号PREおよびイネーブル信号CEが共にローレベルのときに、各列のビット線対はそれぞれトランジスタ409および410を介して電源ラインVDDに接続される。
図6に示す列選択回路5Bは、図3および図5に示す列選択回路5と同様な構成を有するとともに、インバータ506と、それぞれのビット線対に対応するNOR回路507とを更に有している。
インバータ506は、書き込みイネーブル信号WEを論理反転して出力する。
NOR回路507は、インバータ505および506の出力信号の反転論理和を出力する。
トランジスタ501および502のゲートには、NOR回路507の出力信号が入力される。
NOR回路507は、インバータ505および506の出力信号の反転論理和を出力する。
トランジスタ501および502のゲートには、NOR回路507の出力信号が入力される。
NOR回路507の出力がハイレベルのとき、すなわち列選択信号CLMjおよび書き込みイネーブル信号WEが共にハイレベルのときに、第j列のビット線対(BLj,XBLj)はトランジスタ501および502を介して書き込みバッファ7に接続される。
ここで、上述した構成を有する本実施形態に係る半導体記憶装置の動作について、図7に示すタイミング図を参照して説明する。
まず、書き込み時の動作について説明する。
この場合、イネーブル信号CEはローレベルに設定される。
この場合、イネーブル信号CEはローレベルに設定される。
前回のアクセスが終了してから次のアクセスが開始される前の期間T21において、制御回路1は、プリチャージ信号PRE(図7(C))をローレベルに設定するとともに、列デコード回路3を制御して各列の列選択信号CLM1〜CLMnを全てローレベルに設定する。これにより、プリチャージ回路4Bにおいては、NAND回路405の出力がハイレベルになり、各列のトランジスタ401〜403が全てオフする。また、AND回路408の出力がハイレベルになり、各列のトランジスタ409および410が全てオンする。
その結果、ビット線対(BL1,XBL1)〜(BLn,XBLn)は、nチャンネルMOS型のトランジスタを介して電源ラインVDDに接続された状態になる。
その結果、ビット線対(BL1,XBL1)〜(BLn,XBLn)は、nチャンネルMOS型のトランジスタを介して電源ラインVDDに接続された状態になる。
ここで、トランジスタ409および410のゲートに入力されるAND回路408のハイレベルの出力電圧は、電源ラインVDDの電源電圧とほぼ等しい電圧であるため、各ビット線対(BL1,XBL1)〜(BLn,XBLn)の電圧は、電源電圧に対してnチャンネルMOS型トランジスタのしきい電圧Vthだけ低い電圧になる。
すなわち、ビット線の電圧と電源電圧との電圧差がしきい電圧Vthよりも大きくなると、nチャンネルMOS型トランジスタ(409、410)はオン状態となり、電源ラインVDDからビット線に対して電流が流れて、ビット線の電圧が上昇する。そして、ビット線の電圧と電源電圧との電圧差がしきい電圧Vthに達すると、nチャンネルMOS型トランジスタ(409、410)がオンからオフに変化し、電源ラインVDDからビット線への電流の供給が停止される。従って、各ビット線対(BL1,XBL1)〜(BLn,XBLn)の電圧は、電源電圧に対してしきい電圧Vthだけ低い電圧になる。
クロック信号CK(図7(A))がローレベルからハイレベルに立ち上がると(時刻t21)、制御回路1は列デコード回路3に対して列選択信号CLMの出力を指示する。この指示を受けて、列デコード回路3は、アドレスデータADD2に応じた第j列の列選択信号CLMj(図7(B))をハイレベルに立ち上げる(時刻t22)。これにより、プリチャージ回路4Bにおける第j列のトランジスタ401〜403がオンする。
pチャンネルMOS型のトランジスタ401〜403は、ビット線対(BLj,XBLj)の電圧と電源電圧との電圧差がしきい電圧Vthより小さくなってもオン状態を保持することができるため、ビット線対(BLj,XBLj)の電圧は、期間T21におけるプリチャージ電圧から電源電圧に向かって更に上昇する。このとき、nチャンネルMOS型のトランジスタ409および410はオフ状態になる。
列選択信号CLMjが立ち上がると、次に制御回路1は、書き込みイネーブル信号WE(図7(D))をハイレベルに設定する。これにより、列選択回路5Bにおける第j列のNOR回路507の出力がハイレベルとなって、第j列のトランジスタ501および502がオンし、ビット線(BLj,XBLj)が書き込みバッファ7に接続される。また、書き込みバッファ7は、ハイレベルの書き込みイネーブル信号WEを受けて、ビット線対の駆動を開始する(時刻t23)。
書き込みバッファ7による駆動が開始されると、次に制御回路1は、プリチャージ信号PREをハイレベルに立ち上げるとともに、行デコード回路2に対してワード線の活性化を指示する(時刻t24)。これにより、ビット線対が全て電源ラインVDDから切り離され、プリチャージ期間T22(時刻t22〜t24)が終了する。また、行デコード回路2によってアドレスデータADD1に応じた第i行のワード線WLi(図7(E))が活性化され、これに接続されるメモリセルMCi1〜MCinのトランジスタQn3およびQn4がそれぞれオンする。そして、この第i行のメモリセルのうち、列デコード回路3によって選択された第j列のメモリセルMCijのビット線(BLj,XBLj)が書き込みバッファ7に接続され、書き込みデータWDATに応じて相補的に駆動される。これにより、アドレスデータADD1およびADD2で指定されるメモリセルMCijのノードN1およびN2には、書き込みデータWDATに応じた新たな電圧が設定される。
こうしてメモリセルMCijの記憶データが書き換えられた後、制御回路1は、書き込みイネーブル信号WEをローレベルに立ち下げるとともに、行デコード回路2に対してワード線の不活性化を指示する(時刻t25)。これにより、メモリセルMCijのノードN1およびN2がビット線対(BLi,XBLj)から切り離された状態になり、新たに書き込まれた記憶データがメモリセルMCijに保持される。
その後、制御回路1は、列デコード回路3を制御して各列の列選択信号CLM1〜CLMnを全てローレベルに設定するとともに、プリチャージ信号PREをローレベルに設定して、次のアクセスを準備する(時刻t26)。
次に、読み出し時の動作について説明する。
この場合も、イネーブル信号CEはローレベルに設定される。
この場合も、イネーブル信号CEはローレベルに設定される。
前回のアクセスが終了してから次のアクセスが開始される前の期間T23において、制御回路1は、プリチャージ信号PREをローレベルに設定するとともに、列デコード回路3を制御して各列の列選択信号CLM1〜CLMnを全てローレベルに設定する。これにより、先に述べた期間T21と同様に、ビット線対(BL1,XBL1)〜(BLn,XBLn)の電圧は、電源ラインVDDの電源電圧に対してnチャンネルMOS型トランジスタのしきい電圧Vthだけ低い電圧にプリチャージされる。
クロック信号CKがローレベルからハイレベルに立ち上がると(時刻t27)、制御回路1は列デコード回路3に対して列選択信号CLMの出力を指示する。この指示を受けて、列デコード回路3は、アドレスデータADD2に応じた第j列の列選択信号CLMjをハイレベルに立ち上げる(時刻t28)。これにより、プリチャージ回路4における第j列のトランジスタ401〜403がオンし、ビット線対(BLj,XBLj)の電圧は電源電圧に向かって更に上昇する。このとき、nチャンネルMOS型のトランジスタ409および410は、オフ状態になる。
また、列選択信号CLMjがハイレベルになると、列選択回路5における第j列のトランジスタ503および504がオンして、センスアンプ6がビット線対(BLj,XBLj)に接続される。
また、列選択信号CLMjがハイレベルになると、列選択回路5における第j列のトランジスタ503および504がオンして、センスアンプ6がビット線対(BLj,XBLj)に接続される。
列選択信号CLMjが立ち上がると、次に制御回路1は、プリチャージ信号PREをローレベルからハイレベルへ立ち上げるとともに、行デコード回路2に対してワード線の活性化を指示する(時刻t29)。これにより、ビット線対が全て電源ラインVDDから切り離され、プリチャージ期間T24(時刻t28〜t9)が終了する。また、行デコード回路2によってアドレスデータADD1に応じた第i行のワード線WLiが活性化されて、これに接続されるメモリセルMCi1〜MCinのトランジスタQn3およびQn4がそれぞれオンする。
ここで、各メモリセルにおけるノードN1、N2の電圧は、その記憶データの値に応じて、一方が電源電圧、他方がグランドレベルに保持されている。
また、時刻t29の直前において、第j列のビット線(BLj,XBLj)は電源ラインVDDの電源電圧にプリチャージされている。
従って、時刻t29において第j列のビット線対(BLj,XBLj)がメモリセルMCijのノードN1およびN2に接続されると、その一方のビット線は電源電圧からグランドレベルへ徐々に降下し、他方のビット線は電源電圧のまま保持される。すなわち、ビット線対(BLj,XBLj)のビット線間には、メモリセルMCijの記憶データに応じた電圧差が生じる。
また、時刻t29の直前において、第j列のビット線(BLj,XBLj)は電源ラインVDDの電源電圧にプリチャージされている。
従って、時刻t29において第j列のビット線対(BLj,XBLj)がメモリセルMCijのノードN1およびN2に接続されると、その一方のビット線は電源電圧からグランドレベルへ徐々に降下し、他方のビット線は電源電圧のまま保持される。すなわち、ビット線対(BLj,XBLj)のビット線間には、メモリセルMCijの記憶データに応じた電圧差が生じる。
ワード線を活性化した後、一定の時間を経て、制御回路1はセンスアンプイネーブル信号SAEをハイレベルに立ち上げる(時刻t30)。センスアンプイネーブル信号SAEがハイレベルになると、センスアンプ6は、列選択回路5を介して接続されるメモリセルMCijのビット線(BLj,XBLj)の電圧差を増幅する。これにより、アドレスデータADD1およびADD2で指定されるメモリセルMCijのノードN1、N2の電圧に応じて、センスアンプ6の読み出しデータRDATが更新される。
こうしてメモリセルMCijの記憶データが読み出されると、制御回路1は、センスアンプイネーブル信号SAEをローレベルに戻し(時刻t31)、行デコード回路2に対してワード線の不活性化を指示する(時刻t32)。これにより各メモリセルのノードN1,N2がビット線対から切り離される。
その後、制御回路1は、列デコード回路3を制御して各列の列選択信号CLM1〜CLMnを全てローレベルに設定するとともに、プリチャージ信号PREをローレベルに設定して、次のアクセスを準備する(時刻t33)。
その後、制御回路1は、列デコード回路3を制御して各列の列選択信号CLM1〜CLMnを全てローレベルに設定するとともに、プリチャージ信号PREをローレベルに設定して、次のアクセスを準備する(時刻t33)。
次に、スタンバイモードの動作について説明する。
スタンバイモードにおいては、イネーブル信号CEがハイレベルに設定され、メモリセルへのアクセスが停止される。
スタンバイモードにおいては、イネーブル信号CEがハイレベルに設定され、メモリセルへのアクセスが停止される。
イネーブル信号CEがハイレベルになると、AND回路408の出力がローレベル、NAND回路405の出力がハイレベルになるため、トランジスタ401、402、403、409、410は何れもオフ状態になり、全てのビット線対は電源ラインVDDから切り離された状態になる。
以上説明したように、本実施形態に係る半導体記憶装置によると、n対のビット線対(BL1,BL1)〜(BLn,XBLn)のうち、列デコード回路3においてアクセス対象として選択された列のビット線対がプリチャージ回路4によって電源ラインVDDの電源電圧にプリチャージされ、他のビット線対がこの電源電圧よりしきい電圧Vthだけ低い電圧にプリチャージされる。そのため、全てのビット線対を一律に電源電圧にプリチャージする図8に示した従来回路と比較して、アクセス対象として選択されていないメモリセルに流れるリーク電流を減らすことが可能となり、消費電力の削減を図ることができる。
また、先に述べた第1および第2の実施形態に係る半導体記憶装置では、アクセス対象として選択されていないメモリセルのビット線を電源ラインVDDから遮断するため、例えば書き込み動作によってビット線をローレベルに駆動すると、その後アクセスが行われない場合、ビット線はローレベルのままとなる。従って、次にアクセスする際には、ビット線をローレベルからハイレベルにプリチャージする必要がある。そのため、より高速なアクセスを必要とする場合には、この充電に要する時間がアクセス速度の低下要因となる場合がある。
例えば図4(F)においてビット線をローレベルからハイレベルにプリチャージする期間T4が長くなると、クロック信号CKの立ち上がり時刻t7から読み出しデータRDATの確定時刻t11までの時間(読み出しアクセス時間)T6が長くなってしまう。
これに対し、本実施形態に係る半導体記憶装置においては、アクセス対象の確定後に必要なプリチャージ電圧がpチャンネルMOS型トランジスタのしきい電圧Vthだけであり、グランドレベルから電源電圧までを充電する場合に比べて、そのプリチャージに要する時間を短くすることができる。これにより、第1および第2の実施形態に係る半導体記憶装置と比較して、アクセス速度をより高速化することができる。
例えば図4(F)においてビット線をローレベルからハイレベルにプリチャージする期間T4が長くなると、クロック信号CKの立ち上がり時刻t7から読み出しデータRDATの確定時刻t11までの時間(読み出しアクセス時間)T6が長くなってしまう。
これに対し、本実施形態に係る半導体記憶装置においては、アクセス対象の確定後に必要なプリチャージ電圧がpチャンネルMOS型トランジスタのしきい電圧Vthだけであり、グランドレベルから電源電圧までを充電する場合に比べて、そのプリチャージに要する時間を短くすることができる。これにより、第1および第2の実施形態に係る半導体記憶装置と比較して、アクセス速度をより高速化することができる。
また、本実施形態に係る半導体記憶装置によれば、第2の実施形態と同様に、メモリセルへのアクセスが停止されるスタンバイモードにおいて、電源ラインVDDとビット線対(BL1,BL1)〜(BLn,XBLn)とを遮断することによって、スタンバイモードにおける消費電力を削減することができる。
更に、図6に示す列選択回路5Bにおいて、書き込みバッファ7とビット線との接続を読み出しアクセス時に遮断することにより、書き込みバッファ7が負荷としてセンスアンプ6に接続されなくなるため、センスアンプ6による電圧差の増幅動作をより高速化することができる。
以上、本発明の幾つかの実施形態について説明したが、本発明は上記の形態のみに限定されるものではなく、種々のバリエーションを含んでいる。
例えば、図6に示すプリチャージ回路4Bでは、nチャンネルMOS型のトランジスタのしきい電圧Vthを利用して、電源電圧よりも低いプリチャージ電圧を生成しているが、プリチャージ電圧の生成方法はこれに限定されない。例えば、異なる複数の電源電圧を使用するシステムにおいては、それらを利用して異なるプリチャージ電圧をビット線に供給しても良い。
また、メモリセルの非アクセス期間においてビット線を電源電圧より低い電圧にプリチャージする場合、上述の実施形態では、例えば図7(F)の期間T23に示すように、その全期間に渡ってプリチャージ電圧の供給を行っているが、本本発明はこれに限定されない。すなわち、非アクセス期間の一部(例えば非アクセス期間の後半)に限ってプリチャージ電圧の供給を行うようにしても良い。この場合、プリチャージ電圧を供給しない他の期間において、ビット線を電源ラインから遮断することにより、電源ラインからビット線を介してメモリセルに流れるリーク電流を更に減らすことができる。
上述した実施形態においては、SRAM型の半導体記憶装置を例に挙げて説明しているが、これに限らず、メモリセルへのアクセス時にビット線をプリチャージする他の種々の半導体記憶装置(例えばDRAMなど)についても本発明は広く適用可能である。
1…制御回路、2…行デコード回路、3…列デコード回路、4,4A,4B…プリチャージ回路、5,5B…列選択回路、6…センスアンプ、7…書き込みバッファ、WD1〜WDm…ワード線ドライバ、MA…メモリセルアレイ、MC11〜MCmn…メモリセル、WL1〜WLm…ワード線、BL1〜BLn,XBL1〜XBLn…ビット線、401〜403,503,504,Qp1,Qp2…pチャンネルMOS型トランジスタ、409,410,501,502,Qn1〜Qn4…nチャンネルMOS型トランジスタ、404,406,407,505,506…インバータ、408…AND回路、405…NAND回路、507…NOR回路
Claims (6)
- 複数のビット線と、上記複数のビット線を介してアクセスされる複数のメモリセルと、上記ビット線のプリチャージを行うプリチャージ回路とを有する半導体記憶装置であって、
上記プリチャージ回路は、上記複数のビット線のうち、アクセス対象として選択されたメモリセルのビット線にプリチャージを行い、他のビット線を電源ラインから遮断する、
半導体記憶装置。 - 上記プリチャージ回路は、
上記複数のビット線と上記電源ラインとの間に接続される複数のスイッチ回路と、
プリチャージの期間を指示する第1の信号、および、アクセス対象として選択されたメモリセルを指示する第2の信号を入力し、上記複数のスイッチ回路のうち、上記第2の信号が指示するメモリセルのビット線に接続されたスイッチ回路を、上記第1の信号が指示する期間においてオンに設定するスイッチ制御回路と、
を含む、
請求項1に記載の半導体記憶装置。 - 上記プリチャージ回路は、上記メモリセルへのアクセスを停止する動作モードにおいて、上記複数のビット線を電源ラインから遮断する、
請求項1に記載の半導体記憶装置。 - 複数のビット線と、上記複数のビット線を介してアクセスされる複数のメモリセルと、上記ビット線のプリチャージを行うプリチャージ回路とを有する半導体記憶装置であって、
上記プリチャージ回路は、上記複数のビット線のうち、アクセス対象として選択されたメモリセルのビット線を第1の電圧にプリチャージし、他のビット線を上記第1の電圧より低い第2の電圧にプリチャージする、
半導体記憶装置。 - 上記プリチャージ回路は、
上記複数のビット線と上記第1の電圧を供給する電源ラインとの間に接続される複数の第1のスイッチ回路と、
上記複数のビット線と上記電源ラインとの間に接続される複数の第2のスイッチ回路と、
プリチャージの期間を指示する第1の信号、および、アクセス対象として選択されたメモリセルを指示する第2の信号を入力し、上記複数の第1のスイッチ回路のうち、上記第2の信号が指示するメモリセルのビット線に接続された第1のスイッチ回路と、上記複数の第2のスイッチ回路とを、上記第1の信号が指示する期間においてオンに設定するスイッチ制御回路と、
を含み、
上記第2のスイッチ回路は、上記スイッチ制御回路によってオンに設定される場合に、接続されるビット線の電圧が上記第2の電圧より高くなるとオフし、
上記第1のスイッチ回路は、上記スイッチ制御回路によってオンに設定される場合に、接続されるビット線の電圧が上記第2の電圧より高くなってもオン状態を保つ、
請求項4に記載の半導体記憶装置。 - 上記プリチャージ回路は、上記メモリセルへのアクセスを停止する動作モードにおいて、上記複数のビット線を電源ラインから遮断する、
請求項4に記載の半導体記憶装置。
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Application Number | Priority Date | Filing Date | Title |
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JP2004220038A Pending JP2006040431A (ja) | 2004-07-28 | 2004-07-28 | 半導体記憶装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
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