TW201626844A - 半導體記憶裝置及其驅動方法 - Google Patents

半導體記憶裝置及其驅動方法 Download PDF

Info

Publication number
TW201626844A
TW201626844A TW104125423A TW104125423A TW201626844A TW 201626844 A TW201626844 A TW 201626844A TW 104125423 A TW104125423 A TW 104125423A TW 104125423 A TW104125423 A TW 104125423A TW 201626844 A TW201626844 A TW 201626844A
Authority
TW
Taiwan
Prior art keywords
bit line
access transistor
transistor
voltage
memory device
Prior art date
Application number
TW104125423A
Other languages
English (en)
Other versions
TWI620458B (zh
Inventor
宮野信治
Original Assignee
東芝股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 東芝股份有限公司 filed Critical 東芝股份有限公司
Publication of TW201626844A publication Critical patent/TW201626844A/zh
Application granted granted Critical
Publication of TWI620458B publication Critical patent/TWI620458B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

一種半導體記憶裝置包括第一穿隧電晶體(TFET)及第二TFET，其閘極及汲極交叉耦合。第一TFET之汲極連接至第一節點。第二TFET之汲極連接至第二節點。半導體記憶裝置包括將第一節點連接至第一寫入位元線之第一存取電晶體、將第二節點連接至第二寫入位元線之第二存取電晶體、及將第一節點連接至第一讀取位元線之第三存取電晶體。第一存取電晶體係由以啟動時電流從第一節點流至第一寫入位元線之方式連接之TFET建構。第二存取電晶體係由以啟動時電流從第二節點流至第二寫入位元線之方式連接之TFET建構。

Description

半導體記憶裝置及其驅動方法 相關申請案相互參照
本申請案依據並主張2015年1月7日提出申請之日本專利申請案No.2015-001459之優先權益，其整個內容以提及的方式併入本文。
文中所描述之實施例大體上關於半導體記憶裝置及其驅動方法。
習知地揭露一種技術，其以穿隧電晶體製造SRAM(靜態隨機記憶體)。穿隧電晶體(TFET)可以低電壓操作。SRAM最初不需要更新作業，而是以流經記憶單元之洩漏電流維持資料保持狀態。需要一種半導體記憶裝置，其利用穿隧電晶體可以低電壓操作的特性並可減少保持資料所需之電力損耗。
本實施例之目的為提供半導體記憶裝置及其驅動方法，其可減少電力損耗。
一實施例提供，一種半導體記憶裝置，包含：第一穿隧電晶體及第二穿隧電晶體，其閘極及汲極交叉耦合；第一節點，連接至該第一穿隧電晶體之該汲極；第二節點，連接至該第二穿隧電晶體之該汲極；第一存取電晶體，將該第一節點連接至第一寫入位元線；第二存取電晶體，將該第二節點連接至第二寫入位元線；以及第三存取電晶體，供應相應於該第一節點至第一讀取位元線之電壓的電壓，其中，該第一存取電晶體係由以順向偏壓狀態啟動時電流從該第一節點流至該第一寫入位元線之方式連接的穿隧電晶體建構，以及該第二存取電晶體係由以該順向偏壓狀態啟動時電流從該第二節點流至該第二寫入位元線之方式連接的穿隧電晶體建構。
一實施例提供，一種半導體記憶裝置之驅動方法，包括第一穿隧電晶體及第二穿隧電晶體，其閘極及汲極交叉耦合， 第一節點，連接至該第一穿隧電晶體之該汲極，第二節點，連接至該第二穿隧電晶體之該汲極，第一存取電晶體，其主要電流路徑連接於該第一節點及第一寫入位元線之間，其啟動/關閉係以施加於寫入字線之電壓控制，以及第二存取電晶體，其主要電流路徑連接於該第二節點及第二寫入位元線之間，其啟動/關閉係以施加於該寫入字線之電壓控制，其中該第一存取電晶體係由以順向偏壓狀態啟動時電流從該第一節點流至該第一寫入位元線之方式連接的穿隧電晶體建構，以及該第二存取電晶體係由以該順向偏壓狀態啟動時電流從該第二節點流至該第二寫入位元線之方式連接的穿隧電晶體建構，該半導體記憶裝置之該驅動方法包含於更新作業時施加電壓，其關閉至該寫入字線之該第一存取電晶體及該第二存取電晶體，並施加電壓至該第一寫入位元線及該第二寫入位元線以形成該第一存取電晶體及該第二存取電晶體之源極及汲極間之反向偏壓。
10‧‧‧記憶單元
11、12、13、14‧‧‧存取電晶體
15‧‧‧第一穿隧電晶體
16‧‧‧第二穿隧電晶體
18‧‧‧N型穿隧電晶體
20‧‧‧第一節點
21‧‧‧第二節點
22、75‧‧‧端子
23、24、123、124、125‧‧‧NMOS電晶體
30、RBL0、RBL1‧‧‧第一讀取位元線
31、RBLB0、RBLB1‧‧‧第二讀取位元線
40、WBL0、WBL1‧‧‧第一寫入位元線
41、WBLB0、WBLB1‧‧‧第二寫入位元線
50‧‧‧寫入字線
51‧‧‧讀取字線
60‧‧‧預先充電等化器電路
61、62、63、71、73、81、82、121、122、141、143‧‧‧PMOS電晶體
70‧‧‧寫入電路
71、72、73、74‧‧‧電晶體
80‧‧‧讀取電路
90‧‧‧NAND(反及)電路
100‧‧‧閘極電路
101、102‧‧‧NOR(非或)電路
103、104、110‧‧‧AND(及)電路
120‧‧‧感應放大器
130‧‧‧中間電壓產生電路
140‧‧‧電壓切換電路
142、144‧‧‧反相器
COL0-7‧‧‧行選擇信號
COLSELR‧‧‧讀取信號
DIN、/DIN、DATA、/DATA‧‧‧輸入資料
DOUT、/DOUT‧‧‧輸出信號
Id‧‧‧汲極電流
PRE‧‧‧預先充電信號
RBL、/RBLB‧‧‧讀取位元線
REFREH‧‧‧更新控制信號
RETENH‧‧‧保持控制信號
RWL、RWL0、RWL1‧‧‧讀取字線
SAE‧‧‧感應放大器控制信號
VDD‧‧‧電源電壓
Vds‧‧‧源極及汲極間之電壓
Vgs‧‧‧閘極及源極間之電壓
VM‧‧‧中間電壓
VSS‧‧‧接地電位
WBL、WBLB、/WBLB‧‧‧寫入位元線
WRITE‧‧‧寫入控制信號
WWL、WWL0、WWL1‧‧‧寫入字線
圖1描繪第一實施例之半導體記憶裝置之記憶單元的組態； 圖2描繪穿隧電晶體之作業特性；圖3描繪寫入作業；圖4描繪讀取作業；圖5描繪保持作業；圖6描繪更新作業；圖7描繪第二實施例之半導體記憶裝置的系統組態；圖8描繪第二實施例之半導體記憶裝置之驅動方法的時序圖；圖9描繪第三實施例之半導體記憶裝置的系統組態；圖10描繪第三實施例之半導體記憶裝置之驅動方法的時序圖；以及圖11描繪第四實施例之半導體記憶裝置之記憶單元的組態。
以下將參照附圖詳細解說半導體記憶裝置之示例實施例及其驅動方法。本發明不侷限於下列實施例。
(第一實施例)
圖1描繪第一實施例之半導體記憶裝置之記憶單元的組態。實施例之半導體記憶裝置之記憶單元10包括N型穿隧電晶體15及N型穿隧電晶體16。以下N型穿隧電晶體表達為NTFET。NTFET 15之源極及NTFET 16之源極共同連接至端子22。端子22接地。NTFET 15及16包括 P型源極區(未描繪)及N型汲極區(未描繪)。以下，在NTFET中，高電位側之電壓施加於N型汲極區及低電位側之電壓施加於源極區之偏壓狀態稱為順向偏壓狀態。順向偏壓狀態中電流流動方向以箭頭指出。以下適用同樣論述。NTFET 15之閘極連接至NTFET 16之汲極。NTFET 16之閘極連接至NTFET 15之汲極。換言之，NTFET 15及16之閘極及汲極係交叉耦合。
實施例之記憶單元10包括以NTFET 15之汲極及第一讀取位元線30間之NTFET建構的存取電晶體13。源極-汲極路徑為存取電晶體13之主要電流路徑，連接於第一讀取位元線30及第一節點20之間。以NTFET建構之存取電晶體13的啟動/關閉係以施加於讀取字線51之電壓控制。以NTFET建構之存取電晶體14類似地包括於NTFET 16之汲極及第二讀取位元線31之間。源極-汲極路徑為存取電晶體14之主要電流路徑，連接於第二讀取位元線31及第二節點21之間。以NTFET建構之存取電晶體14的啟動/關閉係以施加於讀取字線51之電壓控制。
實施例之記憶單元10包括以NTFET 15之汲極及第一寫入位元線40間之P型穿隧電晶體建構之存取電晶體11。源極-汲極路徑為存取電晶體11之主要電流路徑，連接於第一寫入位元線40及第一節點20之間。以P型穿隧電晶體建構之存取電晶體12類似地包括於NTFET 16之汲極及第二寫入位元線41之間。源極-汲極路徑為存 取電晶體12之主要電流路徑，連接於第二寫入位元線41及第二節點21之間。以下P型穿隧電晶體表達為PTFET。PTFET 11及12包括N型源極區(未描繪)及P型汲極區(未描繪)。以下，在PTFET中，高電位側之電壓施加於N型源極區及低電位側之電壓施加於汲極區之偏壓狀態稱為順向偏壓狀態。順向偏壓狀態中電流流動方向以箭頭指出。以下適用同樣論述。以PTFET建構之存取電晶體(11、12)的啟動/關閉係以施加於寫入字線50之電壓控制。
在實施例中，記憶單元10僅以TFET組配。因此，可以低電壓作業。
圖2描繪TFET之作業特性。提供NTFET之作業特性做為範例。圖2之水平軸指出將施加於NTFET之源極及汲極間之電壓Vds。圖2之垂直軸指出汲極電流Id。在順向偏壓狀態中，閘極及源極間之電壓Vgs增加以增加汲極電流Id。另一方面，在順向偏壓狀態中，存在一特性，當閘極及源極間之電壓Vgs為零時，源極及汲極間流動之電流小。NTFET具有順向偏壓狀態中洩漏電流小之特性。順向偏壓狀態中洩漏電流小之特性適用於PTFET。在反向偏壓狀態中，當超過預定閾值時，汲極電流Id戲劇性增加。這是因為以NTFET形成之二極體(未描繪)偏壓，因此電流因二極體之順向特性而與順向偏壓狀態中汲極電流相反方向流動。電流方向因二極體而與汲極電流Id相反。然而，為描述方便，係以與順向偏壓狀 態中NTFET之汲極電流Id的相同方向描繪。
以下，參照圖式提供半導體記憶裝置之作業方法描述。首先，參照圖3描述寫入作業。在寫入作業中，例如接地電位VSS施加於讀取字線51。接地電位VSS施加於讀取字線51以關閉存取電晶體(13及14)，其閘極連接至讀取字線51。例如高電位側之電源電壓VDD的高位準電位施加於讀取位元線(30及31)。因此，以NTFET建構之存取電晶體(13及14)進入順向偏壓狀態，其中高位準電壓施加於汲極。換言之，存取電晶體(13及14)維持在低洩漏狀態。
例如接地電位VSS之低位準電壓施加於寫入字線50。低位準電壓施加於寫入字線50以啟動存取電晶體11及12，其閘極連接至寫入字線50。因此，若例如第一寫入位元線40之電位為低位準，處於第一節點20保持資料在高位準之狀態，則存取電晶體11之傳導減少第一節點20之電位至低位準。因此，在低位準之資料可寫入第一節點20。第一節點20成為低位準，因此NTFET 18關閉，且第二節點21成為高位準。換言之，存取電晶體(11及12)啟動，因此寫入位元線(40及41)之資料可寫入記憶單元10。
其次，參照圖4描述讀取作業。在讀取作業中，例如高電位側之電源電壓VDD的高位準電壓施加於寫入字線50。因此，存取電晶體(11及12)關閉，其閘極連接至寫入字線50。例如接地電位VSS之低位準電壓 施加於寫入位元線(40及41)。因此，以PTFET建構之存取電晶體(11及12)進入順向偏壓狀態，其中低位準電壓施加於汲極。換言之，存取電晶體(11及12)維持在低洩漏狀態。
例如電源電壓VDD之高位準電壓施加於讀取字線51。因此，存取電晶體(13及14)啟動，其閘極連接至讀取字線51。因此，若例如低位準之資料保持在第二節點21，且高位準之資料保持在第一節點20，則啟動存取電晶體14減少第二讀取位元線31之電位。第二讀取位元線31之電位成為低位準。另一方面，第一讀取位元線30停留在高位準。第一讀取位元線30及第二讀取位元線31間之電位差由感應放大器(未描繪)檢測，以致能寫入記憶單元10中之資料的讀取。
其次，參照圖5描述資料之保持，換言之，描述保持作業。在保持作業中，例如電源電壓VDD之高位準電壓施加於寫入字線50。高位準電壓施加於寫入字線50以關閉存取電晶體(11及12)，其閘極連接至寫入字線50。
在保持作業中，例如接地電位VSS之低位準電壓施加於讀取字線51。低位準電壓施加於讀取字線51以關閉存取電晶體(13及14)，其閘極連接至讀取字線51。
例如接地電位VSS之低位準電壓施加於第一寫入位元線40及第二寫入位元線41。因此，以PTFET建 構之存取電晶體(11及12)進入順向偏壓狀態，其中低位準電壓施加於源極，因此維持在低洩漏狀態。因此，可減少保持之洩漏電流。
例如電源電壓VDD之高位準電壓施加於第一讀取位元線30及第二讀取位元線31。因此，高位準電壓施加於以NTFET建構之存取電晶體(13及14)之汲極。存取電晶體(13及14)接著進入順向偏壓狀態，並維持在低洩漏狀態。換言之，在保持作業中，存取電晶體(11、12、13及14)被迫使進入順向偏壓狀態，因此可減少洩漏電流。因此，資料可保持在低洩漏狀態。
其次，參照圖6描述更新作業。更新作業為避免記憶單元10之資料漏失的作業，若例如保持狀態持續。在更新作業中，例如接地電位VSS之低位準電壓施加於寫入字線50，且高位準電壓施加於第一寫入位元線40及第二寫入位元線41。例如，施加電源電壓VDD做為高位準電壓。高位準電壓施加於第一寫入位元線40及第二寫入位元線41。因此，於以PTFET建構之存取電晶體11及12之源極及汲極間施加或形成反向偏壓電壓。施加反向偏壓電壓以順向偏壓以存取電晶體(11、12)之P型汲極區(未描繪)及N型源極區(未描繪)建構之二極體(未描繪)。若偏壓二極體之電壓超過啟動二極體之閾值，則因二極體之順向特性的電流便從存取電晶體11之汲極流至第一節點20，及從存取電晶體12之汲極流至第二節點21。
例如，若第一節點20保持資料在高位準，且第二節點21保持資料在低位準，則NTFET 16處於開啟狀態及NTFET 15處於關閉狀態。來自存取電晶體11及12之電流流經第一節點20及第二節點21。因此，連接至關閉狀態之NTFET 15之汲極的第一節點20之電位增加，同時連接至開啟狀態之NTFET 16之汲極的第二節點21之電位減少。因此，可更新記憶單元10保持之資料。
藉由簡單地施加高位準電壓至寫入位元線(40及41)，同時維持寫入字線50之電位在低位準，便可立刻在所有記憶單元10上實施更新作業。因此，以更新作業增加/減少寫入字線50之電壓或增加/減少寫入位元線(40及41)之電壓的作業成為不必要。因此，可減少更新作業中之電力損耗。
依據實施例之半導體記憶裝置之記憶單元的組態，並可經由以啟動時汲極電流從第一節點20流至第一寫入位元線40之方式連接之PTFET建構的存取電晶體11，及類似地以啟動時汲極電流從第二節點21流至第二寫入位元線41之方式連接之PTFET建構的存取電晶體12，實施寫入作業。因此，可藉由順向偏壓狀態之存取電晶體實施寫入作業。
經由以啟動時汲極電流從第一讀取位元線30流至第一節點20之方式連接之NTFET建構的存取電晶體13，及類似地以啟動時汲極電流從第二讀取位元線31流至第二節點21之方式連接之NTFET建構的存取電晶體 14，實施讀取作業。換言之，可使用順向偏壓狀態之存取電晶體實施讀取作業。
再者，保持時，存取電晶體(11、12、13、及14)維持在順向偏壓狀態。因此，資料可保持在低洩漏狀態。此外，可無增加/減少寫入字線50之電壓而實施更新作業。因此，可減少更新作業中之電力損耗。
依據實施例，係以由存取電晶體(11及12)於順向偏壓狀態作業實施寫入作業，及由存取電晶體(13及14)於順向偏壓狀態作業實施讀取作業的方式組配。因此，提供電力損耗減少之半導體記憶裝置。可提供之半導體記憶裝置其中寫入及讀取作業係經由個別及專屬提供之存取電晶體(11、12、13、及14)實施，因此可改進寫入及讀取作業之控制性能，並可立即於所有記憶單元10上實施更新作業。
(第二實施例)
圖7描繪第二實施例之半導體記憶裝置之系統組態。相同代號配賦予相應於上述實施例內之組件。實施例之半導體記憶裝置包括複數寫入字線(WWL0及WWL1)及複數讀取字線(RWL0及RWL1)。寫入字線(WWL0及WWL1)連接至寫入行解碼器(未描繪)。寫入作業時，啟動存取電晶體(11及12)之電壓施加於寫入字線(WWL0、WWL1)。讀取字線(RWL0及RWL1)連接至讀取行解碼器(未描繪)。讀取作業時，啟動存取電晶體 (13及14)之電壓施加於讀取字線(RWL0、RWL1)。
實施例之半導體記憶裝置包括複數第一寫入位元線(WBL0及WBL1)及複數第二寫入位元線(WBLB0及WBLB1)。半導體記憶裝置類似地包括複數第一讀取位元線(RBL0、RBL1)及複數第二讀取位元線(RBLB0、RBLB1)。記憶單元10連接至第一寫入位元線(WBL0、WBL1)及第二寫入位元線(WBLB0、WBLB1)、第一讀取位元線(RBL0、RBL1)及第二讀取位元線(RBLB0、RBLB1)、以及寫入字線(WWL0、WWL1)及讀取字線(RWL0、RWL1)。
實施例之半導體記憶裝置包括預先充電等化器電路60。預先充電等化器電路60回應於預先充電信號PRE。預先充電等化器電路60包括三個PMOS電晶體(61、62及63)。
實施例之半導體記憶裝置包括寫入電路70。寫入電路70包括配置反相器之電晶體(71及72)及類似地配置反相器之電晶體(73及74)。施加施加於端子75之電源電壓VDD做為寫入電路70之偏壓電壓。輸入資料(DIN及/DIN)經由閘極電路100而供應至寫入電路70。
閘極電路100包括二個NOR(非或)電路(101及102)。AND(及)電路(103及104)之輸出及更新控制信號REFREH供應至NOR電路(101及102)。輸入資料/DATA及AND電路110之輸出信號供應至AND 電路103。輸入資料DATA及AND電路110之輸出信號供應至AND電路104。寫入控制信號WRITE及行選擇信號COL0-7供應至AND電路110。
實施例之半導體記憶裝置包括讀取電路80。讀取電路80包括二個PMOS電晶體(81及82)。讀取電路80回應於從NAND(反及)電路90供應之讀取信號COLSELR，並將第一讀取位元線(RBL0、RBL1)及第二讀取位元線(RBLB0、RBLB1)連接至感應放大器120。讀取控制信號讀取及行選擇信號COL0-7供應至NAND電路90。
感應放大器120包括PMOS電晶體(121及122)及NMOS電晶體(123及124)。感應放大器控制信號SAE供應至連接於感應放大器120及接地電位VSS間之NMOS電晶體125之閘極。NMOS電晶體125之啟動/關閉係以感應放大器控制信號SAE控制以控制感應放大器120。輸出由感應放大器120放大之信號做為輸出信號(DOUT、/DOUT)。
在實施例之半導體記憶裝置中，寫入電路70回應於更新控制信號REFREH而施加電源電壓VDD至第一寫入位元線(WBL0及WBL1)及第二寫入位元線(WBLB0及WBLB1)。因此，基於上述作業，電流經由連接至寫入位元線之存取電晶體(11及12)而從第一寫入位元線(WBL0及WBL1)及第二寫入位元線(WBLB0及WBLB1)流至記憶單元10之第一節點20及第二節點 21。因此，立即在所有記憶單元10上實施更新作業。在更新作業中，例如電源電壓VDD之高位準電壓持續施加至寫入字線(WWL0及WWL1)。因此，可減少基於寫入字線(WWL0及WWL1)之電壓之增加/減少而增加之電力損耗。
圖8描繪第二實施例之半導體記憶裝置之驅動方法時序圖。在保持Retention時，高位準電壓之電源電壓VDD施加於寫入字線WWL。因此，進行連接至寫入字線WWL之寫入的存取電晶體(11及12)關閉。低位準電壓之接地電位VSS施加於讀取字線RWL。因此，進行讀取之存取電晶體(13及14)關閉。
在作業狀態Operation之讀取作業中，高位準電壓之電源電壓VDD施加於讀取字線RWL。因此，連接至選擇之讀取字線RWL的存取電晶體(13及14)啟動。讀取選擇之讀取位元線(RBL及/RBLB)(選擇之)資料。讀取作業時，預先充電等化器控制信號PRE為高位準。供應讀取信號COLSELR及感應放大器控制信號SAE。基於回應於感應放大器控制信號SAE之感應放大器120的作業，輸出信號(DOUT及/DOUT)輸出。
在寫入作業Write中，低位準之接地電位VSS施加於寫入字線WWL。因此，進行連接至選擇之寫入字線WWL之寫入的存取電晶體(11及12)啟動。低位準電壓之接地電位VSS施加於讀取字線RWL。因此，進行讀取之存取電晶體(13及14)關閉。輸入資料(DIN及 /DIN)寫入連接至選擇之寫入位元線(WBL及/WBLB)(選擇之)之記憶單元10。
在更新作業Refresh中，更新信號REFREH成為高位準。在更新Refresh中，寫入控制信號WRITE為低位準。因此，從AND電路110輸出低位準信號並供應至閘極電路100。因此，低位準信號從閘極電路100供應至寫入電路70。因此，寫入電路70之PMOS電晶體(71及73)啟動。因此，電源電壓VDD供應至第一寫入位元線(WBL0、WBL1)及第二寫入位元線(WBLB0、WBLB1)。因此，藉由上述作業可立即於所有記憶單元10上實施更新作業，同時寫入字線50之電位維持在低位準。
(第三實施例)
圖9描繪第三實施例之半導體記憶裝置之系統組態。相同代號配賦至相應於上述實施例內之組件。僅於需要時提供重複描述。實施例包括電壓切換電路140。電壓切換電路140包括PMOS電晶體141及143。保持控制信號RETENH供應至PMOS電晶體141之閘極。保持控制信號RETENH經由反相器142而供應至PMOS電晶體143之閘極。保持控制信號RETENH經由反相器144而供應至閘極電路100之NOR電路(101及102)。
PMOS電晶體141連接至中間電壓產生電路130。中間電壓產生電路130產生例如電源電壓VDD及接 地電位VSS間之中間電壓VM。中間電壓VM設定為於建構存取電晶體(11、12)之TFET之源極及汲極間形成之二極體(未描繪)未啟動之電壓。在保持狀態，中間電壓VM施加於第一寫入位元線(WBL0、WBL1)及第二寫入位元線(WBLB0、WBLB1)。因此，基於存取電晶體(11、12)之洩漏電流而保持記憶單元10之資料。
參照圖10之時序圖描述實施例之驅動方法。描述保持作業Retention以避免與圖8之時序圖的重複描述。在實施例之驅動方法中，在保持作業Retention中，保持控制信號RETENH為低位準。電壓切換電路140之PMOS電晶體141啟動，且中間電壓產生電路130之中間電壓VM供應至寫入位元線(WBL及WBLB)。因此，若例如第一節點20保持低位準資料，則連接於第一節點20及寫入位元線間之存取電晶體11進入反向偏壓狀態。因此，存取電晶體11之洩漏電流朝向節點20流動。基於存取電晶體11之洩漏電流可保持資料。
(第四實施例)
圖11描繪第四實施例之半導體記憶裝置之記憶單元的組態。相同代號配賦予相應於上述實施例內之組件。實施例之記憶單元10包括NMOS電晶體23，其具有連接至讀取字線51之源極，及連接至第一節點20之閘極。NMOS電晶體23之汲極連接至第一讀取位元線30。NMOS電晶體23回應於施加於讀取字線51之電壓，並依 據第一節點20之電壓供應電壓至第一讀取位元線30。
實施例之半導體記憶裝置之記憶單元10包括NMOS電晶體24，其具有由讀取字線51外加之源極，及連接至第二節點21之閘極。NMOS電晶體24之汲極連接至第二讀取位元線31。NMOS電晶體24回應於施加於讀取字線51之電壓，並依據第二節點21之電壓供應電壓至第二讀取位元線31。
實施例之記憶單元10基於NMOS電晶體(23及24)實施讀取作業。相較於TFET，NMOS電晶體(23及24)具有高驅動性能。由於資料讀取作業係基於具有高驅動性能之NMOS電晶體(23及24)實施，可提昇半導體記憶裝置之讀取作業加速。
在上述實施例中，閘極及汲極交叉耦合之第一穿隧電晶體15及第二穿隧電晶體16係以NTFET建構，但可以PTFET建構。如此一來，高電位側之電源電壓VDD施加於PTFET之源極共同連接之端子22。再者，其可經組配而僅包括第一讀取位元線30，而非一對讀取位元線，換言之第一讀取位元線30及第二讀取位元線31。
雖然已描述某些實施例，該些實施例僅藉由範例呈現，而不希望侷限本發明之範圍。事實上，文中所描述之新穎實施例可以各種其他形式體現；此外，在文中所描述之實施例中可實施各式省略、替代及改變而未偏離。
希望其等效論述涵蓋該等形式或修改而落於本發明之範圍及精神內。
10‧‧‧記憶單元
11、12、13、14‧‧‧存取電晶體
15‧‧‧第一穿隧電晶體
16‧‧‧第二穿隧電晶體
20‧‧‧第一節點
21‧‧‧第二節點
22‧‧‧端子
30‧‧‧第一讀取位元線
31‧‧‧第二讀取位元線
40‧‧‧第一寫入位元線
41‧‧‧第二寫入位元線
50‧‧‧寫入字線
51‧‧‧讀取字線
RBL、RBLB‧‧‧讀取位元線
RWL‧‧‧讀取字線
WBL、WBLB‧‧‧寫入位元線
WWL‧‧‧寫入字線

Claims (20)

  1. 一種半導體記憶裝置，包含：第一穿隧電晶體及第二穿隧電晶體，其閘極及汲極交叉耦合；第一節點，連接至該第一穿隧電晶體之該汲極；第二節點，連接至該第二穿隧電晶體之該汲極；第一存取電晶體，將該第一節點連接至第一寫入位元線；第二存取電晶體，將該第二節點連接至第二寫入位元線；以及第三存取電晶體，供應相應於該第一節點至第一讀取位元線之電壓的電壓，其中，該第一存取電晶體係由以順向偏壓狀態啟動時電流從該第一節點流至該第一寫入位元線之方式連接的穿隧電晶體建構，以及該第二存取電晶體係由以該順向偏壓狀態啟動時電流從該第二節點流至該第二寫入位元線之方式連接的穿隧電晶體建構。
  2. 如申請專利範圍第1項之半導體記憶裝置，進一步包含第四存取電晶體，供應相應於該第二節點至第二讀取位元線之電壓的電壓。
  3. 如申請專利範圍第1項之半導體記憶裝置，其中，該第三存取電晶體係由以該順向偏壓狀態啟動時電流從該第一讀取位元線流至該第一節點之方式連接的穿隧電 晶體建構。
  4. 如申請專利範圍第2項之半導體記憶裝置，其中，該第三存取電晶體係由以該順向偏壓狀態啟動時電流從該第一讀取位元線流至該第一節點之方式連接的穿隧電晶體建構。
  5. 如申請專利範圍第2項之半導體記憶裝置，其中，該第一穿隧電晶體、該第二穿隧電晶體及該第三存取電晶體、該第四存取電晶體為N型穿隧電晶體，以及該第一存取電晶體及該第二存取電晶體為P型穿隧電晶體。
  6. 如申請專利範圍第1項之半導體記憶裝置，其中，該第三存取電晶體包括MOS電晶體。
  7. 如申請專利範圍第2項之半導體記憶裝置，其中，該第三存取電晶體及該第四存取電晶體為NMOS電晶體。
  8. 如申請專利範圍第1項之半導體記憶裝置，其中，該第三存取電晶體包括NMOS電晶體，其具有連接至該第一節點之閘極、連接至讀取字線之源極及連接至該第一讀取位元線之汲極。
  9. 如申請專利範圍第1項之半導體記憶裝置，進一步包含電壓供應電路，其供應電壓至該第一寫入位元線及該第二寫入位元線，以依據回應於更新作業之更新控制信號(REFREH)之該第一存取電晶體及該第二存取電晶體 之源極及汲極間之電壓而施加反向偏壓電壓。
  10. 如申請專利範圍第9項之半導體記憶裝置，其中，該電壓供應電路回應於該更新控制信號(REFREH)而供應高電位側之電源電壓(VDD)至該第一寫入位元線及該第二寫入位元線。
  11. 如申請專利範圍第1項之半導體記憶裝置，進一步包含中間電壓供應電路，其於保持時供應高電位側之電源電壓(VDD)及接地電位(VSS)間之預設電壓(VM)至該第一寫入位元線及該第二寫入位元線。
  12. 一種半導體記憶裝置之驅動方法，包括第一穿隧電晶體及第二穿隧電晶體，其閘極及汲極交叉耦合，第一節點，連接至該第一穿隧電晶體之該汲極，第二節點，連接至該第二穿隧電晶體之該汲極，第一存取電晶體，其主要電流路徑連接於該第一節點及第一寫入位元線之間，其啟動/關閉係以施加於寫入字線之電壓控制，以及第二存取電晶體，其主要電流路徑連接於該第二節點及第二寫入位元線之間，其啟動/關閉係以施加於該寫入字線之電壓控制，其中該第一存取電晶體係由以順向偏壓狀態啟動時電流從該第一節點流至該第一寫入位元線之方式連接的穿隧電晶體建構，以及該第二存取電晶體係由以該順向偏壓狀態啟動時電流 從該第二節點流至該第二寫入位元線之方式連接的穿隧電晶體建構，該半導體記憶裝置之該驅動方法包含於更新作業時施加電壓，其關閉至該寫入字線之該第一存取電晶體及該第二存取電晶體，並施加電壓至該第一寫入位元線及該第二寫入位元線以形成該第一存取電晶體及該第二存取電晶體之源極及汲極間之反向偏壓。
  13. 如申請專利範圍第12項之半導體記憶裝置之驅動方法，其中，該第一存取電晶體及該第二存取電晶體包括P型穿隧電晶體，且其中，該施加該電壓至該第一寫入位元線及該第二寫入位元線包括於該更新作業時，施加高電位側之電源電壓(VDD)至該第一寫入位元線及該第二寫入位元線。
  14. 如申請專利範圍第12項之半導體記憶裝置之驅動方法，其中，該半導體記憶裝置進一步包括：第三存取電晶體，其主要電流路徑係連接於該第一節點及第一讀取位元線之間，且其閘極連接至讀取字線；以及第四存取電晶體，其主要電流路徑係連接於該第二節點及第二讀取位元線之間，且其閘極連接至該讀取字線，其中，該半導體記憶裝置之該驅動方法進一步包含於讀取作業時施加電壓以開啟至該讀取字線之該第三存取電晶體及該第四存取電晶體。
  15. 如申請專利範圍第12項之半導體記憶裝置之驅 動方法，其中，該半導體記憶裝置進一步包括：第三存取電晶體，其主要電流路徑係連接於第一讀取位元線及讀取字線之間，且其閘極連接至該第一節點；以及第四存取電晶體，其主要電流路徑係連接於第二讀取位元線及該讀取字線之間，且其閘極連接至該第二節點，其中，該半導體記憶裝置之該驅動方法於讀取作業時進一步包含：依據該第一節點之電壓開啟/關閉該第三存取電晶體；以及依據該第二節點之電壓開啟/關閉該第四存取電晶體。
  16. 如申請專利範圍第12項之半導體記憶裝置之驅動方法，其中，該第一穿隧電晶體及該第二穿隧電晶體包括N型穿隧電晶體，且該第一存取電晶體及該第二存取電晶體包括P型穿隧電晶體，以及該施加該電壓至該第一寫入位元線及該第二寫入位元線包括於該更新作業時，施加高電位側之電源電壓(VDD)至該第一寫入位元線及該第二寫入位元線。
  17. 如申請專利範圍第15項之半導體記憶裝置之驅動方法，其中，該第三存取電晶體及該第四存取電晶體係由MOS電晶體建構，以及該半導體記憶裝置之該驅動方法進一步包含於該讀取 作業時施加電壓至該讀取字線以控制該第三存取電晶體及該第四存取電晶體之該開啟/關閉。
  18. 如申請專利範圍第14項之半導體記憶裝置之驅動方法，進一步包含施加電壓至該第一讀取位元線及該第二讀取位元線，以於寫入作業時順向偏壓該第三存取電晶體及該第四存取電晶體。
  19. 如申請專利範圍第14項之半導體記憶裝置之驅動方法，進一步包含：於保持時，施加電壓至該寫入字線以關閉該第一存取電晶體及該第二存取電晶體；施加電壓至該讀取字線以關閉該第三存取電晶體及該第四存取電晶體；施加電壓至該第一寫入位元線以順向偏壓該第一存取電晶體；施加電壓至該第二寫入位元線以順向偏壓該第二存取電晶體；施加電壓至該第一讀取位元線以順向偏壓該第三存取電晶體；以及施加電壓至該第二讀取位元線以順向偏壓該第四存取電晶體。
  20. 如申請專利範圍第14項之半導體記憶裝置之驅動方法，進一步包含於保持時施加高電位側之電源電壓(VDD)及接地電位(VSS)間之預設電壓(VM)至該第一寫入位元線及該第二寫入位元線。
TW104125423A 2015-01-07 2015-08-05 半導體記憶裝置及其驅動方法 TWI620458B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015001459A JP2016126811A (ja) 2015-01-07 2015-01-07 半導体記憶装置とその駆動方法
JP2015-001459 2015-01-07

Publications (2)

Publication Number Publication Date
TW201626844A true TW201626844A (zh) 2016-07-16
TWI620458B TWI620458B (zh) 2018-04-01

Family

ID=56286848

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104125423A TWI620458B (zh) 2015-01-07 2015-08-05 半導體記憶裝置及其驅動方法

Country Status (3)

Country Link
US (1) US9715923B2 (zh)
JP (1) JP2016126811A (zh)
TW (1) TWI620458B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI717881B (zh) * 2018-10-31 2021-02-01 台灣積體電路製造股份有限公司 記憶體裝置、電子裝置以及對可操作地連接至一記憶體陣列中之記憶體單元之行信號線預充電的方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3048809B1 (fr) * 2016-03-11 2018-03-16 Commissariat A L'energie Atomique Et Aux Energies Alternatives Cellule memoire sram comprenant un n-tfet et un p-tfet
CN111837238B (zh) 2019-01-28 2022-07-19 京东方科技集团股份有限公司 显示面板及其制造方法、显示装置
US11145347B1 (en) * 2020-05-21 2021-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and memory circuit
US11145676B1 (en) * 2020-05-22 2021-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and multi-level memory cell having ferroelectric storage element and magneto-resistive storage element

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5477489A (en) * 1995-03-20 1995-12-19 Exponential Technology, Inc. High-stability CMOS multi-port register file memory cell with column isolation and current-mirror row line driver
WO2011153451A2 (en) * 2010-06-04 2011-12-08 The Penn State Research Foundation Tfet based 4t memory devices
US8526228B2 (en) * 2012-01-06 2013-09-03 International Business Machines Corporation 8-transistor SRAM cell design with outer pass-gate diodes
JP5677394B2 (ja) * 2012-09-28 2015-02-25 株式会社東芝 パスゲート及び半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI717881B (zh) * 2018-10-31 2021-02-01 台灣積體電路製造股份有限公司 記憶體裝置、電子裝置以及對可操作地連接至一記憶體陣列中之記憶體單元之行信號線預充電的方法

Also Published As

Publication number Publication date
TWI620458B (zh) 2018-04-01
JP2016126811A (ja) 2016-07-11
US9715923B2 (en) 2017-07-25
US20160196870A1 (en) 2016-07-07

Similar Documents

Publication Publication Date Title
US7447058B2 (en) Write margin of SRAM cells improved by controlling power supply voltages to the inverters via corresponding bit lines
US7826253B2 (en) Semiconductor memory device and driving method thereof
KR101488166B1 (ko) 정적 메모리 장치 및 라이트 어시시트 기능을 구비하는에스램
TWI485705B (zh) 具備列式讀取及／或寫入輔助電路之記憶體電路
TWI620458B (zh) 半導體記憶裝置及其驅動方法
US8000130B2 (en) Semiconductor memory device with sense circuit connected to sense node coupled to bit line
JP2006059523A (ja) メモリーセル
US7978562B2 (en) Semiconductor memory device
JP2006323950A (ja) 半導体記憶装置
JP2009064512A (ja) 半導体記憶装置
US7535753B2 (en) Semiconductor memory device
TWI602193B (zh) 半導體儲存裝置及其驅動方法
US8018756B2 (en) Semiconductor memory device
US9406374B1 (en) Mitigating leakage in memory circuits
JP2006338730A (ja) 半導体記憶装置
US9607669B2 (en) Semiconductor memory device including precharge circuit
JP2006040466A (ja) 半導体記憶装置
CN113129963B (zh) 存储器器件及其操作方法
JP6146178B2 (ja) 不揮発性メモリ
KR20090096122A (ko) 리드 어시스트 회로 및 이를 구비한 에스램
US9466342B2 (en) Transistors with source and word line voltage adjusting circuitry for controlling leakage currents and its method thereof
KR100386620B1 (ko) 에스램(ｓｒａｍ)의 전원 전압 제어 회로
CN105336363A (zh) Sram存储单元、存储阵列及存储器
JP2011146121A (ja) 半導体記憶装置およびその制御方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees