TWI717881B - 記憶體裝置、電子裝置以及對可操作地連接至一記憶體陣列中之記憶體單元之行信號線預充電的方法 - Google Patents

記憶體裝置、電子裝置以及對可操作地連接至一記憶體陣列中之記憶體單元之行信號線預充電的方法 Download PDF

Info

Publication number
TWI717881B
TWI717881B TW108138723A TW108138723A TWI717881B TW I717881 B TWI717881 B TW I717881B TW 108138723 A TW108138723 A TW 108138723A TW 108138723 A TW108138723 A TW 108138723A TW I717881 B TWI717881 B TW I717881B
Authority
TW
Taiwan
Prior art keywords
voltage level
signal lines
signal line
precharge
row
Prior art date
Application number
TW108138723A
Other languages
English (en)
Other versions
TW202027073A (zh
Inventor
愛德 麥康柏斯
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202027073A publication Critical patent/TW202027073A/zh
Application granted granted Critical
Publication of TWI717881B publication Critical patent/TWI717881B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)
  • Dram (AREA)

Abstract

一種記憶體裝置包括可操作地連接至行信號線且連接至字信號線之記憶體單元。將與待存取(例如，待讀取)之一或更多個記憶體單元相關聯的行信號線預充電至第一電壓位準。將與待存取之一或更多個記憶體單元相關聯的行信號線預充電至第二電壓位準，其中第二電壓位準低於第一電壓位準。

Description

記憶體裝置、電子裝置以及對可操作地 連接至一記憶體陣列中之記憶體單元之行信號線預充電的方法
本揭露實施例是有關於一種記憶體裝置、電子裝置及行信號線預充電的方法。
為了各種目的，電子裝置使用不同類型之記憶體電路。唯讀記憶體(Read Only Memory；ROM)及隨機存取記憶體(Random Access Memory；RAM)為兩種此些類型的記憶體電路。ROM電路准許自ROM電路讀取資料，但不准許將資料寫入至ROM電路，而且在切斷電力時保留其已儲存的資料。如此，ROM電路典型地用以儲存電子裝置開啟時所執行之程式。
RAM電路允許將資料寫入至RAM電路中之選定記憶體單元以及自RAM電路中之選定記憶體單元讀取資料。RAM電路之一種類型為靜態隨機存取記憶體(Static Random Access Memory；SRAM)電路。典型SRAM電路包括以行列佈置之可定址記憶體單元的陣列。當要讀取記憶體單元時，藉由啟動連接至此記憶體單元之列字線及行信號線兩者(位元線b1及位元線棒b1b)來選擇此記憶體單元。然而，行信號線可能相對長且具有大的寄生電容。在一些情況下，寄生電容會產生錯誤讀取操作，而從記憶體單元中讀取不正確的值(例如，1或0)。
為了減小寄生電容在讀取操作期間的影響，可在觸發(assert)字線之前將行信號線(位元線b1及位元線棒b1b)預充電至參考電壓(例如，VDD)。在對行信號線預充電且啟動字線之後，產生了位元線b1及位元線棒b1b之間的電壓差。此電壓差用以決定將1還是0儲存在記憶體單元中。
在一些裝置中，用以對行信號線預充電之電源為可再充電之電源，例如，電池。當一次對所有行信號線預充電時，對行信號線預充電的一些電池電量被多餘地使用，因為在存取記憶體單元時，只有選擇已預充電之行信號線的子集。用以對未選定之行信號線預充電的電量被浪費了。
在一個態樣中，一種電子裝置包括記憶體裝置及處理裝置。記憶體裝置包括第一記憶體單元，其可操作地連接至一或更多個第一行信號線；第二記憶體單元，其可操作地連接至一或更多個第二行信號線；以及預充電電路系 統，其可操作地連接至第一及第二行信號線。處理裝置可操作地連接至預充電電路系統。儲存裝置可操作地連接至處理裝置且儲存指令，當由處理裝置執行時，此些指令使預充電電路系統在將存取第一記憶體單元時，將一或更多個第一行信號線預充電至第一電壓位準，且在將存取第一記憶體單元時，將一或更多個第二行信號線預充電至較低之第二電壓位準。
在另一態樣中，一種對可操作地連接至記憶體陣列中之記憶體單元之行信號線預充電的方法包括基於與記憶體單元相關聯的接收到之行位址，決定可操作地連接至此記憶體單元之一或更多個選定的行信號線。將一或更多個選定的行信號線預充電至第一電壓位準，且將一或更多個未選定的行信號線預充電至低於第一電壓位準之第二電壓位準。
在又一態樣中，一種記憶體裝置包括第一記憶體單元，其可操作地連接至一或更多個第一行信號線；及第二記憶體單元，其可操作地連接至一或更多個第二行信號線。第一預充電電路可操作地連接至一或更多個第一行信號線，且第二預充電電路可操作地連接至一或更多個第二行信號線。第一切換電路可操作地連接在第一預充電電路與提供第一電壓位準之第一信號線之間，且第二切換電路可操作地連接在第二預充電電路與提供第一電壓位準之第一信號線之間。第三切換電路可操作地連接在第一預充電電路與提供第二電壓位準之第二信號線之間，且第四切換電路可操作地 連接在第二預充電電路與提供第二電壓位準之第二信號線之間。
100:靜態隨機存取記憶體(SRAM)裝置
102:記憶體單元
104:記憶體陣列
106A:列字線
106B:列字線
106R:列字線
108A:行位元線(b1)
108B:行位元線(b1)
108L:行位元線(b1)
110A:行位元線棒(b1b)
110B:行位元線棒(b1b)
110L:行位元線棒(b1b)
112A:列
112B:列
112R:列
114:列位址電路系統
116:信號線
118A:行選擇電路
118S:行選擇電路
120:行位址電路系統
122:信號線
124A:信號線
124N:信號線
126:預充電電路系統
128A:行
128B:行
128L:行
130:處理裝置
132:儲存裝置
134:時序電路系統
200:方塊
202:方塊
204:方塊
206:方塊
208:方塊
300:第一預充電電路系統
302:第一切換電路系統
304:第二切換電路系統
306:預充電電路系統
308:記憶體陣列
310:p型電晶體
312:p型電晶體
314:p型電晶體
316:p型電晶體
318:p型電晶體
320:p型電晶體
322:p型電晶體
324:p型電晶體
326:預充電電路
328:預充電電路
330:預充電電路
332:預充電電路
334:第一p型電晶體
336:第二p型電晶體
338:信號線
340:信號線
400:時序圖
500:第二預充電電路系統
502:第一切換電路系統
504:信號線
506:n型電晶體
508:n型電晶體
510:n型電晶體
512:n型電晶體
600:方塊
602:方塊
700:第三預充電電路系統
702:p型電晶體
704:電容器
706:信號線
708:電壓位準偵測器電路
802:橢圓形
900:第四預充電電路系統
902:n型電晶體
1000:系統
1002:電子裝置
1004:處理裝置
1006:系統記憶體裝置
1008:作業系統(OS)
1010:軟體程式(AAPS)
1012:記憶體操作
1014:資料儲存裝置
1016:輸入裝置
1018:輸出裝置
1020:通訊裝置
1022:電源
1024:虛線
1026:伺服器計算設備
1028:網路
1030:儲存裝置
當結合隨附諸圖閱讀時，自以下詳細描述最佳地理解本揭示案之態樣。應注意，根據行業上之標準實務，各種特徵未按比例繪製。事實上，為了論述清楚，可任意地增大或減小各種特徵之尺寸。
[圖1]繪示根據一些實施例之記憶體裝置之一部分的方塊圖。
[圖2]為根據一些實施例之自記憶體單元讀取資料之第一方法的流程圖。
[圖3]描繪根據一些實施例之實例第一預充電電路系統的示意圖。
[圖4]繪示圖3中所示之第一預充電電路系統的實例時序圖。
[圖5]描繪根據一些實施例之實例第二預充電電路系統的示意圖。
[圖6]為根據一些實施例之自記憶體單元讀取資料之第二方法的流程圖。
[圖7]描繪根據一些實施例之實例第三預充電電路系統的示意圖。
[圖8]繪示圖7中所示之第三預充電電路系統的實例時序圖。
[圖9]繪示根據一些實施例之實例第四預充電電路系統的示意圖。
[圖10]描繪根據一些實施例的可包括根據一些實施例之一或更多個記憶體裝置的例示系統。
以下的揭露提供了許多不同的實施例或例子，以實施所提供標的的不同特徵。以下描述之構件與安排的特定例子，以簡化本揭露。當然，這些僅僅是例子而不是用以限制本揭露。例如，在說明中，第一特徵形成在第二特徵之上方或之上，這可能包含第一特徵與第二特徵以直接接觸的方式形成的實施例，這也可以包含額外特徵可能形成在第一特徵與第二特徵之間的實施例，這使得第一特徵與第二特徵可能沒有直接接觸。此外，本揭露可能會在各種例子中重複參考數字及/或文字。此重複是為了簡明與清晰的目的，但本身並非用以指定所討論的各種實施例及/或架構之間的關係。
另再者，在此可能會使用空間相對用語，例如「底下(beneath)」、「下方(below)」、「較低(lower)」、「上方(above)」、「較高(upper)」等等，以方便說明如圖式所繪示之一元件或一特徵與另一(另一些)元件或特徵之關係。這些空間上相對的用語除了涵蓋在圖式中所繪示的方向，也欲涵蓋裝置在使用或操作中不同的方向。設備可能 以不同方式定位(例如旋轉90度或在其他方位上)，而在此所使用的空間上相對的描述同樣也可以有相對應的解釋。
本文中所揭示之實施例提供各種技術來將可操作地連接至記憶體單元之行信號線選擇性地預充電至第一電壓位準或不同的第二電壓位準。第二電壓位準低於第一電壓位準且大於零(例如，接地位準)。將與待存取(例如，待讀取)之一或更多個記憶體單元相關聯的行信號線預充電至第一電壓位準。在一個實施例中，第一電壓位準為VDD。將不與待存取之一或更多個記憶體單元相關聯的行信號線預充電至第二電壓位準。在一些實施例中，第二電壓位準為低於第一電壓位準並維持記憶體單元之穩定性的電壓。
當僅將選定的行信號線預充電至第一電壓位準而將未選定的行信號線預充電至低於第一電壓位準之電壓位準時，記憶體裝置可消耗較少功率或電量。舉例而言，記憶體裝置可消耗較少的儲存於電池上之電量，繼而可延長電池再充電之間的時間量。
圖1係繪示根據一些實施例之記憶體裝置之一部分的方塊圖。在圖示的實施例中，此記憶體裝置為靜態隨機存取記憶體(SRAM)裝置100。其他實施例並不限於SRAM裝置。記憶體裝置可為對信號線預充電並僅選擇已預充電之信號線之子集來執行操作(例如，存取一記憶體單元或多個記憶體單元)的任何記憶體。另外，圖1係以結合存取記憶體陣列中之一個記憶體單元來描述。在其他實施例中，可一次存取多個記憶體單元。
SRAM裝置100包括記憶體單元102，此些記憶體單元102呈列及行佈置，以形成記憶體陣列104。記憶體陣列104可包括任一適當數量的列及行。舉例而言，記憶體陣列可具有列數R(其中R為大於或等於一之整數)及行數L(其中L為大於或等於二之數字)。
在所圖示實施例中，在列112A,112B,...,112R中之每一記憶體單元102皆可操作地連接至列字線106A,106B,...,106R(共同地稱作字線106)。在行128A,128B,...,128L中之每一記憶體單元102皆可操作地連接至行位元線(bit line；b1)108A,108B,...,108L，及可操作地連接至行位元線棒(bit line bar；b1b)110A,110B,...,110L(共同地稱作b1線108及b1b線110)。如稍後將更詳細地描述，當要存取(例如，讀取)特定記憶體單元102時，將可操作地連接至此記憶體單元(「選定的記憶體單元」)之b1線108及b1b線110預充電至第一電壓(例如，VDD)，且將可操作地連接至其他記憶體單元(「未選定的記憶體單元」)之b1線108及b1b線110預充電至低於第一電壓之第二電壓。一旦所有b1線108及b1b線110皆已預充電，則啟動可操作地連接至選定的記憶體單元之字線106，並存取此記憶體單元(例如，讀取儲存在記憶體單元中之值)。
記憶體單元102之每一列112A,112B,...,112R經由字線106A,106B,...,106R可操作地連接至列位址電路系統114。列位址電路系統114接收信號線116上之列位 址，並啟動對應於此列位址之字線。儘管圖1中僅示出一個列位址電路，但其他實施例可包括多個列位址電路，其中每一列位址電路可操作地連接至字線之子集。因此，列位址電路系統114表示一或更多個列位址電路。
將行信號線(b1線108及b1b線110)分組成行信號線之子集，且行信號線之子集可操作地連接至行選擇電路118A,...,118S，其中S為大於一的數字(共同地稱作行選擇電路118)。行選擇電路118之一個實例為多工器。每一行選擇電路118可操作地連接至行位址電路系統120。行位址電路系統120接收信號線122上之行位址，且在信號線124A,...,124N(共同地稱作信號線124)上產生相應行選擇電路118之選擇信號。儘管圖1中僅示出一個行位址電路系統120，但其他實施例可包括多個行位址電路。
記憶體陣列104中之行信號線(b1線108及b1b線110)可操作地連接至預充電電路系統126。如以下將論述，預充電電路系統126包括一或更多個預充電電路。在一個實施例中，記憶體陣列104中之每一行128A,128B,...,128L可操作地連接至預充電電路。預充電電路系統126將b1線108及b1b線110充電至特定電壓位準。舉例而言，對於讀取操作而言，預充電電路系統126將選定的行信號線(選定的b1線108及b1b線110)充電至第一電壓位準，且將未選定的b1線108及b1b線110充電至較低之第二電壓位準。結合圖2至圖9來更詳細地描述用於對行信號線預充電之例示技術。
一或更多個處理裝置(由處理裝置130表示)可操作地連接至列位址電路系統114、行位址電路系統120及預充電電路系統126。處理裝置130可為任何適當類型的處理裝置。在未受限的例子中，處理裝置130可為中央處理單元、微處理器、現場可程式化閘極陣列、特殊應用積體電路、圖形處理單元，或其組合。
處理裝置130可用以控制列位址電路系統114、行位址電路系統120及預充電電路系統126之操作中的一些或全部。在一些情況下，處理裝置130使預充電電路系統126將選定的行信號線(b1線108及b1b線110)預充電至第一電壓位準，且將未選定的行信號線預充電至不同之第二電壓位準。在一些實施例中，處理裝置130可操作地連接至其他元件，這些其他元件係位於或可操作地連接於諸如讀取與寫入電路系統(未示出)及/或時脈電路(未示出)的記憶體裝置。
處理裝置130可操作地連接至一或更多個儲存裝置(由儲存裝置132表示)。儲存裝置132可儲存用於記憶體裝置之一些或全部操作的程式、常用程式及/或資料。舉例而言，儲存裝置132可儲存由列位址電路系統114、行位址電路系統120及預充電電路系統126所使用之控制信號，或與控制信號相關聯之資料。儲存裝置132可包括但不限於揮發性儲存器(例如，隨機存取記憶體)、非揮發性儲存器(例如，唯讀記憶體)、快閃記憶體，或此些記憶體之任何組合。
在一些實施例中，可選的時序電路系統134可操作地連接至處理裝置130。時序電路系統134可用以限制預充電電路對未選定的行信號線(b1及b1b線)預充電之時間量。以此方式，可將未選定的行信號線預充電至低於第一電壓位準(例如，VDD)之第二電壓位準。在一些實施例中，可由處理裝置130來執行可選的時序電路系統134之操作。
舉例而言，當預充電開始時，時序電路系統134可用以決定未選定的行信號線之預充電時間週期的結束。處理裝置130可自時序電路系統134接收指示預充電時間週期之結束的信號，並且回應地使控制信號被提供給預充電電路系統126，而使得未選定的行信號線之預充電結束。在一些情況下，未選定的行信號線之預充電時間週期可為選定的行信號線之預充電時間的一小部分(例如，選定的行信號線之預充電時間的一半或四分之三)。
圖2為根據一些實施例之從記憶體單元讀取資料之第一方法的流程圖。結合讀取單個記憶體單元中之資料來描述圖2。在其他實施例中，此過程可用以讀取儲存在多個記憶體單元中之資料。
開始時，如方塊200中所示，接收與待讀取之記憶體單元相關聯的行位址。基於此行位址，決定對應於行位址之b1及b1b線(「選定的行信號線」或「選定的b1及b1b線」)。可操作地連接至選定的b1及b1b線之(若干)預充 電電路將選定的b1及b1b線預充電至第一電壓(方塊202)。舉例而言，可將選定的b1及b1b線預充電至VDD。
在例示的實施例中，處理裝置(例如，圖1中之處理裝置130)可基於行位址決定將使用哪一預充電電路來對選定的b1及b1b線預充電。行位址電路系統(例如，圖1中之行位址電路系統120)可傳輸在信號線122上接收之行位址及/或在信號線124上輸出之選擇信號至處理裝置。處理裝置可接著使一或更多個控制信號被提供給預充電電路，以使得預充電電路能夠將選定的b1及b1b線充電至第一電壓。
接下來，如在方塊204中所示，可操作地連接至未選定的b1及b1b線之預充電電路係將未選定的b1及b1b線預充電至低於第一電壓之第二電壓。再一次地，在非限制性實施例中，處理裝置可基於行位址決定哪些b1及b1b線未被選定以及預充電電路可操作地連接至此些未選定的b1及b1b線。處理裝置可接著使控制信號被提供給此些預充電電路，以使得預充電電路能夠將未選定的b1及b1b線充電至第二電壓。
在所有b1及b1b線已預充電至各自的電壓(例如，第一或第二電壓)之後，啟動與待讀取之記憶體單元相關聯的字線(方塊206)。接著，在方塊208，自記憶體單元讀取儲存於記憶體單元中之資料，並將此資料自記憶體陣列輸出至相應的輸出電路系統。
在此揭示用於對選定的及未選定的行信號線(b1及b1b線)預充電的若干實施例。圖3描繪根據一些實施例之例示的第一預充電電路系統的示意圖。在一實施例中，將第一預充電電路系統300實施在圖1中所示之預充電電路系統126中。
在所圖示之實施例中，預充電電路系統300包括可操作地連接至預充電電路系統306之第一切換電路系統302及第二切換電路系統304。預充電電路系統306中之預充電電路可操作地連接至記憶體陣列308(例如，圖1中之記憶體陣列104)中之行信號線(b1[0]至b1[3]線及b1b[0]至b1b[3]線)。圖3描繪四個行信號線，儘管其他實施例並不限於此實施。如先前所論述，記憶體陣列可包括任一數目個行信號線。
基於選定之行信號線的(若干)行位址，使用第一切換電路系統302及第二切換電路系統304中之電路將兩個電壓位準中之一者選擇性地施加至預充電電路。第一切換電路系統302及第二切換電路系統304中之切換電路可為任何適當類型的切換電路。在所圖示實施例中，第一切換電路系統302中之切換電路為p型電晶體310、312、314、316，且第二切換電路系統304中之切換電路為p型電晶體318、320、322、324。P型電晶體之一個實例為PMOS電晶體。
每一預充電電路326、328、330、332包括第一p型電晶體334及第二p型電晶體336，其中源極端可操作 地連接在一起，第一p型電晶體334之汲極端可操作地連接至b1[n]線，且第二p型電晶體336之汲極端可操作地連接至b1b[n]線，其中n為在零與三之間的數字。
第一切換電路系統302中之每一p型電晶體310、312、314、316可操作地連接至預充電電路326、328、330、332中之特定一者。類似地，第二切換電路系統304中之每一p型電晶體318、320、322、324可操作地連接至預充電電路326、328、330、332中之特定一者。舉例而言，第一切換電路系統302中之p型電晶體310的汲極端以及第二切換電路系統304中之p型電晶體318的汲極端可操作地連接至預充電電路326中之p型電晶體334、336的源極端。
第一切換電路系統302中之p型電晶體310、312、314、316的每一閘極端可操作地連接至第一切換控制信號1b1chg[0]、1b1chg[1]、1b1chg[2]、1b1chg[3]。第一切換控制信號1b1chg[0]、1b1chg[1]、1b1chg[2]、1b1chg[3]用以控制p型電晶體310、312、314、316之狀態(例如，開啟或關閉)。第二切換電路系統304中之p型電晶體318、320、322、324的每一閘極端可操作地連接至第二切換控制信號b1chg[0]、b1chg[1]、b1chg[2]、b1chg[3]。第二切換控制信號b1chg[0]、b1chg[1]、b1chg[2]、b1chg[3]用以控制p型電晶體318、320、322、324之狀態(例如，開啟或關閉)。預充電電路326、328、330、332中之p型電晶體334、336的閘極可操作地連接至 預充電控制信號b1ch。預充電控制信號b1ch用以控制預充電電路之狀態(例如，開啟或關閉)。
在圖3中，信號線340上之第一電壓位準為高電壓位準(HVL)，諸如，VDD，且，信號線338上之第二電壓位準(LVL)為低於HVL之電壓位準。第一及第二切換控制信號1b1chg[0]、1b1chg[1]、1b1chg[2]、1b1chg[3]、b1chg[0]、b1chg[1]、b1chg[2]、b1chg[3]及預充電控制信號b1ch用以控制將行信號線(b1及b1b線)預充電至HVL及LVL。在圖4中示出用於將b1[0]及b1b[0]線預充電至HVL且將b1[1]、b1b[1]、b1[2]、b1b[2]、b1[3]、b1b[3]預充電至LVL的實例時序圖。
圖4繪示圖3中所示之第一預充電電路系統的例示時序圖。特定而言，時序圖400描繪在第一切換控制信號1b1chg[0]、1b1chg[1]、1b1chg[2]、1b1chg[3]、第二切換控制信號b1chg[0]、b1chg[1]、b1chg[2]、b1chg[3]、預充電控制信號b1ch上之電壓位準，以及在行信號線b1[0]、b1b[0]、b1[1]、b1b[1]、b1[2]、b1b[2]、b1[3]及b1b[3]上之電壓位準。時序圖400用以提供例示性的實施例，其中將b1[0]及b1b[0]線預充電至高電壓位準，且將b1[1]、b1b[1]、b1[2]、b1b[2]、b1[3]及b1b[3]線預充電至較低電壓位準位準。在其他實施例中，用以對b1[0]及b1b[0]線預充電之電壓位準亦可用在類似進程中，以便對b1[1]、b1b[1]、b1[2]、b1b[2]、b1[3]及b1b[3]線預充電。
在時間t0處，第一切換控制信號1b1chg[0]、1b1chg[1]、1b1chg[2]、1b1chg[3]、第二切換控制信號b1chg[0]、b1chg[1]、b1chg[2]、b1chg[3]及預充電控制信號b1ch上之信號位準皆處於高電壓位準(H)。此高電壓位準將第一切換電路系統302及第二切換電路系統304中的以及預充電電路326、328、330、332中之p型電晶體310、312、314、316、318、320、322、324、334、336置於OFF狀態。行信號線b1[0]、b1b[0]、b1[1]、b1b[1]、b1[2]、b1b[2]、b1[3]及b1b[3]上之電壓位準處於第一低電壓位準(例如，接地位準)。
在時間t1，第一切換控制信號1b1chg[1]、1b1chg[2]、1b1chg[3]之信號位準轉變為低電壓位準(L)，同時1b1chg[0]上之信號位準保持為H。另外，第二切換控制信號b1chg[1]、b1chg[2]、b1chg[3]上之信號位準保持為H，且切換控制信號b1chg[0]及預充電控制信號b1ch上之信號位準轉變為L。第二切換控制信號b1chg[0]上之低電壓位準開啟第二切換電路系統304中之p型電晶體318，且預充電控制信號b1ch上之低電壓位準開啟預充電電路326、328、330、332中之電晶體334、336。因此，b1[0]及b1b[0]線可操作地連接至信號線340上之第一電壓位準HVL以開始預充電至HVL，且b1[1]、b1b[1]、b1[2]、b1b[2]、b1[3]及b1b[3]線可操作地連接至信號線338上之第二電壓位準LVL以開始預充電至LVL(低於HVL且在時間t0處大於第一低電壓之第二電壓)。
在時間t1至t2期間，b1[0]、b1b[0]、b1[1]、b1b[1]、b1[2]、b1b[2]、b1[3]及b1b[3]線預充電至個字的電壓位準。當預充電時，b1[0]及b1b[0]上之電壓位準大體上對應於信號線340上之HVL，且b1[1]、b1b[1]、b1[2]、b1b[2]、b1[3]及b1b[3]線上之電壓位準大體上對應於信號線338上之LVL。
在時間t2，第一切換控制信號1b1chg[1]、1b1chg[2]、1b1chg[3]上之信號位準轉變為H，同時第一控制信號1b1chg[0]上之信號位準保持為H。另外，第二切換控制信號b1chg[1]、b1chg[2]、b1chg[3]上之信號位準保持為H，且第二控制信號b1chg[0]及預充電控制信號b1ch上之信號位準轉變為H。第二切換控制信號b1chg[0]上之高信號位準關閉第二切換電路系統304中之p型電晶體318，且預充電控制信號b1ch上之高信號位準關閉預充電電路326、328、330、332中之p型電晶體334、336。因此，b1[0]及b1b[0]線不再連接至信號線340上之HVL，且b1[1]、b1b[1]、b1[2]、b1b[2]、b1[3]及b1b[3]線不再連接至信號線338上之LVL。在時間t2，b1[0]及b1b[0]上之電壓位準大體上預充電至信號線340上之HVL，且b1[1]、b1b[1]、b1[2]、b1b[2]、b1[3]及b1b[3]線上之電壓位準大體上預充電至信號線338上之LVL。
圖3及圖4中所示之實施例減小了記憶體陣列所使用之有效功率(active power)的量。此至少部分地歸因於預充電至HVL之位元線數目減少。舉例而言，在圖3之代 表性實施例中，僅八個位元線b1[n]、b1b[n]的小部分預充電至HVL，而剩餘位元線b1[n]、b1b[n]預充電至LVL。因此，在預充電操作期間使用較少功率。短語「有效功率」指代儲存在電池上並用以為電子裝置中之電子部件供電的電量。記憶體陣列所消耗之有效功率量的減少增加了在電池需要再充電之前電池電量持續的時間量。
圖5描繪根據一些實施例之例示第二預充電電路系統的示意圖。在一個實施例中，將第二預充電電路系統500實施在圖1中所示之預充電電路系統126中。第二預充電電路系統500類似於圖3中之第一預充電電路系統300，不同之處在於第一切換電路系統502以及信號線504上之電壓位準。在所圖示之實施例中，第一切換電路系統502中之切換電路為n型電晶體506、508、510、512，且信號線504上之電壓位準是與信號線340上之高電壓位準(例如，VDD)相同的高電壓位準。
n型電晶體506、508、510、512用以將未選定的行信號線(b1及b1b線)連接至信號線504。當第一切換控制信號1b1chg[0]、1b1chg[1]、1b1chg[2]、1b1chg[3]以及預充電控制信號b1ch上之信號位準分別開啟n型電晶體506、508、510、512以及預充電電路326、328、330、332時，未選定的行信號線將預充電至與n型電晶體506、508、510、512相關聯之Vt壓降(低於HVL之電壓位準)。
第二預充電電路系統500之一個優勢在於，消除了可操作地連接至外部低電壓電源(例如，為了低電壓位 準)之信號線。然而，在其他實施例中，信號線504上之電壓位準可為低電壓位準(LVL)。此LVL可自HVL(例如，參見圖9中之電晶體902)導出，或可藉由將信號線504連接至低電壓電源而獲得此LVL。
圖6為根據一些實施例之自記憶體單元讀取資料之第二方法的流程圖。圖6中所示之過程類似於圖2中所描繪之方法，不同之處在於方塊600及602。類似於圖2，結合讀取單個記憶體單元中之資料來描述圖6。在其他實施例中，此過程可用以讀取儲存在多個記憶體單元中之資料。
開始時，如方塊200中所示，接收與待讀取之記憶體單元相關聯的行位址。基於行位址，決定對應於此些行位址之b1及b1b線，且可操作地連接至選定之b1及b1b線的預充電電路將選定之b1及b1b線預充電至第一電壓(方塊202)。舉例而言，可將選定的b1及b1b線預充電至VDD。
在方塊600，決定關於低電壓(LVL)信號線上之第二電壓位準是否低於閾值電壓。在一實施例中，閾值電壓在HVL與低於HVL之電壓位準之間而同時維持記憶體單元之穩定性。當LVL信號線上之電壓位準低於閾值電壓時，流程在方塊602繼續，此處將LVL信號線上之電壓位準增大至大於閾值電壓之電壓位準。可使用任何適當技術來增大電壓位準。結合圖7至圖9更詳細地描述增大電壓位準之實例實施例。
在方塊600，當LVL信號線上之電壓位準大於閾值電壓時，或當LVL信號線上之電壓位準增大至高於閾值 電壓時(方塊602)，此方法前進至方塊204，其中可操作地連接至未選定之b1及b1b線的預充電電路將未選定的b1及b1b線預充電至第二電壓位準。
在所有b1及b1b線已預充電至相應電壓位準之後，啟動與待讀取之記憶體單元相關聯的字線(方塊206)。接著在方塊208處自記憶體單元讀取儲存於記憶體單元中之資料，並將此資料自記憶體陣列輸出至相應輸出電路系統。
儘管圖2及圖6中所示之方塊係以特定次序示出，但在其他實施例中，可以不同方式佈置方塊之次序，或可添加新的方塊。舉例而言，可在方塊204之後執行方塊202。
圖7繪示根據一些實施例之例示第三預充電電路系統的示意圖。在一實施例中，將第三預充電電路系統700實施在圖1中所示之預充電電路系統126中。代替在預充電電路系統中具有連接至在預充電電路系統外部之電源的低電壓信號線，電量可儲存在電量儲存裝置中，此電量儲存裝置連接至信號線338且用以對行信號線(b1及b1b線)預充電。
在圖7中，預充電電路系統700類似於圖3中所圖示之預充電電路系統300，不同之處在於低電壓(LV)切換電路及電量儲存裝置，此兩者可操作地連接至信號線338。可使用任何適當的LV切換電路及電量儲存裝置。在所圖示 之實施例中，LV切換電路為p型電晶體702(例如，PMOS電晶體)，且電量儲存裝置為電容器704。
p型電晶體702之汲極端可操作地連接至信號線338，且p型電晶體702之閘極可操作地連接至信號線706。信號線706用以將信號施加至p型電晶體702以便將p型電晶體702開啟及關閉。當開啟時，p型電晶體702將信號線338充電至低於信號線340上之HVL且高於閾值電壓的電壓位準。當對信號線338充電時，電容器704儲存將用以使未選定的行信號線(b1及b1b信號線)預充電至第二電壓位準LVL的電量或電壓。一旦給信號線338充電至第二電壓位準(LVL)，則p型電晶體702關閉。儲存於電容器704中之電壓可在所有未選定的行信號線之間共享。舉例而言，當b1[0]、b1b[0]、b1[1]、b1b[1]、b1[2]及b1b[2]將預充電至第二電壓位準LVL時，電晶體310、312、314開啟並共享儲存於電容器704上之電壓。
電壓位準偵測器電路708可操作地連接至信號線338。電壓位準偵測器電路708亦可操作地連接至處理裝置(例如，圖1中之處理裝置130)。在一個實施例中，將電壓位準偵測器電路708安置在預充電電路系統(例如，圖1中之預充電電路系統126)內，但其他實施例並不限於此配置。當給行信號線(b1及b1b線)預充電時，電壓位準偵測器電路708藉由連續地、週期性地或在選定時間量測信號線338上之電壓位準來監視信號線338上之電壓位準。處理裝置(例如，圖1中之處理裝置130)自電壓位準偵測器電 路708接收電壓量測。當電壓位準低於閾值電壓時，處理裝置(例如，圖1中之處理裝置130)導致將信號(pchg)施加至信號線706以便開啟p型電晶體702，且增大信號線338上之電壓位準並儲存在電容器704中。
圖8繪示圖7中所示之第三預充電電路系統的實例時序圖。在時間t0處，信號線338上之電壓位準完全充電至LVL位準，且p型電晶體702及p型電晶體310、312、314、316、318、320、322、324皆關閉(例如，第一及第二切換控制信號b1chg[0]、1b1chg[0]、b1chg[1]、1b1chg[1]、b1chg[2]、1b1chg[2]、b1chg[3]、1b1chg[3]以及信號pchg皆為高的)。另外，行信號線b1[0]、b1b[0]、b1[1]、b1b[1]、b1[2]、b1b[2]、b1[3]、b1b[3]上之電壓位準處於第一低電壓位準(例如，接地位準)。
在時間t1，第二切換控制信號b1chg[0]及第一切換控制信號1b1chg[1]、1b1chg[2]、1b1chg[3]上之信號位準皆轉變為低以便開啟p型電晶體312、314、316、318。預充電控制信號b1ch亦轉變為低以便開啟預充電電路326、328、330、332，此導致行信號線b1[0]、b1b[0]、b1[1]、b1b[1]、b1[2]、b1b[2]、b1[3]、b1b[3]開始預充電。因為電晶體318開啟，所以預充電電路326將行信號線b1[0]、b1b[0]預充電至信號線340上之第一電壓位準HVL。另外，因為電晶體312、314、316開啟，所以預充電電路328、330、332將行信號線b1[1]、b1b[1]、b1[2]、 b1b[2]、b1[3]、b1b[3]預充電至信號線338上之第二電壓位準LVL。
當行信號線b1[1]、b1b[1]、b1[2]、b1b[2]、b1[3],b1b[3]預充電時，信號線338上(且由電容器704儲存)之電壓位準用以對行信號線b1[1]、b1b[1]、b1[2]、b1b[2]、b1[3]、b1b[3]預充電。在預充電操作期間，信號線338上之電壓位準降低，如在800處所示。在時間t2處，行信號線b1[0]、b1b[0]大體上預充電至第一電壓位準HVL，且行信號線b1[1]、b1b[1]、b1[2]、b1b[2]、b1[3]、b1b[3]大體上預充電至第二電壓位準LVL。因此，第二切換控制信號b1chg[0]及第一切換控制信號1b1chg[1]、1b1chg[2]、1b1chg[3]上之信號位準皆轉變回高以便關閉p型電晶體312、314、316、318。預充電控制信號b1ch亦轉變為高以便關閉預充電電路326、328、330、332。
一段時間後(由橢圓點802指示)，在時間t3，再次對行信號線預充電，其中b1[0]及b1b[0]預充電至信號線340上之第一電壓位準HVL，且b1[1]、b1b[1]、b1[2]、b1b[2]、b1[3]、b1b[3]預充電至信號線338上之第二電壓位準LVL。第二切換控制信號b1chg[0]及第一切換控制信號1b1chg[1]、1b1chg[2]、1b1chg[3]上之信號位準皆轉變為低以便開啟電晶體312、314、316、318。預充電控制信號b1ch亦轉變為低以便開啟預充電電路326、328、330、332，此導致行信號線b1[0]、b1b[0]、b1[1]、b1b[1]、b1[2]、b1b[2]、b1[3]、b1b[3]開始預充電。由於先前預充電操作， 或在時間t3之前執行的一或更多個額外預充電操作，信號線338上之電壓位準已降低為在804處低於閾值(如由圖7中之電壓位準偵測器電路708所量測)。另外，信號pchg轉變為低以便開啟p型電晶體702且對信號線338上(且儲存在電容器704中)之電壓位準再充電。
在時間t4，行信號線b1[0]、b1b[0]大體上預充電至第一電壓位準HVL，且行信號線b1[1]、b1b[1]、b1[2]、b1b[2]、b1[3]、b1b[3]大體上預充電至第二電壓位準LVL。另外，第二切換控制信號b1chg[0]及第一切換控制信號1b1chg[1]、1b1chg[2]、1b1chg[3]上之信號位準皆轉變為高以便關閉電晶體312、314、316、318。預充電控制信號b1ch亦轉變為高以便關閉預充電電路326、328、330、332。另外，信號線338上(且由電容器704儲存)之電壓位準大致上充電至第二電壓位準LVL，使得信號線706上之pchg信號轉變為高以便關閉p型電晶體702。
圖7及圖8中所示之實施例使得能夠「再使用」位元線b1[n]、b1b[n]上之未使用電量，因為未使用電量被儲存在電量儲存裝置(例如，電容器704)中並在預充電操作期間施加至信號線338。以此方式，當對未選定的位元線預充電時，使用較少有效功率。
圖9繪示根據一些實施例之實例第四預充電電路系統的示意圖。第四預充電電路系統900類似於圖3中所圖示之預充電電路系統300，不同之處在於可操作地連接至信號線338之電壓位準偵測器電路。可使用任何適當的電壓 位準偵測器電路。在所圖示之實施例中，電壓位準偵測器電路為n型電晶體902，其中汲極及閘極可操作地連接至信號線338，且源極可操作地連接至信號線340。
n型電晶體902用以偵測信號線338上之電壓位準何時降至低於閾值電壓。在所圖示實施例中，閾值電壓為與n型電晶體902相關聯之二極體壓降或Vt壓降。當電壓位準降至低於閾值電壓時，電量或電壓將自信號線340傳送至信號線338，直至電壓等於或大於閾值電壓為止。一旦信號線338上之電壓等於或大於閾值電壓，則此傳送停止。以此方式，減少了在預充電操作期間所消耗之有效功率的量，因為HVL 340上之電量被提供至LVL 338。
在一些實施例中，除了n型電晶體902以外，LV切換電路(參見圖7中之702)亦可操作地連接至信號線338。LV切換電路可輔助對信號線338充電。舉例而言，若電壓位準偵測器電路之操作隨著時間而劣化，LV切換電路則可用以替代或附加至電壓位準偵測器電路。
圖10描繪根據一些實施例之可包括一或更多個記憶體裝置的實例系統。系統1000包括電子裝置1002。在基本配置中，電子裝置1002可包括至少一個處理裝置1004及系統記憶體裝置1006。系統記憶體裝置1006可包括諸多資料檔案以及程式模組之可執行指令，諸如，與以下各者相關聯之可執行指令：作業系統(OS)1008；一或更多個軟體程式(AAPS)1010，其適合於解析接收到之輸入，決定接收到之輸入的標的，決定與此輸入相關聯之動作，等等； 以及記憶體操作1012，其用於執行本文所揭示之記憶體操作中的一些或全部。當藉由(若干)處理裝置1004執行時，可執行指令可執行進程及/或使進程得以執行，此些進程包括但不限於如本文所述之態樣。
舉例而言，OS 1008可適合於控制電子裝置1002之操作。另外，可結合圖形庫、其他作業系統或任何其他應用程式來實踐實施例，且並不限於任何特定的應用程式或系統。
電子裝置1002可具有額外特徵或功能。舉例而言，電子裝置1002亦可包括額外的可移除及/或非可移除之資料儲存裝置1014，諸如，磁碟、光碟、磁帶及/或記憶卡或棒。可將系統記憶體裝置1006及/或資料儲存裝置1014以記憶體裝置來實施，此記憶體裝置對信號線預充電且選擇經預充電之信號線的子集來執行操作(例如，存取(若干)記憶體單元)。舉例而言，系統記憶體裝置1006及/或資料儲存裝置1014可為SRAM裝置。
電子裝置1002亦可具有一或更多個輸入裝置1016及一或更多個輸出裝置1018。(若干)實例輸入裝置1016包括但不限於鍵盤、觸控板、滑鼠、筆、聲音或語音輸入裝置，及/或觸摸、力及/或滑動輸入裝置。(若干)輸出裝置1018可為一或更多個顯示器、一或更多個揚聲器、列印機、耳機、觸感或觸覺反饋設備，及其類似者。電子裝置1002可包括一或更多個通訊裝置1020，以允許與其他電子裝置通訊。實例通訊裝置1020包括但不限於射頻(RF)傳 輸器、接收器及/或收發器電路系統(例如，WiFi)、通用串行匯流排(USB)、並行及/或串行埠、蜂巢式裝置、近場通訊裝置，及短程無線裝置。
在一些實施例中，電子裝置1002進一步包括電源1022，此電源1022可實施為外部電源，諸如，AC電源供應器(adapter)。附加地或可選擇性地，電源1022可包括一或更多個電池，或可對電池供電或再充電之充電基座(docking cradle)。
系統記憶體1006及(若干)儲存裝置1014可包括但不限於揮發性儲存器(例如，隨機存取記憶體)、非揮發性儲存器(例如，唯讀記憶體)、快閃記憶體，或此些記憶體之任何組合。舉例而言，系統記憶體1006及(若干)儲存裝置1014可各自為RAM、ROM、電可抹除唯讀記憶體(EEPROM)、快閃記憶體或其他記憶體技術、CD-ROM、數位化通用光碟(DVD)或其他光學儲存器、磁帶盒、磁帶、磁碟儲存器或其他磁性儲存裝置，或可用以儲存資訊並可由電子裝置1002存取的任何其他製品。在一些情況下，任何此種記憶體或儲存裝置可為電子裝置1002之一部分或可操作地連接至電子裝置1002。
另外，可在包括分散之電子元件、含有邏輯閘極之封裝或整合式電子晶片、利用微處理器之電路中或在含有電子裝置或微處理器之單晶片上實踐實施例。舉例而言，可經由晶片上系統(system-on-a-chip,SOC)來實踐本揭示案之實施例，其中可將圖10中所圖示之部件中的每一者 或許多整合至單個積體電路上。此SOC設備可包括一或更多個處理裝置、圖形單元、通訊單元、系統虛擬化單元及各種應用功能，所有此些作為單個積體電路被整合(或「燒製」)至晶片基板上。
當經由SOC操作時，可經由專用邏輯來操作本文所述的關於記憶體操作之功能，此專用邏輯與單個積體電路(晶片)上之電子裝置1002的其他部件整合在一起。亦可使用能夠執行諸如AND、OR及NOT之邏輯運算的其他技術來實踐本揭示案之實施例，包括但不限於機械、光學、流體及量子技術。另外，實施例可在通用電腦內或在任何其他電路或系統中實踐。
在一些實施例中，電子裝置1002視情況經由至一或更多個網路(由網路1028表示)之有線/或無線連接來存取(由虛線1024所指示之可選連接及存取)一或更多個伺服器計算設備(由伺服器計算裝置1026表示)。伺服器計算裝置1026可與儲存在一或更多個儲存裝置(由儲存裝置1030表示)上並由伺服器計算裝置1026執行的各種程式或服務交互。
在一或更多個實施例中，網路1028說明任何類型的網路，例如，以太網路及/或分散式計算網路(例如，網際網路)。電子裝置1002可為個人或手持式計算設備或桌上型計算設備。舉例而言，電子裝置1002可為智慧電話、平板電腦、可穿戴設備、桌上型電腦、膝上型電腦及/或伺服器(單獨或組合)。電子裝置的表列是僅出於舉例的目的， 且不應視為限制性的。提供一或更多個模組化程式或服務及/或與一或更多個模組化程式或服務交互的任何電子裝置皆可使用。
儘管上述圖式描繪了某些元件、值及信號位準，但其他實施例並不限於此些元件、值及信號位準。舉例而言，圖3將第一及第二切換電路系統中之切換電路描繪為p型電晶體。其他實施例可使用(若干)不同類型的切換電路。在另一實例中，圖9將n型電晶體描繪為電壓位準偵測器電路。其他實施例可使用(若干)不同類型的電壓位準偵測器電路。
在一個態樣中，一種電子裝置包括記憶體裝置及處理裝置。記憶體裝置包括第一記憶體單元，其可操作地連接至一或更多個第一行信號線；第二記憶體單元，其可操作地連接至一或更多個第二行信號線；以及預充電電路系統，其可操作地連接至第一及第二行信號線。處理裝置可操作地連接至預充電電路系統。儲存裝置可操作地連接至處理裝置且儲存指令，當由處理裝置執行時，此些指令使預充電電路系統在將存取第一記憶體單元時，將一或更多個第一行信號線預充電至第一電壓位準，且在將存取第一記憶體單元時，將一或更多個第二行信號線預充電至較低之第二電壓位準。
在一些實施例中，第一行信號線及第二行信號線各自包括一位元線及一位元線棒。
在一些實施例中，預充電電路系統包括複數個預充電電路、第一切換電路系統以及第二切換電路系統。第一切換電路系統可操作地連接至預充電電路。第二切換電路系統可操作地連接至預充電電路。
在一些實施例中，預充電電路包括第一預充電電路及第二預充電電路。第一預充電電路可操作地連接至第一行信號線。第二預充電電路可操作地連接第二行信號線。第一切換電路系統包括第一切換電路及第二切換電路。第一切換電路可操作地連接在第一預充電電路與提供第一電壓位準之第一信號線之間。第二切換電路可操作地連接在第二預充電電路與提供第一電壓位準之第一信號線之間。第二切換電路系統包括第三切換電路及第四切換電路。第三切換電路可操作地連接在第一預充電電路與提供第二電壓位準之第二信號線之間。第四切換電路可操作地連接在第二預充電電路與提供第二電壓位準之第二信號線之間。
在一些實施例中，第一切換電路、第二切換電路、第三切換電路及第四切換電路各自包括一p型電晶體。
在一些實施例中，第一切換電路及第二切換電路各自包括一p型電晶體。第三切換電路及第四切換電路各自包括一n型電晶體。
在一些實施例中，前述之電子裝置進一步包括可操作地連接在第一信號線與第二信號線之間的電壓位準偵測器。
在一些實施例中，前述之電子裝置進一步包括電壓位準偵測器以及切換電路。電壓位準偵測器可操作地連接至第二信號線。切換電路可操作地連接至該第二信號線。
在一些實施例中，前述之電子裝置進一步包括可操作地連接至處理裝置之時序電路系統。
在另一態樣中，一種對可操作地連接至記憶體陣列中之記憶體單元之行信號線預充電的方法包括基於與記憶體單元相關聯的接收到之行位址，決定可操作地連接至此記憶體單元之一或更多個選定的行信號線。將一或更多個選定的行信號線預充電至第一電壓位準，且將一或更多個未選定的行信號線預充電至低於第一電壓位準之第二電壓位準。
在一些實施例中，前述之方法進一步包括：在對未選定的行信號線預充電之前，決定第二電壓位準之電壓位準是否低於閾值電壓；當此電壓位準低於閾值電壓時，將電壓位準增大至大於閾值電壓之電壓位準。
在一些實施例中，將未選定的行信號線預充電至第二電壓包括：對未選定的行信號線預充電歷時第一時間量，以將未選定的行信號線預充電至第二電壓，其中第一時間量小於用以對選定的行信號線預充電之第二時間量。
在一些實施例中，使用第一電壓位準來提供第二電壓位準。
在一些實施例中，將選定的行信號線預充電至第一電壓位準包括使用第一切換電路將選定的行信號線可 操作地連接至具有第一電壓位準之第一信號線。將未選定的行信號線預充電至第二電壓位準包括使用第二切換電路將未選定的行信號線可操作地連接至具有第二電壓位準之第二信號線。
在又一態樣中，一種記憶體裝置包括第一記憶體單元，其可操作地連接至一或更多個第一行信號線；及第二記憶體單元，其可操作地連接至一或更多個第二行信號線。第一預充電電路可操作地連接至一或更多個第一行信號線，且第二預充電電路可操作地連接至一或更多個第二行信號線。第一切換電路可操作地連接在第一預充電電路與提供第一電壓位準之第一信號線之間，且第二切換電路可操作地連接在第二預充電電路與提供第一電壓位準之第一信號線之間。第三切換電路可操作地連接在第一預充電電路與提供第二電壓位準之第二信號線之間，且第四切換電路可操作地連接在第二預充電電路與提供第二電壓位準之第二信號線之間。
在一些實施例中，第一切換電路、第二切換電路、第三切換電路及第四切換電路各自包括一p型電晶體。
在一些實施例中，第一切換電路及第二切換電路各自包括一p型電晶體。第三切換電路及第四切換電路各自包括n型電晶體。
在一些實施例中，前述之記憶體裝置進一步包括可操作地連接在第一信號線與第二信號線之間的電壓位準偵測器。
在一些實施例中，前述之記憶體裝置進一步包括電壓位準偵測器以及切換電路。電壓位準偵測器可操作地連接至第二信號線。切換電路可操作地連接至第二信號線。
在一些實施例中，記憶體裝置包括靜態隨機存取記憶體裝置。
以上概述了數個實施例的特徵，因此熟習此技藝者可以更了解本揭露的態樣。熟習此技藝者應了解到，其可輕易地把本揭露當作基礎來設計或修改其他的製程與結構，藉此實現和在此所介紹的這些實施例相同的目標及/或達到相同的優點。熟習此技藝者也應可明白，這些等效的建構並未脫離本揭露的精神與範圍，並且他們可以在不脫離本揭露精神與範圍的前提下做各種的改變、替換與變動。
100:靜態隨機存取記憶體(SRAM)裝置
102:記憶體單元
104:記憶體陣列
106A:列字線
106B:列字線
106R:列字線
108A:行位元線(b1)
108B:行位元線(b1)
108L:行位元線(b1)
110A:行位元線棒(b1b)
110B:行位元線棒(b1b)
110L:行位元線棒(b1b)
112A:列
112B:列
112R:列
114:列位址電路系統
116:信號線
118A:行選擇電路
118S:行選擇電路
120:行位址電路系統
122:信號線
124A:信號線
124N:信號線
126:預充電電路系統
128A:行
128B:行
128L:行
130:處理裝置
132:儲存裝置
134:時序電路系統

Claims (10)

  1. 一種電子裝置，包括：一記憶體裝置，包括：一第一記憶體單元，其可操作地連接至一或更多個第一行信號線；一第二記憶體單元，其可操作地連接至一或更多個第二行信號線；以及一預充電電路，其可操作地連接至該一或更多個第一及該一或更多個第二行信號線，其中該預充電電路可操作以：當將存取該第一記憶體單元時，將該一或更多個第一行信號線從一第一電壓位準預充電至一第二電壓位準；以及當將存取該第一記憶體單元時，將該一或更多個第二行信號線從該第一電壓位準預充電至一第三電壓位準，其中該第三電壓位準低於該第二電壓位準且高於該第一電壓位準；其中該些預充電電路包括：一第一預充電電路，可操作地連接至該一或更多個第一行信號線；一第二預充電電路，可操作地連接至該一或更多個第二行信號線；一第一切換電路，可操作地連接在該第一預充電電路與提供該第二電壓位準之一第一信號線之間； 一第二切換電路，可操作地連接在該第二預充電電路與提供該第二電壓位準之該第一信號線之間；一第三切換電路，可操作地連接在該第一預充電電路與提供該第三電壓位準之一第二信號線之間；一第四切換電路，可操作地連接在該第二預充電電路與提供該第三電壓位準之該第二信號線之間；以及一電壓位準偵測器，可操作地連接在該第一信號線與該第二信號線之間。
  2. 如請求項1所述之電子裝置，其中該一或更多個第一行信號線及該一或更多個第二行信號線各自包括一位元線及一位元線棒。
  3. 如請求項1所述之電子裝置，其中該電壓位準偵測器包括一第一電壓位準偵測器，其中該電子裝置進一步包括：一第二電壓位準偵測器，其可操作地連接至該第二信號線；以及一第五切換電路，其可操作地連接至該第二信號線。
  4. 如請求項1所述之電子裝置，其中該第一切換電路、該第二切換電路、該第三切換電路及該第四切換電路各自包括一p型電晶體。
  5. 請求項1所述之電子裝置，其中：該第一切換電路及該第二切換電路各自包括一p型電晶體；以及該第三切換電路及該第四切換電路各自包括一n型電晶體。
  6. 一種對可操作地連接至一記憶體陣列中之記憶體單元之行信號線預充電的方法，該方法包括：基於與將存取之一記憶體單元相關聯的一接收到之行位址，決定可操作地連接至該記憶體單元之一或更多個選定的行信號線；將該一或更多個選定的行信號線從一第一電壓位準預充電至一第二電壓位準；將一或更多個未選定的行信號線從該第一電壓位準預充電至低於該第二電壓位準且高於該第一電壓位準之一第三電壓位準；當該一或更多個未選定的行信號線預充電至該第三電壓位準時，判定提供該第三電壓位準之一信號線上的一電壓位準低於一閾值電壓；以及使該信號線上的該電壓位準再充電至大於該閾值電壓之一位準。
  7. 如請求項6所述之方法，其中使用該第二電壓位準來提供該第三電壓位準。
  8. 如請求項6所述之方法，其中將該一或更多個未選定的行信號線預充電至該第三電壓位準包括：對該一或更多個未選定的行信號線預充電歷時一第一時間量，以將該一或更多個未選定的行信號線預充電至該第三電壓位準，其中該第一時間量小於用以對該一或更多個選定的行信號線預充電之一第二時間量。
  9. 如請求項6所述之方法，其中：該信號線包含一第一信號線；將該一或更多個選定的行信號線預充電至該第二電壓位準包括使用一或更多個第一切換電路將該一或更多個選定的行信號線可操作地連接至提供該第二電壓位準之一第二信號線；以及將該一或更多個未選定的行信號線預充電至該第三電壓位準包括使用一或更多個第二切換電路將該一或更多個未選定的行信號線可操作地連接至提供該第三電壓位準之該第一信號線。
  10. 一種記憶體裝置，包括：一第一記憶體單元，其可操作地連接至一或更多個第一行信號線； 一第二記憶體單元，其可操作地連接至一或更多個第二行信號線；一第一預充電電路，其可操作地連接至該一或更多個第一行信號線；一第二預充電電路，其可操作地連接至該一或更多個第二行信號線；一第一切換電路，其可操作地連接在該第一預充電電路與提供一第一電壓位準之一第一信號線之間，其中該第一電壓位準高於一低電壓位準；一第二切換電路，其可操作地連接在該第二預充電電路與提供該第一電壓位準之該第一信號線之間；一第三切換電路，其可操作地連接在該第一預充電電路與提供一第二電壓位準之一第二信號線之間，其中該第二電壓位準高於該低電壓位準且低於該第一電壓位準；一第四切換電路，其可操作地連接在該第二預充電電路與提供該第二電壓位準之該第二信號線之間；以及一電壓位準偵測器，其可操作地連接在該第一信號線與該第二信號線之間。
TW108138723A 2018-10-31 2019-10-25 記憶體裝置、電子裝置以及對可操作地連接至一記憶體陣列中之記憶體單元之行信號線預充電的方法 TWI717881B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862753770P 2018-10-31 2018-10-31
US62/753,770 2018-10-31
US16/523,592 2019-07-26
US16/523,592 US10861513B2 (en) 2018-10-31 2019-07-26 Memory device with selective precharging

Publications (2)

Publication Number Publication Date
TW202027073A TW202027073A (zh) 2020-07-16
TWI717881B true TWI717881B (zh) 2021-02-01

Family

ID=70325461

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108138723A TWI717881B (zh) 2018-10-31 2019-10-25 記憶體裝置、電子裝置以及對可操作地連接至一記憶體陣列中之記憶體單元之行信號線預充電的方法

Country Status (5)

Country Link
US (4) US10861513B2 (zh)
KR (1) KR102272122B1 (zh)
CN (1) CN111128273B (zh)
DE (1) DE102019120360A1 (zh)
TW (1) TWI717881B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11017838B2 (en) 2016-08-04 2021-05-25 Samsung Electronics Co., Ltd. Nonvolatile memory devices
KR102620562B1 (ko) * 2016-08-04 2024-01-03 삼성전자주식회사 비휘발성 메모리 장치
US10861513B2 (en) * 2018-10-31 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device with selective precharging
US11100964B1 (en) * 2020-02-10 2021-08-24 Taiwan Semiconductor Manufacturing Company Limited Multi-stage bit line pre-charge
US11450364B2 (en) * 2020-08-27 2022-09-20 Taiwan Semiconductor Manufacturing Company Ltd. Computing-in-memory architecture

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160027495A1 (en) * 2014-07-24 2016-01-28 Samsung Electronics Co., Ltd. Method of operating memory device and refresh method ofthe same
TW201626844A (zh) * 2015-01-07 2016-07-16 東芝股份有限公司 半導體記憶裝置及其驅動方法
US20180151234A1 (en) * 2016-11-28 2018-05-31 Yongsung CHO Nonvolatile memory device for performing a partial read operation and a method of reading the same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070002693A (ko) 2005-06-30 2007-01-05 주식회사 하이닉스반도체 비트라인 프리차지전압 조절장치 및 이를 구비하는 반도체메모리 장치
JP5034379B2 (ja) 2006-08-30 2012-09-26 富士通セミコンダクター株式会社 半導体メモリおよびシステム
JP2009064512A (ja) * 2007-09-06 2009-03-26 Panasonic Corp 半導体記憶装置
JP5287197B2 (ja) 2008-12-09 2013-09-11 ソニー株式会社 半導体装置
FR2974667B1 (fr) 2011-04-26 2020-10-02 S O I Tec Silicon On Insulator Tech Amplificateur de detection differentiel sans transistor de commutation
CN102446545B (zh) * 2011-12-31 2014-04-16 上海交通大学 适用于低功耗芯片的静态随机访问存储器的设计方法
US8780635B2 (en) * 2012-11-09 2014-07-15 Sandisk Technologies Inc. Use of bloom filter and improved program algorithm for increased data protection in CAM NAND memory
US20160064070A1 (en) * 2014-09-02 2016-03-03 Texas Instruments Incorporated Low power sram
JP2016164817A (ja) * 2015-03-06 2016-09-08 株式会社東芝 半導体記憶装置
CN105373259B (zh) * 2015-12-11 2018-11-27 上海中航光电子有限公司 一种阵列基板、显示面板及显示装置
US9922699B1 (en) * 2016-11-30 2018-03-20 Apple Inc. Adaptive diode sizing techniques for reducing memory power leakage
KR20180094383A (ko) * 2017-02-15 2018-08-23 에스케이하이닉스 주식회사 반도체 장치
US10734065B2 (en) * 2017-08-23 2020-08-04 Arm Limited Providing a discharge boundary using bitline discharge control circuitry for an integrated circuit
JP2019185834A (ja) * 2018-04-05 2019-10-24 東芝メモリ株式会社 半導体装置
US10643718B2 (en) * 2018-06-07 2020-05-05 Sandisk Technologies Llc Non-volatile memory with countermeasure for program disturb including purge during precharge
US11522012B2 (en) * 2018-09-28 2022-12-06 Intel Corporation Deep in memory architecture using resistive switches
US10720193B2 (en) * 2018-09-28 2020-07-21 Apple Inc. Technique to lower switching power of bit-lines by adiabatic charging of SRAM memories
US10861513B2 (en) 2018-10-31 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device with selective precharging

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160027495A1 (en) * 2014-07-24 2016-01-28 Samsung Electronics Co., Ltd. Method of operating memory device and refresh method ofthe same
TW201626844A (zh) * 2015-01-07 2016-07-16 東芝股份有限公司 半導體記憶裝置及其驅動方法
US20180151234A1 (en) * 2016-11-28 2018-05-31 Yongsung CHO Nonvolatile memory device for performing a partial read operation and a method of reading the same

Also Published As

Publication number Publication date
US11257528B2 (en) 2022-02-22
US20220180908A1 (en) 2022-06-09
DE102019120360A1 (de) 2020-04-30
CN111128273A (zh) 2020-05-08
TW202027073A (zh) 2020-07-16
US20210090622A1 (en) 2021-03-25
US10861513B2 (en) 2020-12-08
US20200135245A1 (en) 2020-04-30
US11756595B2 (en) 2023-09-12
KR102272122B1 (ko) 2021-07-06
CN111128273B (zh) 2022-03-25
KR20200050354A (ko) 2020-05-11
US20240087623A1 (en) 2024-03-14

Similar Documents

Publication Publication Date Title
TWI717881B (zh) 記憶體裝置、電子裝置以及對可操作地連接至一記憶體陣列中之記憶體單元之行信號線預充電的方法
CN110619904B (zh) 电子装置、存储器装置及其存储器单元的写入操作方法
JP6246509B2 (ja) 抵抗性メモリの感知増幅回路
US8467257B1 (en) Circuit and method for generating a sense amplifier enable signal based on a voltage level of a tracking bitline
US20080158932A1 (en) Memory having bit line with resistor(s) between memory cells
US8472271B2 (en) Systems and methods for memory device precharging
US9177631B2 (en) Memory circuit with switch between sense amplifier and data line and method for operating the same
US20160293233A1 (en) Semiconductor memory apparatus
US20220359001A1 (en) Low voltage memory device
US8942045B2 (en) Memory apparatus and methods
KR101604933B1 (ko) 교차점 어레이에서의 커플링 커패시터를 통한 타일 레벨 스냅백 검출
TWI730905B (zh) 電子裝置、記憶體裝置及其操作方法
TWI601134B (zh) 於記憶體中保持電荷位準之技術
KR102667819B1 (ko) 전원 전압과 관계없이 동작하는 스위치 회로를 포함하는 메모리 장치
US11900998B2 (en) Bipolar decoder for crosspoint memory
KR20220113229A (ko) 사전 증폭 회로를 포함하는 감지 증폭기 및 이를 포함하는 메모리 장치
KR20230168038A (ko) 전하 공유에 기반하여 멀티 비트 데이터에 대해 mac 연산을 수행하도록 구성되는 sram 셀 및 그 동작 방법
CN115472189A (zh) 用于电流感测的感测放大器
Yahya Improving Reliability and Power Consumption of Memories in Battery-less Systems-on-Chip