KR20180094383A - 반도체 장치 - Google Patents

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Abstract

본 발명은 반도체 장치에 관한 것으로, 특히 센싱 비트라인의 미스매칭을 보상하기 위한 센스앰프에 관한 기술이다. 이러한 본 발명은 오프셋 보상 구간에서 연결 제어신호에 대응하여 비트라인 쌍과 센싱 비트라인 쌍 사이의 연결을 선택적으로 제어하고, 오프셋 보상 구간에서 풀다운 전원라인을 비트라인 프리차지전압 레벨로 프리차지시키는 센스앰프 및 오프셋 보상 구간에서 풀다운 제어신호에 대응하여 풀다운 전원라인의 전압을 일정 레벨 상승시키는 풀다운 전압 제어부를 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 특히 센싱 비트라인의 미스매칭을 보상하기 위한 센스앰프에 관한 기술이다.
반도체 메모리 장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기 되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장하였다.
반도체 메모리 장치 중 디램(Dynamic Random Access Memory, DRAM)은 대표적인 휘발성 메모리(Volatile Memory)이다. 디램(DRAM)의 메모리 셀(Memory Cell)은 셀 트랜지스터 및 셀 커패시터로 구성된다.
여기서, 셀 트랜지스터는 셀 커패시터에 대한 접근을 제어하는 역할을 하고, 셀 커패시터는 데이터에 대응하는 전하를 저장한다. 즉, 셀 커패시터에 저장된 전하량에 따라 하이 레벨의 데이터 또는 로우 레벨의 데이터로 구분된다.
이러한 디램(DRAM)의 메모리 셀은 누설성분에 의해서 셀 커패시터로 전하가 유입되거나 유출되므로, 주기적으로 해당하는 데이터를 다시 저장해 주어야 한다. 이와 같이, 데이터를 정확하게 유지하기 위해 주기적으로 수행하는 동작을 리프레시 동작(Refresh Operation)이라고 한다.
액티브 동작모드(Active Mode)에서 디램(DRAM)의 메모리 셀은 활성화된다. 그리고, 비트라인 감지증폭회로는 활성화된 메모리 셀에서 전달되는 데이터를 감지하고 증폭하여, 다시 메모리 셀에 전달하게 된다.
본 발명은 센스앰프의 동작 이전에 풀다운 전원라인의 레벨을 조정하여 비트라인 프리차지 전압을 안정화시키고 반도체 장치의 칩 사이즈를 줄일 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 반도체 장치는, 오프셋 보상 구간에서 연결 제어신호에 대응하여 비트라인 쌍과 센싱 비트라인 쌍 사이의 연결을 선택적으로 제어하고, 오프셋 보상 구간에서 풀다운 전원라인을 비트라인 프리차지전압 레벨로 프리차지시키는 센스앰프; 및 오프셋 보상 구간에서 풀다운 제어신호에 대응하여 풀다운 전원라인의 전압을 일정 레벨 상승시키는 풀다운 전압 제어부를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 장치는, 프리 센싱 구간에서 비트라인 쌍과 센싱 비트라인 쌍이 분리된 상태에서 센싱 비트라인 쌍의 센싱 동작이 수행되는 복수의 센스앰프; 복수의 로컬 비트라인과 복수의 글로벌 비트라인을 각각 포함하며, 복수의 로컬 비트라인 중 일부는 상기 복수의 글로벌 비트라인을 통해 복수의 센스앰프와 연결되는 복수의 매트; 및 스위칭신호에 대응하여 복수의 센스앰프와 상기 복수의 로컬 비트라인과 복수의 글로벌 비트라인 사이의 연결을 제어하는 스위칭부를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 반도체 장치는, 복수의 로컬 비트라인과 복수의 글로벌 비트라인을 각각 포함하는 복수의 매트; 복수의 매트의 양측 에지 영역에 배치된 복수의 센스앰프; 복수의 매트의 사이사이 영역에 배치되고 매트 선택 정보를 포함하는 로오 어드레스에 대응하여 복수의 글로벌 비트라인의 연결을 선택적으로 연결되는 복수의 스위칭부; 복수의 매트에 대응하여 구비되고 복수의 로컬 비트라인과 복수의 글로벌 비트라인 사이의 연결을 선택적으로 제어하는 복수의 스위칭 그룹; 및 복수의 매트의 양측 에지 영역에 배치되며 인접한 센스앰프의 로딩을 보정하는 로딩부를 포함하는 것을 특징으로 한다.
본 발명은 센스앰프의 동작 이전에 풀다운 전원라인의 레벨을 조정하여 비트라인 프리차지 전압을 안정화시키고 반도체 장치의 칩 사이즈를 줄일 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도.
도 2는 도 1의 반도체 장치의 배치 구조를 나타낸 도면.
도 3 내지 도 10은 도 1의 풀다운 전압 제어부에 관한 실시예들.
도 11은 도 10의 풀다운 전압 제어부에 관한 배치 구조를 설명하기 위한 도면.
도 12는 도 1의 풀다운 전압 제어부에 관한 다른 실시예.
도 13 및 도 14는 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하기 위한 동작 타이밍도.
도 15는 본 발명의 다른 실시예에 따른 반도체 장치의 구성도.
도 16 및 도 17은 본 발명의 또 다른 실시예에 따른 반도체 장치의 구성도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
본 발명의 실시예에 따른 반도체 장치에 저장되는 데이터는 전압 레벨에 대응하여 하이 레벨(HIGH LEVEL, H) 또는 로우 레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 이때, 데이터 값은 전압레벨 및 전류크기에 따라 차등적으로 구분하며, 이진 데이터의 경우 하이 레벨은 높은 전압, 로우 레벨은 하이 레벨보다 낮은 전압으로 정의한다. 또한, NMOS 트랜지스터는 "풀다운 구동소자"로 표현되고, PMOS 트랜지스터는 "풀업 구동소자"로 표현될 수 있다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 장치는 센스앰프 MCSA, 풀업 구동부 PUD, 풀다운 구동부 PDD 및 풀다운전압 제어부(110)을 포함한다. 여기서, 센스앰프 MCSA는 미스매치 보상 센스앰프(Mismatch Compensation Sense Amplifier) 구조로 이루어질 수 있다. 테크놀로지가 점점 축소되어 감에 따라 센스앰프 MCSA의 오프셋 양은 많아지는 경향을 보인다. 미스매치 보상 센스앰프 구조의 경우 래치 트랜지스터 간의 오프셋 양을 보상할 수 있다.
이러한 센스앰프 MCSA는 풀업부(100), 풀다운부(101), 프리차지부(102) 및 연결 제어부(103)를 포함한다.
풀업부(100)는 PMOS 트랜지스터 P1, P2를 포함한다. PMOS 트랜지스터 P1, P2는 풀업 전원라인 RTO과 센싱 비트라인 쌍 SA_BLT, SA_BLB 사이에 각각 연결되어 게이트 단자가 크로스 커플드 구조로 연결된다. 그리고, 풀다운부(101)는 NMOS 트랜지스터 N1, N2를 포함한다. NMOS 트랜지스터 N1, N2는 센싱 비트라인 쌍 SA_BLT, SA_BLB와 풀다운 전원라인 SB 사이에 연결되어 게이트 단자가 비트라인 쌍 BLT, BLB과 연결된다. 이러한 구조를 갖는 풀업부(100)와 풀다운부(101)는 래치 구조로 이루어져 센싱 비트라인 쌍 SA_BLT, SA_BLB의 데이터를 센싱 및 증폭한다.
그리고, 프리차지부(102)는 복수의 NMOS 트랜지스터 N3~N5를 포함한다. NMOS 트랜지스터 N3는 센싱 비트라인 쌍 SA_BLT, SA_BLB 사이에 연결된다. 그리고, NMOS 트랜지스터 N4, N5는 센싱 비트라인 쌍 SA_BLT, SA_BLB 사이에 직렬 연결된다. 그리고, 복수의 NMOS 트랜지스터 N3~N5는 공통 게이트 단자를 통해 비트라인 이퀄라이징신호 BLEQ가 인가된다.
이러한 프리차지부(102)는 비트라인 이퀄라이징신호 BLEQ의 활성화시 복수의 NMOS 트랜지스터 N3~N5가 턴 온 되어 센싱 비트라인 쌍 SA_BLT, SA_BLB을 비트라인 프리차지전압 VBLP 레벨로 프리차지시킨다. 여기서, 비트라인 프리차지전압 VBLP은 1/2 VDD(전원전압, 코아전압) 레벨일 수 있다.
센스앰프 MCSA는 센싱 동작시 연결 제어부(103)에 따라 비트라인 쌍 BLT, BLB과 센싱 비트라인 쌍 SA_BLT, SA_BLB과의 연결이 차단된다. 이러한 연결 제어부(103)는 복수의 NMOS 트랜지스터 N6~N9를 포함한다. 여기서, NMOS 트랜지스터 N6, N7은 연결 제어신호 ISO에 의해 스위칭되어 비트라인 쌍 BLT, BLB과 센싱 비트라인 쌍 SA_BLT, SA_BLB 사이의 연결을 선택적으로 제어한다. 그리고, NMOS 트랜지스터 N8, N9는 연결 제어신호 MC에 의해 스위칭되어 비트라인 쌍 BLT, BLB과 센싱 비트라인 쌍 SA_BLT, SA_BLB 사이의 연결을 선택적으로 제어한다.
즉, 연결 제어신호 ISO가 활성화되면 비트라인 BLT과 센싱 비트라인 SA_BLT이 연결되고, 비트라인 바 BLB와 센싱 비트라인 바 SA_BLB가 서로 연결된다. 반면에, 연결 제어신호 ISO가 비활성화되면 비트라인 BLT과 센싱 비트라인 SA_BLT 사이의 연결이 차단되고, 비트라인 바 BLB와 센싱 비트라인 바 SA_BLB 사이의 연결이 서로 차단된다.
그리고, 연결 제어신호 MC가 활성화되면 비트라인 BLT과 센싱 비트라인 바 SA_BLB가 연결되고, 비트라인 바 BLB와 센싱 비트라인 SA_BLT가 서로 연결된다. 반면에, 연결 제어신호 MC가 비활성화되면 비트라인 BLT과 센싱 비트라인 바 SA_BLB 사이의 연결이 차단되고, 비트라인 바 BLB와 센싱 비트라인 SA_BLT 사이이 연결이 서로 차단된다.
이러한 연결 제어부(103)는 연결 제어신호 MC, ISO에 따라 비트라인 쌍 BLT, BLB과 센싱 비트라인 쌍 SA_BLT, SA_BLB 사이의 연결을 선택적으로 차단한다. 이에 따라, 연결 제어부(103)는 비트라인 쌍 BLT, BLB 사이의 동작과 센싱 비트라인 쌍 SA_BLT, SA_BLB 사이의 동작이 서로 분리되어 수행될 수 있다. 이러한 연결 제어부(103)는 센싱 동작 이전에 비트라인 쌍 BLT, BLB과 센싱 비트라인 쌍 SA_BLT, SA_BLB 사이의 연결을 선택적으로 제어하여 풀업부(100), 풀다운(101)의 래치 트랜지스터들의 미스매칭을 보상하도록 한다.
풀업 구동부 PUD는 풀업 구동신호 SAP에 대응하여 풀업 전원라인 RTO을 전원전압 VDD 레벨로 풀업시킨다. 이러한 풀업 구동부 PUD는 전원전압 VDD 인가단과 풀업 전원라인 RTO 사이에 연결되어 게이트 단자를 통해 풀업 구동신호 SAP가 인가되는 PMOS 트랜지스터 P3를 포함한다.
풀다운 구동부 PDD는 풀다운 구동신호 SAN에 대응하여 풀다운 전원라인 SB을 접지전압 VSS 레벨로 풀다운시킨다. 이러한 풀다운 구동부 PDD는 풀다운 전원라인 SB과 접지전압 VSS 인가단 사이에 연결되어 게이트 단자를 통해 풀다운 구동신호 SAN가 인가되는 NMOS 트랜지스터 N10를 포함한다. 여기서, 풀다운 구동신호 SAN는 액티브 신호와 프리차지 신호 등의 제어신호에 따라 예정된 구간 동안 활성화된다.
여기서, 풀업 구동신호 SAP와 풀다운 구동신호 SAN는 액티브 신호와 프리차지 신호 등의 제어신호에 따라 각각 예정된 구간 동안 활성화된다. 액티브 신호는 액티브 명령(Active Command) 인가시점으로부터 예정된 시간 이후에 활성화되는 신호이고, 프리차지 신호는 프리차지 명령(Precharge Command) 인가시점으로부터 예정된 시간 이후에 활성화되는 신호이다.
그리고, 풀다운전압 제어부(110)는 센스앰프 MCSA의 동작 이전에 "오프셋 보상 구간"에서 동작한다. 여기서, "오프셋 보상 구간"은 워드라인의 활성화 이전에 비트라인 쌍 BLT, BLB 간의 미스매칭으로 인한 오프셋을 보상하기 위하여 센싱 비트라인 쌍 SA_BLT, SA_BLB이 프리차지되는 구간을 말한다. 오프셋 보상 구간에서는 센싱 비트라인 쌍 SA_BLT, SA_BLB이 비트라인 프리차지전압 VBLP 레벨을 유지한다.
그런데, 오프셋 보상 구간에서 센스앰프 MCSA 내의 래치 트랜지스터의 문턱전압과 저항값으로 인해 비트라인 프리차지전압 VBLP이 정상적인 레벨을 유지하지 못하고 전압 레벨이 감소할 수 있다. 이러한 경우 센스앰프 MCSA의 전력 소모가 증가하고 데이터 "0", 데이터 "1" 간의 오프셋 마진이 열화 될 수 있다.
이에, 본 발명의 실시예에 따른 풀다운전압 제어부(110)는 센스앰프 MCSA의 센싱 구간 이전에 오프셋 보상 구간 동안 풀다운 제어신호 SAN2에 대응하여 풀다운 전원라인 SB의 전압 레벨을 일정 레벨 상승시킨다. 이에 따라, 센스앰프 MCSA의 센싱 동작 이전에 풀다운 전원라인 SB의 전압 레벨을 상승시켜 비트라인 프리차지전압 VBLP 레벨이 설정 전압보다 낮아지는 것을 보상한다.
도 2는 도 1의 반도체 장치의 배치 구조를 나타낸 도면이다.
본 발명의 실시예에 따른 반도체 장치는 매트 MAT와 서브 워드라인 구동부 SWD와 센스앰프 구동부 SAD 및 센스앰프 어레이 SA를 포함한다.
여기서, 매트 MAT는 비트라인 BL과 워드라인 WL이 교차하는 영역에 셀을 구비하여 데이터를 저장한다. 그리고, 서브 워드라인 구동부 SWD는 로오 라인을 선택하기 위하여 워드라인 WL을 구동한다. 그리고, 센스앰프 어레이 SA는 비트라인 BL을 통해 매트 MAT로부터 인가되는 데이터를 센싱 및 증폭한다. 또한, 센스앰프 구동부 SAD는 센스앰프 어레이 SA의 동작을 제어하기 위한 구동신호들 및 전원을 생성한다.
본 발명의 실시예에서 도 1에 도시된 센스앰프 MCSA, 풀업 구동부 PUD, 풀다운 구동부 PDD 및 풀다운전압 제어부(110)는 모두 센스앰프 구동부 SAD 내에 구비될 수 있다. 풀다운 전원라인 SB은 센스앰프 구동부 SAD에서 생성되는 풀다운 전압에 의해 구동되며 각각의 센스앰프 어레이 SA에 연결된다.
도 3 내지 도 10은 도 1의 풀다운 전압 제어부에 관한 실시예들이다.
도 3의 실시예에 따른 풀다운 전압 제어부(110)는 NMOS 트랜지스터 N11, N12를 포함한다.
여기서, NMOS 트랜지스터 N11와 NMOS 트랜지스터 N12는 풀다운 전원라인 SB과 접지전압 VSS 인가단 사이에 직렬 연결된다. 그리고, NMOS 트랜지스터 N11는 드레인 단자와 게이트 단자가 풀다운 전원라인 SB에 공통 연결된 다이오드 구조로 이루어진다. 그리고, NMOS 트랜지스터 N12는 게이트 단자를 통해 풀다운 제어신호 SAN2가 인가된다.
이러한 풀다운 전압 제어부(110)는 풀다운 제어신호 SAN2의 활성화시 NMOS 트랜지스터 N12가 턴 온 되면 풀다운 전원라인 SB의 전압 레벨을 일정 레벨 상승시킨다. 예를 들면, 풀다운 전압 제어부(110)는 풀다운 전원라인 SB의 전압 레벨을 NMOS 트랜지스터 N11의 문턱전압 만큼 상승시키도록 한다. 즉, NMOS 트랜지스터 N11의 문턱전압을 조정하여 풀다운 전원라인 SB의 레벨을 원하는 타겟 값으로 설정할 수 있다.
본 발명의 실시예는 풀다운 구동부 PDD 외에도 풀다운 전압 제어부(110)는 추가적으로 구비하여 센싱 동작 이전에 풀다운 전원라인 SB의 레벨을 상승시키도록 한다. 그러면, 비트라인 프리차지전압 VBLP가 코아 전압의 하프 값을 유지하게 되어 센싱 동작 이전에 비트라인 프리차지전압 VBLP을 안정적으로 유지할 수 있도록 한다.
도 4의 실시예에 따른 풀다운 전압 제어부(110)는 NMOS 트랜지스터 N13, N14를 포함한다.
여기서, NMOS 트랜지스터 N13와 NMOS 트랜지스터 N14는 풀다운 전원라인 SB과 접지전압 VSS 인가단 사이에 직렬 연결된다. 그리고, NMOS 트랜지스터 N13은 게이트 단자를 통해 풀다운 제어신호 SAN2가 인가된다. 그리고, NMOS 트랜지스터 N14는 소스 단자와 게이트 단자가 접지전압 VSS 인가단에 공통 연결된 다이오드 구조로 이루어진다.
이러한 풀다운 전압 제어부(110)는 풀다운 제어신호 SAN2의 활성화시 NMOS 트랜지스터 N13가 턴 온 되면 풀다운 전원라인 SB의 전압 레벨을 일정 레벨 상승시킨다. 예를 들면, 풀다운 전압 제어부(110)는 풀다운 전원라인 SB의 전압 레벨을 NMOS 트랜지스터 N14의 문턱전압 만큼 상승시키도록 한다.
도 5의 실시예에 따른 풀다운 전압 제어부(110)는 PMOS 트랜지스터 P4와 NMOS 트랜지스터 N15를 포함한다.
여기서, PMOS 트랜지스터 P4와 NMOS 트랜지스터 N15는 풀다운 전원라인 SB과 접지전압 VSS 인가단 사이에 직렬 연결된다. 그리고, PMOS 트랜지스터 P4는 드레인 단자와 게이트 단자가 공통 연결된 다이오드 구조로 이루어진다. 그리고, NMOS 트랜지스터 N15는 게이트 단자를 통해 풀다운 제어신호 SAN2가 인가된다.
이러한 풀다운 전압 제어부(110)는 풀다운 제어신호 SAN2의 활성화시 NMOS 트랜지스터 N15가 턴 온 되면 풀다운 전원라인 SB의 전압 레벨을 일정 레벨 상승시킨다. 예를 들면, 풀다운 전압 제어부(110)는 풀다운 전원라인 SB의 전압 레벨을 PMOS 트랜지스터 P4의 문턱전압 만큼 상승시키도록 한다.
도 6의 실시예에 따른 풀다운 전압 제어부(110)는 PMOS 트랜지스터 P5와 NMOS 트랜지스터 N16를 포함한다.
여기서, PMOS 트랜지스터 P5와 NMOS 트랜지스터 N16은 풀다운 전원라인 SB과 접지전압 VSS 인가단 사이에 직렬 연결된다. 그리고, PMOS 트랜지스터 P5는 게이트 단자를 통해 백바이어스전압 VBBW이 인가된다. 그리고, NMOS 트랜지스터 N16은 게이트 단자를 통해 풀다운 제어신호 SAN2가 인가된다.
이러한 풀다운 전압 제어부(110)는 풀다운 제어신호 SAN2의 활성화시 NMOS 트랜지스터 N16이 턴 온 되면 풀다운 전원라인 SB의 전압 레벨을 일정 레벨 상승시킨다. 예를 들면, 풀다운 전압 제어부(110)는 PMOS 트랜지스터 P5의 게이트 단자에 인가되는 백바이어스전압 VBBW은 바이어스 전압의 레벨 조정이 가능하다. 이에 따라, PMOS 트랜지스터 P5의 구동력을 조정함으로써 풀다운 전원라인 SB의 전압 레벨을 일정 레벨 상승시키도록 한다.
도 7의 실시예에 따른 풀다운 전압 제어부(110)는 NMOS 트랜지스터 N17와 PMOS 트랜지스터 P6을 포함한다.
여기서, NMOS 트랜지스터 N17와 PMOS 트랜지스터 P6는 풀다운 전원라인 SB과 접지전압 VSS 인가단 사이에 직렬 연결된다. 그리고, NMOS 트랜지스터 N17는 게이트 단자를 통해 풀다운 제어신호 SAN2가 인가된다. 그리고, PMOS 트랜지스터 P6는 게이트 단자를 통해 백바이어스전압 VBBW이 인가된다.
이러한 풀다운 전압 제어부(110)는 풀다운 제어신호 SAN2의 활성화시 NMOS 트랜지스터 N17이 턴 온 되면 풀다운 전원라인 SB의 전압 레벨을 일정 레벨 상승시킨다. 예를 들면, 풀다운 전압 제어부(110)는 PMOS 트랜지스터 P6의 게이트 단자에 네가티브 바이어스 전압 레벨을 갖는 백바이어스전압 VBBW이 인가되어 풀다운 전원라인 SB의 전압 레벨을 일정 레벨 상승시키도록 한다.
도 8의 실시예에 따른 풀다운 전압 제어부(110)는 풀다운 구동부(111)와 전압 생성기(112)를 포함한다.
여기서, 풀다운 구동부(111)는 NMOS 트랜지스터 N18를 포함한다. NMOS 트랜지스터 N18는 풀다운 전원라인 SB과 구동전압 VXX 노드 사이에 연결되어 게이트 단자를 통해 풀다운 제어신호 SAN2가 인가된다.
전압 생성기(112)는 기준전압 VXX_REF 보다 높은 구동전압 VXX을 생성하여 풀다운 전원라인 SB에 소스 바이어스 전압으로 공급한다. 여기서, 구동전압 VXX은 기준전압 VXX_REF 또는 레귤레이션 전압 Vreg을 조정하여 특정 범위 내에서 가변이 가능하다.
이에 따라, 풀다운 전압 제어부(110)는 풀다운 제어신호 SAN2의 활성화시 풀다운 구동부(111)가 턴 온 되면 전압 생성기(112)로부터 인가되는 구동전압 VXX에 의해 풀다운 전원라인 SB의 전압 레벨이 일정 레벨 상승하게 된다.
이러한 전압 생성기(112)는 복수의 저항 R1, R2와, 비교기(113)와, NMOS 트랜지스터 N18, N19 및 스위칭부(114)를 포함한다. 저항 R1, R2은 레귤레이션 전압 Vreg 인가단과 구동전압 VXX 노드 사이에 직렬 연결된다. 그리고, 비교기(113)는 저항 R1, R2의 공통 연결노드로부터 인가되는 분할전압과 기준전압 VXX_REF을 비교하여 NMOS 트랜지스터 N18, N19에 출력한다.
NMOS 트랜지스터 N18는 구동전압 VXX 노드와 접지전압 VSS 인가단 사이에 연결되어 게이트 단자를 통해 비교기(113)의 출력이 인가된다. 그리고, 스위칭부(114)는 스위칭 제어신호 SW_C에 대응하여 비교기(113)의 출력을 NMOS 트랜지스터 N19에 선택적으로 전달한다. NMOS 트랜지스터 N19는 구동전압 VXX 노드와 백바이어스전압 VBB 인가단 사이에 연결되어 게이트 단자를 통해 스위칭부(114)의 출력이 인가된다.
예를 들어, 구동전압 VXX이 기준전압 VXX_REF 보다 높은 경우 비교기(113)의 출력이 로직 하이 레벨이 되어 NMOS 트랜지스터 N18, N19가 턴 온 된다. 그러면, 구동전압 VXX에 의해 풀다운 전원라인 SB의 전압이 일정 레벨 상승하게 된다.
이때, 스위칭 제어신호 SW_C가 비활성화되어 스위칭부(114)가 동작하지 않는 경우 NMOS 트랜지스터 N18만 턴 온 상태가 된다. 반면에, 스위칭 제어신호 SW_C가 활성화되어 스위칭부(114)가 동작하는 경우 NMOS 트랜지스터 N18, N19가 모두 턴 온 상태가 되어 구동전압 VXX을 좀더 빠르게 구동할 수 있다.
도 9의 실시예에 따른 풀다운 전압 제어부(110)는 PMOS 트랜지스터 P7와 NMOS 트랜지스터 N20와 정전류원(115) 및 커패시터 C1를 포함한다.
PMOS 트랜지스터 P7는 풀다운 전원라인 SB과 정전류원(115) 사이에 연결되어 게이트 단자를 통해 백바이어스전압 VBBW이 인가된다. 백바이어스전압 VBBW은 네가티브 전압 레벨을 갖는다.
그리고, 정전류원(115)은 일정한 레벨을 갖는 정전류를 NMOS 트랜지스터 N20에 공급한다. 그리고, NMOS 트랜지스터 N20는 정전류원(115)과 접지전압 VSS 인가단 사이에 연결되어 게이트 단자를 통해 풀다운 제어신호 SAN2가 인가된다. 그리고, 커패시터 C1는 PMOS 트랜지스터 P7와 정전류원의 공통 연결 노드와 접지전압 VSS 인가단 사이에 연결된다.
PMOS 트랜지스터 P7는 백바이어스전압 VBBW에 의해 턴 온 상태가 된다. 그리고, NMOS 트랜지스터 N20는 풀다운 제어신호 SAN2의 활성화시 턴 온 상태가 된다. 그러면, 정전류원(115)에 일정한 정전류가 흐르는 동안 커패시터 C1에 충전된 전류에 의해 풀다운 전원라인 SB의 전압 레벨이 일정 구간 동안 상승하게 된다.
도 10의 실시예에 따른 풀다운 전압 제어부(110)는 비교기(116)와 NMOS 트랜지스터 N21를 포함한다.
여기서, 비교기(116)는 풀다운 전원라인 SB의 전압과 기준전압 VXX_REF을 비교하여 풀다운 제어신호 SAN2를 출력한다. 이러한 비교기(116)는 풀다운 전원라인 SB의 전압과 기준전압 VXX_REF의 비교 결과에 대응하여 풀다운 제어신호 SAN2의 펄스폭을 제어한다. 그리고, NMOS 트랜지스터 N21는 풀다운 전원라인 SB과 접지전압 VSS 인가단 사이에 연결되어 게이트 단자를 통해 풀다운 제어신호 SAN2가 인가된다. 즉, 비교기(116)의 출력에 따른 레벨 변화에 따라 풀다운 제어신호 SAN2의 펄스폭을 조정한다.
예를 들어, 풀다운 전원라인 SB의 전압이 기준전압 VXX_REF 보다 높은 경우 비교기(116)의 출력이 로직 하이 레벨이 되어 풀다운 제어신호 SAN2를 활성화시킨다. 그러면, NMOS 트랜지스터 N21이 턴 온 되어 풀다운 전원라인 SB의 전압이 일정 레벨 상승하게 된다. 반면에, 풀다운 전원라인 SB의 전압이 기준전압 VXX_REF 보다 낮은 경우 비교기(116)의 출력이 로직 로우 레벨이 되어 풀다운 제어신호 SAN2를 비활성화시킨다.
즉, 비교기(116)는 풀다운 전원라인 SB의 전압과 기준전압 VXX_REF의 비교 결과에 대응하여 풀다운 제어신호 SAN2의 디스에이블 시점을 조정한다. 이에 따라, 풀다운 제어신호 SAN2의 펄스폭을 조정하여 풀다운 전원라인 SB이 접지전압 VSS 레벨로 완전히 풀다운 되기 전에 NMOS 트랜지스터 N21를 턴 오프 시키도록 한다.
도 11은 도 10의 풀다운 전압 제어부(110)에 관한 배치 구조를 설명하기 위한 도면이다.
도 10의 실시예에 따른 풀다운 전압 제어부(110)는 풀다운 전원라인 SB의 전압 레벨을 검출하여 NMOS 트랜지스터 N21의 턴 온 또는 턴 오프 시점을 제어하게 된다.
이를 위해, 도 10의 실시예에 따른 풀다운 전압 제어부(110)는 도 11에 도시된 바와 같이 로오 디코더 XDEC 내에 위치할 수 있다. 즉, 풀다운 전압 제어부(110)는 풀다운 전원라인 SB의 전압 레벨을 검출해야 하므로 센스앰프 어레이 SA와 인접한 로오 디코더 XDEC 내부에 위치한다. 로오 디코더 XDEC는 뱅크의 일측 에지 영역에 위치할 수 있다.
도 12의 실시예에 따른 풀다운 전압 제어부(110)는 복수의 지연부 D1, D2와, 조합부(118) 및 NMOS 트랜지스터 N22를 포함한다.
여기서, 복수의 지연부 D1, D2는 센싱 인에이블신호 SAEN2를 일정시간 지연하여 출력한다. 그리고, 조합부(118)는 센싱 인에이블신호 SAEN2의 출력과 지연부 D2의 출력을 논리조합하여 풀다운 제어신호 SAN2를 출력한다. 조합부(118)는 센싱 인에이블신호 SAEN2의 출력과 지연부 D2의 출력이 모두 로직 하이 레벨이 되는 경을 풀다운 제어신호 SAN2를 활성화시킨다.
이러한 조합부(118)는 낸드게이트 ND1와 인버터 IV1를 포함한다. 낸드게이트 ND1는 센싱 인에이블신호 SAEN2의 출력과 지연부 D2의 출력을 낸드 연산한다. 그리고, 인버터 IV1는 낸드게이트 ND1의 출력을 반전하여 풀다운 제어신호 SAN2를 출력한다. 그리고, NMOS 트랜지스터 N22는 풀다운 전원라인 SB과 접지전압 VSS 인가단 사이에 연결되어 게이트 단자를 통해 풀다운 제어신호 SAN2가 인가된다.
이러한 풀다운 전압 제어부(110)는 지연부 D1, D2의 지연 시간에 대응하여 풀다운 제어신호 SAN2의 펄스폭을 가변 제어한다. 즉, 풀다운 전압 제어부(110)는 지연부 D1, D2의 지연 시간에 따라 풀다운 제어신호 SAN2의 디스에이블 시점을 조정한다.
예를 들어, 센싱 인에이블신호 SAEN2의 출력과 지연부 D2의 출력이 모두 로직 하이 레벨인 경우 풀다운 제어신호 SAN2가 활성화되어 풀다운 전원라인 SB의 전압이 일정 레벨 상승하게 된다. 반면에, 센싱 인에이블신호 SAEN2의 출력과 지연부 D2의 출력 중 어느 하나라도 로직 로우 레벨인 경우 풀다운 제어신호 SAN2가 비활성화되어 NMOS 트랜지스터 N22가 턴 오프 상태를 유지한다.
도 13 및 도 14는 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하기 위한 동작 타이밍도이다.
도 13을 참조하면, 오프셋 보상 구간 T1에서는 워드라인 WL이 디스에이블 상태를 유지한다. 즉, 오프셋 보상 구간 T1은 워드라인 WL이 인에이블 되기 이전 구간에서 센싱 비트라인 쌍 SA_BLT, SA_BLB 간의 미스매칭을 보상하는 구간이다.
오프셋 보상 구간 T1에서 풀업 전원라인 RTO는 로직 하이 레벨이 되고, 풀다운 전원라인 SB은 로직 로우 레벨이 되어 센스앰프 MCSA에 전원이 인가된다. 그리고, 연결 제어신호 MC가 로직 하이 레벨이 되고 연결 제어신호 ISO가 로직 로우 레벨이 되어 비트라인 BLT과 센싱 비트라인 바 SA_BLB가 연결되고, 비트라인 바 BLB와 센싱 비트라인 SA_BLT이 서로 연결된다. 이에 따라, 오프셋 보상 구간 T1 동안 센싱 비트라인 쌍 SA_BLT, SA_BLB을 프리차지시켜 비트라인 프리차지 전압 VBLP 레벨을 유지하도록 한다.
이후에, 프리 센싱 구간 T2는 비트라인 쌍 BLT, BLB에 전하가 인가되기 이전에 센싱 비트라인 쌍 SA_BLT, SA_BLB의 전하를 일정 레벨 미리 상승시켜 비트라인 쌍 BLT, BLB의 센싱 동작이 빠르게 이루어지도록 하는 구간이다.
프리 센싱 구간 T2에서 워드라인 WL이 활성화되면 연결 제어신호 MC, ISO가 모두 비활성화된다. 그러면, 연결 제어부(103)가 턴 오프 상태가 되어 비트라인 쌍 BLT, BLB과 센싱 비트라인 쌍 SA_BLT, SA_BLB 과의 연결이 분리된다. 프리 센싱 구간 T2에서는 비트라인 쌍 BLT, BLB과 센싱 비트라인 쌍 SA_BLT, SA_BLB이 서로 분리된 파형을 가지게 된다.
그리고, 프리 센싱 구간 T2에서는 풀업 전원라인 RTO는 로직 하이 레벨이 되고, 풀다운 전원라인 SB은 로직 로우 레벨이 된다. 센스앰프 MCSA에 전원이 인가된 상태에서 센싱 비트라인 쌍 SA_BLT, SA_BLB 사이의 프리 센싱 동작이 수행되어 센싱 비트라인 쌍 SA_BLT, SA_BLB 간의 차지가 디벨롭 되기 시작한다.
프리 센싱 구간 T2이 지나고 센스앰프 MCSA의 동작 구간에서는 비트라인 쌍 BLT, BLB의 차지 쉐어링이 이루어진다. 센스앰프 MCSA의 동작 구간에서는 연결 제어신호 ISO가 활성화되어 비트라인 BLT과 센싱 비트라인 SA_BLT이 연결되고, 비트라인 바 BLB와 센싱 비트라인 바 SA_BLB가 서로 연결된다. 즉, 프리 센싱 구간 T2에서 센스앰프 MCSA 내의 센싱 비트라인 쌍 SA_BLT, SA_BLB에서 먼저 센싱 동작이 수행되고, 프리 센싱 구간 T2 이후에 비트라인 쌍 BLT, BLB의 센싱이 수행되어 데이터가 저장된다.
이후에, 비트라인 이퀄라이징신호 BLEQ가 활성화되면 센스앰프 MCSA의 프리차지부(102)가 비트라인 프리차지전압 VBLP 레벨로 프리차지된다. 그리고, 워드라인 WL이 비활성화되면 tRC(Row Cycle time) 구간이 종료된다.
그런데, 오프셋 보상 구간 T1에서 센스앰프 MCSA 내의 풀업부(100)의 저항 성분과 풀다운부(101)의 트랜지스터 문턱 전압으로 인해 비트라인 프리차지전압 VBLP의 레벨이 감소한다. 특히, 풀다운부(101)의 NMOS 트랜지스터 N1, N2의 문턱전압이 낮은 경우에 비트라인 프리차지전압 VBLP의 레벨이 감소할 수 있다.
즉, 프리차지 전압 레벨이 안정적으로 유지되지 못하고 (A)와 같이 비트라인 프리차지전압 VBLP 레벨이 감소하게 된다. 비트라인 프리차지전압 VBLP 레벨이 코아 전압의 하프 값보다 낮아지면 전력 소모가 증가하게 된다.
이에 따라, 본 발명의 실시예는 도 14에 도시된 바와 같이 오프셋 보상 구간 T1에서 풀다운 제어신호 SAN2가 활성화되면 풀다운 전원라인 SB의 전압 레벨을 (B)와 같이 일정 레벨 상승시킨다. 즉, 풀다운부(101)의 소스 바이어스인 풀다운 전원라인 SB의 전압 레벨을 상향 조정하여 풀다운 전원라인 SB이 (C)에서와 같이 비트라인 프리차지전압 VBLP 레벨을 유지하도록 한다.
이때, 오프셋 보상 구간 T1에서 풀다운 제어신호 SAN2의 펄스폭(D3)을 조정하여 풀다운 전원라인 SB의 전압 레벨을 조정할 수도 있다. 즉, 도 10 내지 도 12의 실시예에 따라 풀다운 제어신호 SAN2의 펄스폭을 조정하여 풀다운 전원라인 SB의 전압 레벨을 설정할 수 있다. 그리고, 풀다운 구동신호 SAN는 프리 센싱 구간 T2 동안 활성화되어 풀다운 전원라인 SB을 접지전압 VSS 레벨로 풀다운시킨다.
도 15는 본 발명의 다른 실시예에 따른 반도체 장치의 구성도이다.
도 15의 실시예에 따른 반도체 장치(200)는 복수의 매트 MAT1~MAT3, 복수의 센스앰프 MCSA1~MCSA4, 로딩부(210) 및 복수의 스위칭부(220~240)를 포함한다.
복수의 매트 MAT1~MAT3는 각각 로컬 비트라인과 글로벌 비트라인을 통해 복수의 센스앰프 MCSA1~MCSA4와 연결되어 계층적(Hierarchical) 비트라인 구조를 갖는다. 즉, 매트 MAT1는 로컬 비트라인 LBL0a~LBL3a, 홀수 글로벌 비트라인 GBL1, GBL3과 연결된다. 그리고, 매트 MAT2는 로컬 비트라인 LBL0b~LBL3b, 짝수 글로벌 비트라인 GBL0, GBL2과 연결된다. 또한, 매트 MAT3는 로컬 비트라인 LBL0c~LBL3c, 글로벌 비트라인 GBL4, GBL5와 연결된다.
여기서, 매트 MAT1의 홀수 로컬 비트라인 LBL1a, LBL3a는 스위칭부(220)를 통해 센스앰프 MCSA1, MCSA2와 연결된다. 그리고, 매트 MAT1의 짝수 로컬 비트라인 LBL0a, LBL2a는 짝수 글로벌 비트라인 GBL0, GBL2을 통해 센스앰프 MCSA3, MCSA4와 연결된다. 홀수 글로벌 비트라인 GBL1, GBL3은 매트 MAT1에 위치하고, 짝수 글로벌 비트라인 GBL0, GBL2은 매트 MAT2에 위치한다.
이에 따라, 매트 MAT1의 홀수 로컬 비트라인 LBL1a, LBL3a은 인접한 센스앰프 MCSA1, MCSA2와 연결된다. 반면에, 매트 MAT1의 짝수 로컬 비트라인 LBL0a, LBL2a는 짝수 글로벌 비트라인 GBL0, GBL2, 스위칭부(230)를 통해 센스앰프 MCSA3, MCSA4와 연결된다.
그리고, 매트 MAT2의 짝수 로컬 비트라인 LBL0b, LBL2b는 스위칭부(230)를 통해 센스앰프 MCSA3, MCSA4와 연결된다. 그리고, 매트 MAT2의 홀수 로컬 비트라인 LBL1b, LBL3b는 홀수 글로벌 비트라인 GBL1, GBL3을 통해 센스앰프 MCSA1, MCSA2와 연결된다.
이에 따라, 매트 MAT2의 짝수 로컬 비트라인 LBL0b, LBL2b은 인접한 센스앰프 MCSA3, MCSA4와 연결된다. 반면에, 매트 MAT2의 홀수 로컬 비트라인 LBL1b, LBL3b는 홀수 글로벌 비트라인 GBL1, GBL3, 스위칭부(220)를 통해 센스앰프 MCSA1, MCSA2와 연결된다.
그리고, 스위칭부(220)는 스위칭신호 SW0L, SW1L에 대응하여 센스앰프 MCSA1, MCSA2와 매트 MAT1 사이의 연결을 선택적으로 제어한다. 이러한 스위칭부(220)는 복수의 스위칭 소자 SW1~SW4를 포함한다. 여기서, 스위칭 소자 SW1, SW2는 스위칭신호 SW0L에 대응하여 센스앰프 MCSA1, MCSA2와 홀수 글로벌 비트라인 GBL1, GBL3 사이의 연결을 선택적으로 제어한다. 그리고, 스위칭 소자 SW3, SW4는 스위칭신호 SW1L에 대응하여 센스앰프 MCSA1, MCSA2와 홀수 로컬 비트라인 LBL1a, LBL3a 사이의 연결을 선택적으로 제어한다.
그리고, 스위칭부(230)는 스위칭신호 SW0C, SW1C에 대응하여 센스앰프 MCSA3, MCSA4와 매트 MAT2 사이의 연결을 선택적으로 제어한다. 이러한 스위칭부(230)는 복수의 스위칭 소자 SW5~SW8를 포함한다. 여기서, 스위칭 소자 SW5, SW6는 스위칭신호 SW0C에 대응하여 센스앰프 MCSA3, MCSA4와 짝수 로컬 비트라인 LBL0a, LBL2a 사이의 연결을 선택적으로 제어한다. 그리고, 스위칭 소자 SW7, SW8는 스위칭신호 SW1C에 대응하여 센스앰프 MCSA3, MCSA4와 짝수 글로벌 비트라인 GBL0, GBL2 사이의 연결을 선택적으로 제어한다.
또한, 스위칭부(240)는 스위칭신호 SW0R, SW1R에 대응하여 센스앰프 MCSA3, MCSA4와 매트 MAT3 사이의 연결을 선택적으로 제어한다. 이러한 스위칭부(240)는 복수의 스위칭 소자 SW9~SW12를 포함한다. 여기서, 스위칭 소자 SW9, SW10는 스위칭신호 SW0R에 대응하여 센스앰프 MCSA3, MCSA4와 글로벌 비트라인 GBL4, GBL5 사이의 연결을 선택적으로 제어한다. 그리고, 스위칭 소자 SW11, SW12는 스위칭신호 SW1R에 대응하여 센스앰프 MCSA3, MCSA4와 홀수 로컬 비트라인 LBL1C, LBL3C 사이의 연결을 선택적으로 제어한다.
그리고, 로딩부(210)는 센스앰프 MCSA3, MCSA4의 동작시 레퍼런스 전압을 공급한다. 이러한 로딩부(210)는 센스앰프 MCSA3에 연결된 커패시터 C2와 센스앰프 MCSA4와 연결된 커패시터 C3를 포함한다. 예를 들어, 매트 MAT1의 홀수 글로벌 비트라인 GBL1, GBL3이 선택되거나 홀수 로컬 비트라인 LBL1a, LBL3a이 선택되는 경우 로딩부(210)가 레퍼런스 라인 GBL1B, GBL3B로 동작하게 된다.
예를 들어, 매트 MAT2의 워드라인 WL이 활성화된다고 가정한다. 그러면, 짝수 로컬 비트라인 LBL0b, LBL2b은 스위칭부(230)를 통해 인접한 센스앰프 MCSA3, MCSA4에 연결된다. 그리고, 홀수 로컬 비트라인 LBL1b, LBL3b은 홀수 글로벌 비트라인 GBL1, GBL3와, 스위칭부(220)를 거쳐 매트 MAT1와 인접한 센스앰프 MCSA1, MCSA2에 연결된다.
여기서, 홀수 로컬 비트라인 LBL1b, LBL3b은 인접한 센스앰프 MCSA3, MCSA4와 연결되는 것이 아니라, 홀수 글로벌 비트라인 GBL1, GBL3을 통해 센스앰프 MCSA1, MCSA2와 연결된다. 그러므로, 매트 MAT2의 짝수 로컬 비트라인 LBL0b, LBL2b와 홀수 로컬 비트라인 LBL0b, LBL2b은 서로 다른 길이를 갖는다. 즉, 홀수 로컬 비트라인 LBL0b, LBL2b은 짝수 로컬 비트라인 LBL0b, LBL2b에 비해 더 많은 로딩을 갖는다.
일반적인 센스앰프의 경우 비트라인 쌍 BLT, BLB 간의 로딩이 같아야 오프셋 열화가 발생하지 않는다. 하지만, 본 발명의 실시예에서는 도 1에 도시된 바와 같이 셀 영역의 비트라인 쌍 BLT, BLB과 센스앰프 MCSA 영역의 센싱 비트라인 쌍 SA_BLT, SA_BLB이 서로 분리되는 형태를 가지므로 센싱 비트라인과 레퍼런스 비트라인 간의 로딩 차이를 고려하지 않아도 된다. 본 발명의 실시예에 따른 센스앰프 MCSA는 프리 센싱 구간 T2에서 비트라인 쌍 BLT, BLB과 센싱 비트라인 쌍 SA_BLT, SA_BLB의 동작이 구분되어 있다.
즉, 프리 센싱 구간 T2에서 센싱 비트라인 쌍 SA_BLT, SA_BLB의 전하 분배가 미리 이루어지고, 프리 센싱 구간 T2 이후에 비트라인 쌍 BLT, BLB의 전하 분배가 이루어진다. 프리 센싱 구간 T2에서는 비트라인 쌍 BLT, BLB의 로딩을 고려하지 않고 센싱 비트라인 쌍 SA_BLT, SA_BLB의 로딩만 고려하여 센싱 동작이 이루어진다. 이에 따라, 비트라인 쌍 BLT, BLB의 로딩에 의한 미스매칭이 센스앰프 MCSA의 동작에 영향을 미치지 않는다.
일반적인 센스앰프의 경우 비트라인 쌍 BLT, BLB 간의 로딩이 다른 경우 비트라인 쌍 BLT, BLB 간의 로딩 차이에 기인한 오프셋이 증가하게 된다. 하지만, 본 발명의 실시예는 도 1에 도시된 바와 같이 트루 라인과 바 라인 사이의 로딩이 매칭되지 않아도 되는 센스앰프 MCSA 구조를 가진다.
본 발명의 실시예의 경우 프리 센싱 구간 T2에서 센스앰프 MCSA 내에서만 센싱 동작이 이루어지고 프리 센싱 구간 T2 이후에 비트라인 쌍 BLT, BLB의 로딩을 다시 연결한다. 본 발명의 실시예는 센싱 초기에 비트라인 간의 로딩 미스매칭으로 인해 발생하는 센스앰프의 오프셋을 개선할 수 있다.
그러므로, 본 발명의 실시예는 오픈 비트라인 구조를 갖는 뱅크의 에지 영역에 별도의 더미 영역을 포함하지 않는다. 즉, 본 발명의 실시예는 비트라인의 로딩을 보정하기 위한 레퍼런스 라인을 형성하기 위해 별도의 더미 셀 들을 구비하지 않고 비교적 면적이 작은 로딩부(210)를 포함하므로 전체 면적을 줄일 수 있고 센싱 마진을 개선할 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 장치의 구성도이다.
도 16의 실시예에 따른 반도체 장치(200)는 복수의 매트 MAT1~MAT3, 복수의 센스앰프 MCSA1~MCSA4, 로딩부(210) 및 복수의 스위칭부(260~270)를 포함한다.
복수의 매트 MAT1~MAT3는 각각 로컬 비트라인과 글로벌 비트라인을 통해 복수의 센스앰프 MCSA1~MCSA4와 연결된다. 즉, 각각의 로컬 비트라인을 센스앰프 MCSA1~MCSA4에 연결하기 위해 글로벌 비트라인이 사용된다.
매트 MAT1는 로컬 비트라인 LBL0B~LBL3B, 글로벌 비트라인 GBL1T, GBL3T과 연결된다. 그리고, 매트 MAT2는 로컬 비트라인 LBL0T~LBL3T, 글로벌 비트라인 GBL0B, GBL2B과 연결된다. 또한, 매트 MAT3는 로컬 비트라인 LBL0c~LBL3c, 글로벌 비트라인 GBL4, GBL5와 연결된다.
여기서, 매트 MAT1의 로컬 비트라인 LBL1B, LBL3B는 스위칭부(250)를 통해 센스앰프 MCSA1, MCSA2와 연결된다. 그리고, 매트 MAT1의 로컬 비트라인 LBL0B, LBL2B는 글로벌 비트라인 GBL0B, GBL2B을 통해 센스앰프 MCSA3, MCSA4와 연결된다. 글로벌 비트라인 GBL1T, GBL3T은 매트 MAT1에 위치하고, 글로벌 비트라인 GBL0B, GBL2B은 매트 MAT2에 위치한다.
이에 따라, 매트 MAT1의 로컬 비트라인 LBL1B, LBL3B은 인접한 센스앰프 MCSA1, MCSA2와 연결된다. 반면에, 매트 MAT1의 로컬 비트라인 LBL0B, LBL2B는 글로벌 비트라인 GBL0B, GBL2B, 스위칭부(260)를 통해 센스앰프 MCSA3, MCSA4와 연결된다.
그리고, 매트 MAT2의 로컬 비트라인 LBL0T, LBL2T는 스위칭부(260)를 통해 센스앰프 MCSA3, MCSA4와 연결된다. 그리고, 매트 MAT2의 로컬 비트라인 LBL1T, LBL3T는 글로벌 비트라인 GBL1T, GBL3T을 통해 센스앰프 MCSA1, MCSA2와 연결된다.
이에 따라, 매트 MAT2의 로컬 비트라인 LBL0T, LBL2T은 인접한 센스앰프 MCSA3, MCSA4와 연결된다. 반면에, 매트 MAT2의 로컬 비트라인 LBL1T, LBL3T는 글로벌 비트라인 GBL1T GBL3T, 스위칭부(250)를 통해 센스앰프 MCSA1, MCSA2와 연결된다.
그리고, 스위칭부(250)는 스위칭신호 SWC0에 대응하여 센스앰프 MCSA1, MCSA2와 매트 MAT1 사이의 연결을 선택적으로 제어한다. 이러한 스위칭부(250)는 복수의 스위칭 소자 SW13~SW16를 포함한다. 여기서, 스위칭 소자 SW13, SW15는 스위칭신호 SWC0에 대응하여 센스앰프 MCSA1, MCSA2와 글로벌 비트라인 GBL1T, GBL3T 사이의 연결을 선택적으로 제어한다. 그리고, 스위칭 소자 SW14, SW16는 스위칭신호 SWC0에 대응하여 센스앰프 MCSA1, MCSA2와 로컬 비트라인 LBL1B, LBL3B 사이의 연결을 선택적으로 제어한다.
그리고, 스위칭부(260)는 스위칭신호 SWC1에 대응하여 센스앰프 MCSA3, MCSA4와 매트 MAT2 사이의 연결을 선택적으로 제어한다. 이러한 스위칭부(260)는 복수의 스위칭 소자 SW17~SW20를 포함한다. 여기서, 스위칭 소자 SW17, SW19는 스위칭신호 SWC1에 대응하여 센스앰프 MCSA3, MCSA4와 로컬 비트라인 LBL0T, LBL2T 사이의 연결을 선택적으로 제어한다. 그리고, 스위칭 소자 SW18, SW20는 스위칭신호 SWC1에 대응하여 센스앰프 MCSA3, MCSA4와 글로벌 비트라인 GBL0B, GBL2B 사이의 연결을 선택적으로 제어한다.
또한, 스위칭부(270)는 스위칭신호 SWC2에 대응하여 센스앰프 MCSA3, MCSA4와 매트 MAT3 사이의 연결을 선택적으로 제어한다. 이러한 스위칭부(270)는 복수의 스위칭 소자 SW21~SW24를 포함한다. 여기서, 스위칭 소자 SW21, SW23는 스위칭신호 SWC2에 대응하여 센스앰프 MCSA3, MCSA4와 글로벌 비트라인 GBL4, GBL5 사이의 연결을 선택적으로 제어한다. 그리고, 스위칭 소자 SW22, SW24는 스위칭신호 SWC2에 대응하여 센스앰프 MCSA3, MCSA4와 로컬 비트라인 LBL1C, LBL3C 사이의 연결을 선택적으로 제어한다.
위의 설명에서 도면부호 뒤의 "T"는 정(True) 비트라인을 나타내는 것이고, "B"는 부(Bar) 비트라인을 나타내는 것이다. 예를 들어, 매트 MAT2의 워드라인 WL이 활성화된다고 가정한다. 그러면, 스위칭신호 SWC2가 활성화되어 센스앰프 MCSA3, MCSA4가 동작하게 된다.
로컬 비트라인 LBL0T, LBL2T은 스위칭부(260)를 통해 인접한 센스앰프 MCSA3, MCSA4에 연결되며 정 비트라인으로 동작한다. 그리고, 글로벌 비트라인 GBL0B, GBL2B와 연결된 로컬 비트라인 LBL0B, LBL2B는 센스앰프 MCSA3, MCSA4의 동작시 부 비트라인으로 동작하게 된다.
즉, 2개의 매트 MAT1, MAT2 당 한 개의 센스앰프 MCSA1가 동작하게 된다. 매트 MAT2를 기준으로 봤을 때 매트 MAT2에 위치한 로컬 비트라인 LBL0T, LBL2T은 정 비트라인이 되고, 인접한 매트 MAT1에 위치한 로컬 비트라인 LBL0B, LBL2B은 부 비트라인이 되어 레퍼런스로 동작한다.
도 16의 실시예는 오픈 비트라인 구조에서 폴디드 비트라인 센싱 동작을 적용한 실시예이다. 도 16의 실시예에서는 인접한 매트의 비트라인을 부 비트라인으로 사용하므로 도 15에 대비하여 볼 때 별도의 로딩부(210)가 불필요하다.
그리고, 매트 MAT2의 로컬 비트라인 LBL0T는 단독으로 센스앰프 MCSA3와 연결되지만, 매트 MAT1의 로컬 비트라인 LBL0B은 글로벌 비트라인 GBL0B를 통해 센스앰프 MCSA3와 연결되므로 매트의 사이사이 영역에 모두 센스앰프를 구비할 필요가 없다. 그러므로, 본 발명의 실시예는 센스앰프의 개수를 줄여 전체 뱅크의 면적을 줄일 수 있다.
도 17은 본 발명의 다른 실시예에 따른 반도체 장치의 구성도이다.
도 17의 실시예에 따른 반도체 장치(200)는 복수의 매트 MAT1~MAT4, 복수의 센스앰프 MCSA0~MCSA3, 로딩부(280, 290), 복수의 스위칭부(300~330) 및 복수의 스위칭 그룹 G1~G4을 포함한다.
복수의 매트 MAT1~MAT4는 각각 로컬 비트라인과 글로벌 비트라인을 통해 복수의 센스앰프 MCSA0~MCSA3와 연결된다. 즉, 매트 MAT1는 로컬 비트라인 LBL0a~LBL3a, 글로벌 비트라인 GBL0, GBL2과 연결된다. 그리고, 매트 MAT2는 로컬 비트라인 LBL0b~LBL3b, 글로벌 비트라인 GBL1, GBL3과 연결된다. 또한, 매트 MAT3는 로컬 비트라인 LBL0c~LBL3c, 글로벌 비트라인 GBL1, GBL3과 연결된다. 또한, 매트 MAT4는 로컬 비트라인 LBL0d~LBL3d, 글로벌 비트라인 GBL1, GBL3과 연결된다.
글로벌 비트라인 GBL0, GBL2은 매트 MAT1를 걸쳐 인접한 센스앰프 MCSA0, MCSA2에 연결된다. 그리고, 글로벌 비트라인 GBL1, GBL3은 매트 MAT2~MAT4를 걸쳐 센스앰프 MCSA1, MCSA3에 연결된다. 그리고, 센스앰프 MCSA0, MCSA2는 매트 MAT1의 일측 에지 영역에 배치된다. 센스앰프 MCSA1, MCSA3는 매트 MAT4의 일측 에지 영역에 배치된다.
그리고, 스위칭부(300, 310)는 매트 MAT1와 매트 MAT2 사이의 영역에 배치된다. 그리고, 스위칭부(300)는 매트 선택 정보를 포함하는 로오 어드레스 XADD에 대응하여 글로벌 비트라인 GBL0과 글로벌 비트라인 GBL1 사이의 연결을 제어한다. 또한, 스위칭부(310)는 로오 어드레스 XADD에 대응하여 글로벌 비트라인 GBL2과 글로벌 비트라인 GBL3 사이의 연결을 제어한다.
스위칭부(320, 330)는 매트 MAT3와 매트 MAT4 사이의 영역에 배치된다. 그리고, 스위칭부(320)는 로오 어드레스 XADD에 대응하여 매트 MAT3의 글로벌 비트라인 GBL1과 매트 MAT4의 글로벌 비트라인 GBL1 사이의 연결을 제어한다. 또한, 스위칭부(330)는 로오 어드레스 XADD에 대응하여 매트 MAT3의 글로벌 비트라인 GBL3과 매트 MAT4의 글로벌 비트라인 GBL3 사이의 연결을 제어한다.
복수의 스위칭 그룹 G1~G4은 로오 어드레스 XADD에 대응하여 로컬 비트라인과 글로벌 비트라인 사이의 연결을 선택적으로 제어한다. 즉, 스위칭 그룹 G1은 로컬 비트라인 LBL0a~LBL3a과 글로벌 비트라인 GBL0~GBL3 사이의 연결을 각각 제어한다. 그리고, 스위칭 그룹 G2은 로컬 비트라인 LBL0b~LBL3b과 글로벌 비트라인 GBL0~GBL3 사이의 연결을 각각 제어한다. 그리고, 스위칭 그룹 G3은 로컬 비트라인 LBL0c~LBL3c과 글로벌 비트라인 GBL0~GBL3 사이의 연결을 각각 제어한다. 또한, 스위칭 그룹 G4은 로컬 비트라인 LBL0d~LBL3d과 글로벌 비트라인 GBL0~GBL3 사이의 연결을 각각 제어한다.
그리고, 로딩부(280)는 센스앰프 MCSA0, MCSA2의 동작시 레퍼런스 전압을 공급한다. 이러한 로딩부(280)는 센스앰프 MCSA0에 연결된 커패시터 C4와 센스앰프 MCSA2와 연결된 커패시터 C6를 포함한다.
매트 MAT1의 글로벌 비트라인 GBL0이 선택되는 경우 커패시터 C4와 연결된 레퍼런스 라인 GBL0B이 동작하게 된다. 그리고, 매트 MAT1의 글로벌 비트라인 GBL2이 선택되는 경우 커패시터 C6와 연결된 레퍼런스 라인 GBL2B이 동작하게 된다.
또한, 로딩부(290)는 센스앰프 MCSA1, MCSA3의 동작시 레퍼런스 전압을 공급한다. 이러한 로딩부(290)는 센스앰프 MCSA1에 연결된 커패시터 C5와 센스앰프 MCSA3와 연결된 커패시터 C7을 포함한다.
매트 MAT2~MAT4의 글로벌 비트라인 GBL1이 선택되는 경우 커패시터 C5와 연결된 레퍼런스 라인 GBL1B이 동작하게 된다. 그리고, 매트 MAT2~MAT4의 글로벌 비트라인 GBL3이 선택되는 경우 커패시터 C7과 연결된 레퍼런스 라인 GBL3B이 동작하게 된다.
도 17의 실시예는 복수의 매트 MAT1~MAT4 사이사이 영역에 센스앰프를 배치하는 것이 아니라 첫 번째 매트 MAT1의 에지 영역에 센스앰프 MCSA0, MCSA2를 배치하고, 마지막 매트 MAT4의 에지 영역에 센스앰프 MCSA1, MCSA3를 배치한다. 그리고, 복수의 매트 MAT1~MAT4 사이사이 영역에는 스위칭부(300~330)만 배치한다.
예를 들어, 매트 MAT1의 워드라인 WL이 활성화된다고 가정한다. 로오 어드레스 XADD에 대응하여 해당하는 매트 MAT1가 선택되는 경우 복수의 스위칭 그룹 G1~G4 중 선택된 매트 MAT1와 대응하는 스위칭 그룹 G1만 턴 온 되고 나머지 스위칭 그룹 G2~G4은 턴 오프 상태가 된다. 즉, 매트 MAT1과 인접한 스위칭 그룹 G1과 스위칭부(300, 310)가 연결되고 나머지 스위칭 그룹들 G2~G4과 스위칭부(320, 330)는 차단된다.
스위칭부(300~330)와 스위칭 그룹 G1~G4의 연결 또는 차단 상태에 따라 비트라인이 연결되는 경로를 살펴보면 다음과 같다. 워드라인 WL이 활성화되면 해당하는 매트의 로컬 비트라인 LBL0a~LBL3a이 매트 MAT1에 인접한 스위칭 그룹 G1을 통해서 글로벌 비트라인 GBL0~GBL3과 연결된다.
글로벌 비트라인 GBL0은 로컬 비트라인 LBL0a, 센스앰프 MCSA0 및 레퍼런스 라인 GBL0B과 연결된다. 그리고, 글로벌 비트라인 GBL1은 로컬 비트라인 LBL1a, 센스앰프 MCSA1 및 레퍼런스 라인 GBL1B와 연결된다. 글로벌 비트라인 GBL2은 로컬 비트라인 LBL2a, 센스앰프 MCSA2 및 레퍼런스 라인 GBL2B와 연결된다. 그리고, 글로벌 비트라인 GBL3은 로컬 비트라인 LBL3a, 센스앰프 MCSA3 및 레퍼런스 라인 GBL3B과 연결된다.
매트 MAT1에 있는 로컬 비트라인 LBL0a~LBL3a은 해당하는 센스앰프 MCSA0~MCSA3에 트루 비트라인으로 연결된다. 그리고, 각각의 센스앰프 MCSA0~MCSA3에 인접한 로딩부(280, 290)의 커패시터 C4~C7가 레퍼런스 비트라인으로 동작한다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 참고적으로, 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시 예에 따라 달라질 수 있다.
또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 로직 게이트(LOGIC GATE)의 구성은 변경될 수 있다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.

Claims (20)

  1. 오프셋 보상 구간에서 연결 제어신호에 대응하여 비트라인 쌍과 센싱 비트라인 쌍 사이의 연결을 선택적으로 제어하고, 상기 오프셋 보상 구간에서 풀다운 전원라인을 비트라인 프리차지전압 레벨로 프리차지시키는 센스앰프; 및
    상기 오프셋 보상 구간에서 풀다운 제어신호에 대응하여 상기 풀다운 전원라인의 전압을 일정 레벨 상승시키는 풀다운 전압 제어부를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서, 상기 풀다운 전압 제어부는
    상기 풀다운 제어신호에 대응하여 접지전압을 선택적으로 공급하는 제 1풀다운 구동소자; 및
    상기 풀다운 전원 노드와 상기 제 1풀다운 구동소자 사이에 연결되어 드레인 단자와 게이트 단자가 공통 연결된 제 2풀다운 구동소자를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서, 상기 풀다운 전압 제어부는
    드레인 단자와 소스 단자가 접지전압 인가단에 공통 연결된 제 3풀다운 구동소자; 및
    상기 풀다운 전원라인과 상기 제 3풀다운 구동소자 사이에 연결되어 게이트 단자를 통해 풀다운 제어신호가 인가되는 제 4풀다운 구동소자를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서, 상기 풀다운 전압 제어부는
    상기 풀다운 제어신호에 대응하여 접지전압을 선택적으로 공급하는 제 5풀다운 구동소자; 및
    상기 풀다운 전원 노드와 상기 제 5풀다운 구동소자 사이에 연결되어 드레인 단자와 게이트 단자가 공통 연결된 제 1풀업 구동소자를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서, 상기 풀다운 전압 제어부는
    상기 풀다운 제어신호에 대응하여 접지전압을 선택적으로 공급하는 제 6풀다운 구동소자; 및
    상기 풀다운 전원 노드와 상기 제 6풀다운 구동소자 사이에 연결되어 게이트 단자를 통해 네가티브 바이어스를 갖는 백바이어스 전압이 인가되는 제 2풀업 구동소자를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서, 상기 풀다운 전압 제어부는
    네가티브 바이어스를 갖는 백바이어스 전압에 대응하여 접지전압을 선택적으로 공급하는 제 3풀업 구동소자; 및
    상기 풀다운 전원라인과 상기 제 3풀업 구동소자 사이에 연결되어 게이트 단자를 통해 상기 풀다운 제어신호가 인가되는 제 7풀다운 구동소자를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서, 상기 풀다운 전압 제어부는
    상기 풀다운 제어신호에 대응하여 상기 풀다운 전원라인에 구동전압을 공급하는 풀다운 구동부; 및
    레귤레이션 전압에 대응하여 가변이 가능한 상기 구동전압을 생성하는 전압 생성기를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 7항에 있어서, 상기 전압 생성기는
    분할전압과 기준전압을 비교하는 비교기;
    상기 레귤레이션 전압을 분할하여 상기 분할전압을 생성하는 복수의 저항;
    상기 구동전압의 노드와 접지전압 인가단 사이에 연결되어 게이트 단자를 통해 상기 비교기의 출력이 인가되는 제 8풀다운 구동소자;
    스위칭 제어신호에 대응하여 상기 비교기의 출력을 선택적으로 전달하는 스위칭부; 및
    상기 구동전압의 노드와 백바이어스 전압 인가단 사이에 연결되어 게이트 단자를 통해 상기 스위칭부의 출력이 인가되는 제 9풀다운 구동소자를 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제 1항에 있어서, 상기 풀다운 전압 제어부는
    정전류를 공급하는 정전류원;
    상기 풀다운 전원라인과 상기 정전류원 사이에 연결되어 게이트 단자를 통해 백바이어스 전압이 인가되는 제 4풀업 구동소자;
    상기 정전류원과 접지전압 인가단 사이에 연결되어 게이트 단자를 통해 상기 풀다운 제어신호가 인가되는 제 10풀다운 구동소자; 및
    상기 정전류원과 상기 제 4풀업 구동소자의 공통 연결 노드와 접지전압 인가단 사이에 연결되는 커패시터를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 1항에 있어서, 상기 풀다운 전압 제어부는
    상기 풀다운 전원라인의 전압과 기준전압을 비교하여 상기 풀다운 제어신호를 출력하는 비교기; 및
    상기 풀다운 전원라인과 접지전압 인가단 사이에 연결되어 게이트 단자를 통해 상기 풀다운 제어신호가 인가되는 제 11풀다운 구동소자를 포함하며,
    상기 풀다운 전압 제어부는 로오 디코더 내에 위치하는 것을 특징으로 하는 반도체 장치.
  11. 제 1항에 있어서, 상기 풀다운 전압 제어부는
    센싱 인에이블신호를 일정시간 지연하는 복수의 지연부;
    상기 센싱 인에이블신호와 상기 복수의 지연부의 출력을 조합하여 상기 풀다운 제어신호를 출력하는 조합부; 및
    상기 풀다운 전원라인과 접지전압 인가단 사이에 연결되어 게이트 단자를 통해 상기 풀다운 제어신호가 인가되는 제 12풀다운 구동소자를 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제 1항에 있어서, 상기 오프셋 보상 구간은
    워드라인이 활성화되기 이전에 상기 연결 제어신호에 대응하여 비트라인과 센싱 비트라인 바가 연결되고 비트라인 바와 센싱 비트라인이 연결되는 구간인 것을 특징으로 하는 반도체 장치.
  13. 프리 센싱 구간에서 비트라인 쌍과 센싱 비트라인 쌍이 분리된 상태에서 상기 센싱 비트라인 쌍의 센싱 동작이 수행되는 복수의 센스앰프;
    복수의 로컬 비트라인과 복수의 글로벌 비트라인을 각각 포함하며, 상기 복수의 로컬 비트라인 중 일부는 상기 복수의 글로벌 비트라인을 통해 상기 복수의 센스앰프와 연결되는 복수의 매트; 및
    스위칭신호에 대응하여 상기 복수의 센스앰프와 상기 복수의 로컬 비트라인과 복수의 글로벌 비트라인 사이의 연결을 제어하는 스위칭부를 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제 13항에 있어서,
    상기 복수의 매트 중 제 1매트와 제 2매트는 인접하게 배치되며,
    상기 제 1매트에 구비되는 로컬 비트라인은 상기 제 2매트의 글로벌 비트라인을 통해 상기 제 2매트에 인접한 센스앰프와 연결되고,
    상기 제 2매트에 구비되는 로컬 비트라인은 상기 제 1매트의 글로벌 비트라인을 통해 상기 제 1매트에 인접한 센스앰프와 연결되며,
    상기 제 1매트의 에지 영역에 배치되며 상기 제 1매트와 인접한 센스앰프의 로딩을 보정하는 로딩부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제 13항에 있어서,
    상기 복수의 매트 중 제 1매트와 제 2매트는 인접하게 배치되며,
    상기 제 1매트에 구비되는 로컬 비트라인은 상기 제 2매트의 글로벌 비트라인을 통해 상기 제 2매트에 인접한 센스앰프와 연결되고,
    상기 제 2매트에 구비되는 로컬 비트라인은 상기 제 1매트의 글로벌 비트라인을 통해 상기 제 1매트에 인접한 센스앰프와 연결되며,
    제 1매트의 로컬 비트라인과 제 2매트의 로컬 비트라인이 하나의 센스앰프와 연결되는 것을 특징으로 하는 반도체 장치.
  16. 제 13항에 있어서, 상기 복수의 센스앰프는
    오프셋 보상 구간에서 연결 제어신호에 대응하여 상기 비트라인 쌍과 상기 센싱 비트라인 쌍 사이의 연결을 선택적으로 제어하고, 상기 오프셋 보상 구간에서 풀다운 전원라인을 비트라인 프리차지전압 레벨로 프리차지시키며,
    상기 오프셋 보상 구간에서 풀다운 제어신호에 대응하여 상기 풀다운 전원라인의 전압을 일정 레벨 상승시키는 풀다운 전압 제어부를 포함하는 것을 특징으로 하는 반도체 장치.
  17. 복수의 로컬 비트라인과 복수의 글로벌 비트라인을 각각 포함하는 복수의 매트;
    상기 복수의 매트의 양측 에지 영역에 배치된 복수의 센스앰프;
    상기 복수의 매트의 사이사이 영역에 배치되고 매트 선택 정보를 포함하는 로오 어드레스에 대응하여 상기 복수의 글로벌 비트라인의 연결을 선택적으로 연결되는 복수의 스위칭부;
    상기 복수의 매트에 대응하여 구비되고 상기 복수의 로컬 비트라인과 상기 복수의 글로벌 비트라인 사이의 연결을 선택적으로 제어하는 복수의 스위칭 그룹; 및
    상기 복수의 매트의 양측 에지 영역에 배치되며 인접한 센스앰프의 로딩을 보정하는 로딩부를 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제 17항에 있어서,
    상기 복수의 매트 중 어느 하나의 매트가 선택되면 선택된 매트와 인접한 스위칭부와 스위칭 그룹만 턴 온 상태가 되고 나머지 스위칭부와 스위칭 그룹은 턴 오프 상태가 되는 것을 특징으로 하는 반도체 장치.
  19. 제 17항에 있어서,
    상기 복수의 매트 중 제 1매트가 선택된 경우
    상기 제 1매트의 로컬 비트라인 중 일부는 제 1그룹의 글로벌 비트라인을 통해 제 1매트와 인접한 센스앰프와 연결되고, 나머지 일부는 제 2그룹의 글로벌 비트라인을 통해 제 2매트와 인접한 센스앰프와 연결되는 것을 특징으로 하는 반도체 장치.
  20. 제 17항에 있어서, 상기 복수의 센스앰프는
    오프셋 보상 구간에서 연결 제어신호에 대응하여 비트라인 쌍과 센싱 비트라인 쌍 사이의 연결을 선택적으로 제어하고, 상기 오프셋 보상 구간에서 풀다운 전원라인을 비트라인 프리차지전압 레벨로 프리차지시키며,
    상기 오프셋 보상 구간에서 풀다운 제어신호에 대응하여 상기 풀다운 전원라인의 전압을 일정 레벨 상승시키는 풀다운 전압 제어부를 포함하는 것을 특징으로 하는 반도체 장치.
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