KR20200113388A - 메모리 - Google Patents

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Abstract

메모리는, 풀업 전원단과 풀다운 전원단으로 공급되는 전압을 이용해 동작하고, 오프셋 캔슬링 구간에서는 자신의 오프셋을 제1비트라인과 제2비트라인에 반영하고, 증폭 구간에서는 상기 제1비트라인과 상기 제2비트라인 간의 전압 차이를 증폭하는 비트라인 센스앰프 회로; 제1풀업 전압을 다운 컨버팅해 제2풀업 전압을 생성해 제1노드로 공급하는 제1다운 컨버터; 상기 제1노드에 연결된 캐패시터; 상기 오프셋 캔슬링 구간 이전에 상기 캐패시터에 상기 제1풀업 전압을 충전하기 위한 충전부; 및 상기 오프셋 캔슬링 구간에 상기 제1노드의 전압을 상기 풀업 전원단으로 공급하는 제1풀업 공급부를 포함할 수 있다.

Description

메모리 {MEMORY}
본 특허 문헌은 메모리에 관한 것으로, 더욱 자세하게는 비트라인 센스앰프 회로에 관한 것이다.
메모리는 외부에서 입력되는 데이터를 쓰고(write), 저장된(쓰여진) 데이터를 읽는(read) 동작을 기본으로 한다. 데이터를 보관하는 기본단위를 셀(cell)이라고 하는데, 메모리는 하나의 데이터를 저장하기 위하여 하나의 캐패시터(capacitor)를 구비한다. 캐패시터에 저장되어 있는 데이터를 읽어내고 이를 정확히 외부에 전달하기 위해서는 셀에 저장되어 있는 데이터의 극성을 정확히 판단해야 한다. 메모리 장치에서는 데이터를 판단/증폭시키는 증폭기 회로로서 비트라인 센스앰프(BLSA: BitLine Sense Amplifier)를 구비하고 있다.
도 1은 종래의 비트라인 센스앰프 회로(100)를 도시한 도면이다.
도 1을 참조하면, 비트라인 센스앰프 회로(100)는 제1비트라인(BLT)과 제2비트라인(BLB) 간에 크로스 커플드(cross-coupled) 형태로 연결된 제1인버터(110)와 제2인버터(120)를 포함한다. 설명의 편의를 위해 제1비트라인(BLT) 측의 메모리 셀(CELL11)과 제2비트라인(BLB) 측의 메모리 셀(CELL12)을 비트라인 센스앰프(100)와 같이 도시했다.
비트라인 센스앰프 회로(100)의 증폭 동작 이전에 비트라인 쌍(BL, BLB)은 동일한 전압 레벨로 프리차지되어 있을 수 있다. 그러다가 0번 워드라인(WL0)이 활성화되면 0번 워드라인(WL0)에 연결되어 있는 메모리 셀(CELL11)의 셀 트랜지스터(T11)의 채널을 통해 캐패시터(C11)에 저장된 데이터가 제1비트라인(BLT)으로 흘러들어가는 차지 쉐어링(charge sharing) 동작이 수행될 수 있다. 차지 쉐어링 동작에 의해 제1비트라인(BLT)의 전압 레벨은 데이터의 논리값에 따라 프리차지 전압 레벨보다 조금 높아지거나 조금 낮아질 수 있다. 이때 제2비트라인(BLB)은 프리차지 전압 레벨을 그대로 유지할 수 있다.
차지 쉐어링 동작 이후 비트라인 센스앰프 회로(100)의 풀업 전압단(RTO)과 풀업 전압이 공급되고 풀다운 전압단(SB)에 풀다운 전압이 공급되어 비트라인 센스앰프(100)가 활성화될 수 있다. 비트라인 센스앰프 회로(100)는 제1비트라인(BLT)과 제2비트라인(BLB)의 전위차를 인식하여 전위가 높은 곳은 더욱 높게 전위가 낮은 곳은 더욱 낮게 증폭시킬 수 있다.
이상적으로 비트라인 센스앰프 회로(100)는 비트라인쌍(BL, BLB) 양단의 전위차(dV)가 조금이라도 있으면 이를 정확히 센싱하여 증폭할 수 있어야 하나 현실적으로는 그렇지 못하다. 비트라인 센스앰프 회로(100)가 정확하게 동작하기 위한 비트라인쌍(BLT, BLB) 양단의 전위차(dV)의 최소값을 오프셋(offset) 전압이라고 한다. 비트라인쌍(BLT, BLB) 양단의 전위차(dV)가 오프셋 전압보다 작은 경우에 비트라인 센스앰프(100)는 정확한 증폭 및 센싱 동작을 수행하지 못할 수 있다. 오프셋 전압이 생기는 인자로는 인버터들(110, 120)의 미스매치(mismatch)를 들 수 있다. 센싱 및 증폭을 담당하는 인버터들(110, 120)의 PMOS 트랜지스터들(111, 121)과 NMOS 트랜지스터들(112, 122)이 동일하게 제작되어야 하나, 현실에서는 구조적으로 레이아웃이 정확히 대칭적으로 그려지지 못하는 문제와 대칭적으로 그렸어도 패턴이 동일하게 형성되지 못하는 문제, 콘텍(contact)이 동일하게 정의(define)되지 못하는 문제 등으로 미스매치는 언제나 존재할 수 있다.
본 발명의 실시예들은 오프셋을 줄인 비트라인 센스앰프 회로를 제공할 수 있다.
본 발명의 일실시예에 따른 메모리는, 풀업 전원단과 풀다운 전원단으로 공급되는 전압을 이용해 동작하고, 오프셋 캔슬링 구간에서는 자신의 오프셋을 제1비트라인과 제2비트라인에 반영하고, 증폭 구간에서는 상기 제1비트라인과 상기 제2비트라인 간의 전압 차이를 증폭하는 비트라인 센스앰프 회로; 제1풀업 전압을 다운 컨버팅해 제2풀업 전압을 생성해 제1노드로 공급하는 제1다운 컨버터; 상기 제1노드에 연결된 캐패시터; 상기 오프셋 캔슬링 구간 이전에 상기 캐패시터에 상기 제1풀업 전압을 충전하기 위한 충전부; 및 상기 오프셋 캔슬링 구간에 상기 제1노드의 전압을 상기 풀업 전원단으로 공급하는 제1풀업 공급부를 포함할 수 있다.
본 발명의 실시예들에 따르면, 비트라인 센스앰프 회로의 오프셋을 줄일 수 있다.
도 1은 종래의 비트라인 센스앰프 회로(100)를 도시한 도면.
도 2는 본 발명의 일실시예에 따른 메모리의 구성도.
도 3은 동작 구간 별로 도 2의 신호들(WL0, ISO, OC, BLEQ, CHARGE, SAP1, SAP2, SAP3, SAN, SAEQ)의 레벨을 도시한 타이밍도.
도 4는 오프셋 캔슬링 구간(OCP)에서 비트라인 센스앰프 회로(210)의 연결상태를 도시한 도면.
도 5는 증폭 구간(AMP)에서 비트라인 센스앰프 회로(210)의 연결상태를 도시한 도면.
도 6은 제1비트라인(BLT)과 제2비트라인(BLB)의 전압 변화를 나타낸 도면.
도 7은 제1노드(A)의 전압 변화를 나타낸 도면.
도 8은 도 2의 제1다운 컨버터(231)의 일실시예 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2는 본 발명의 일실시예에 따른 메모리의 구성도이다.
도 2를 참조하면, 메모리는 비트라인 센스앰프 회로(210), 제1다운 컨버터(231), 제2다운 컨버터(232), 캐패시터(240), 충전부(250), 제1풀업 공급부(261), 제2풀업 공급부(262), 제3풀업 공급부(263), 풀다운 공급부(270), 전원 균등화부(280) 및 메모리 셀들(CELL21, CELL22)을 포함할 수 있다.
비트라인 센스앰프 회로(210)는 풀업 전원단(RTO)과 풀다운 전원단(SB)으로 공급되는 전압을 이용해 동작하고, 오프셋 캔슬링 구간에서는 자신의 오프셋을 제1비트라인(BLT)과 제2비트라인(BLB)에 반영하고, 증폭 구간에서는 제1비트라인(BLT)과 제2비트라인(BLB)의 전압 차이를 증폭할 수 있다. 비트라인 센스앰프 회로(210)는 제1증폭부(211), 제2증폭부(212), 고립 스위치들(213, 214), 오프셋 캔슬링 스위치들(215, 216) 및 균등화부(217)를 포함할 수 있다.
제1증폭부(211)는 증폭 동작의 활성화시에 제1비트라인(BLT)의 전압을 반전해 제2비트라인(BLB)을 구동할 수 있다. 제1증폭부(211)는 풀업 전원단(RTO)의 전압과 풀다운 전원단(SB)의 전압을 이용해 동작할 수 있다. 제1증폭부(211)의 증폭 동작은 풀업 전원단(RTO)과 풀다운 전원단(SB)으로 동작에 필요한 전압들이 공급되고, 고립 스위치들(213, 214)이 턴온되는 경우에 활성화될 수 있다. 제1증폭부(211)는 제1NMOS 트랜지스터(MN1)와 제1PMOS 트랜지스터(MP1)를 포함할 수 있다. 제1NMOS 트랜지스터(MN1)는 제1비트라인(BLT)의 전압에 응답해 제2이너 노드(SA_BLB)를 풀다운 전원단(SB)의 전압을 이용해 구동할 수 있다. 제1PMOS 트랜지스터(MP1)는 제1이너 노드(SA_BLT)의 전압에 응답해 제2이너 노드(SA_BLB)를 풀업 전원단(RTO)의 전압을 이용해 구동할 수 있다.
제2증폭부(212)는 증폭 동작의 활성화시에 제2비트라인(BLB)의 전압을 반전해 제1비트라인(BLT)을 구동할 수 있다. 제2증폭부(212)는 풀업 전원단(RTO)의 전압과 풀다운 전원단(SB)의 전압을 이용해 동작할 수 있다. 증폭부(212)의 증폭 동작은 풀업 전원단(RTO)과 풀다운 전원단(SB)으로 동작에 필요한 전압들이 공급되고, 고립 스위치들(213, 214)이 턴온되는 경우에 활성화될 수 있다. 제2증폭부(212)는 제2NMOS 트랜지스터(MN2)와 제2PMOS 트랜지스터(MP2)를 포함할 수 있다. 제2NMOS 트랜지스터(MN2)는 제2비트라인(BLB)의 전압에 응답해 제1이너 노드(SA_BLT)를 풀다운 전원단(SB)의 전압을 이용해 구동할 수 있다. 제2PMOS 트랜지스터(MP2)는 제2이너 노드(SA_BLB)의 전압에 응답해 제1이너 노드(SA_BLT)를 풀업 전원단(RTO)의 전압을 이용해 구동할 수 있다.
제1고립 스위치(213)는 고립(isolation) 신호(ISO)에 응답해 제1비트라인(BLT)과 제1이너 노드(SA_BLT)를 전기적으로 연결할 수 있으며, 제2고립 스위치(214)는 고립 신호(ISO)에 응답해 제2비트라인(BLB)과 제2이너 노드(SA_BLB)를 전기적으로 연결할 수 있다. 고립 스위치들(213, 214)은 고립 신호(ISO)가 하이 레벨로 활성화되면 턴온되고 고립 신호(ISO)가 로우 레벨로 비활성화되면 오프될 수 있다.
제1오프셋 캔슬링 스위치(215)는 오프셋 캔슬링(offset cancalling) 신호(OC)에 응답해 제1비트라인(BLT)과 제2이너 노드(SA_BLB)를 전기적으로 연결할 수 있으며, 제2오프셋 캔슬링 스위치(216)는 오프셋 캔슬링 신호(OC)에 응답해 제2비트라인(BLB)과 제1이너 노드(SA_BLT)를 전기적으로 연결할 수 있다.
균등화부(217)는 균등화 신호(BLEQ)가 하이로 활성화되면 제1이너 노드(SA_BLT)와 제2이너 노드(SA_BLB)에 프리차지 전압(VBLP)을 공급할 수 있다. 여기서 프리차지 전압(VBLP)은 제2풀업 전압(VCORE)과 접지 전압(VSS) 사이의 전압 레벨을 가질 수 있으며, 바람직하게는 제2풀업 전압(VCORE)과 접지 전압(VSS)의 중간 레벨일 수 있다. 균등화부(240)는 3개의 NMOS 트랜지스터들(218~220)을 포함할 수 있다.
제1다운 컨버터(231)는 제1풀업 전압(VDD)을 다운 컨버팅해 제2풀업 전압(VCORE)을 생성해 제1노드(A)로 공급할 수 있다. 제1다운 컨버터는 제1노드(A)의 전압 레벨이 제2풀업 전압(VCORE)의 목표 레벨보다 낮으면 제1노드(A)를 풀업 구동하는 방식으로 동작할 수 있다. 제2풀업 전압(VCORE)은 제1풀업 전압(VDD)을 다운 컨버팅해 생성한 전압이므로, 제2풀업 전압(VCORE)의 레벨은 제1풀업 전압(VDD)보다 낮을 수 있다. 제1풀업 전압(VDD)은 전원전압일 수 있으며, 제2풀업 전압(VCORE)은 코어전압일 수 있다.
충전부(250)는 충전 신호(CHARGE)에 응답해 제1노드(A)에 연결된 캐패시터(240)를 제1풀업 전압(VDD)을 이용해 충전할 수 있다. 충전부(250)는 충전 신호(CHARGE)가 하이 레벨로 활성화되면 캐패시터(240)와 제1풀업 전압(VDD)을 전기적으로 연결하고, 충전 신호(CHARGE)가 로우 레벨로 활성화되면 캐패시터(240)와 제1풀업 전원(VDD) 간의 연결을 차단할 수 있다. 제1풀업 공급부(261)는 제1풀업 공급 신호(SAP1)에 응답해 제1노드(A)의 전압을 풀업 전원단(RTO)에 공급할 수 있다.
제2풀업 공급부(262)는 제2풀업 공급 신호(SAP2)에 응답해 제1풀업 전압(VDD)을 풀업 전원단(RTO)에 공급할 수 있다.
제2다운 컨버터(232)는 제1풀업 전압(VDD)을 다운 컨버팅해 제2풀업 전압(VCORE)을 생성할 수 있다. 그리고 제3풀업 공급부(263)는 제3풀업 공급 신호(SAP3)에 응답해 제2다운 컨버터(232)가 생성한 제2풀업 전압(VCORE)을 풀업 전원단(RTO)에 공급할 수 있다.
풀다운 공급부(270)는 풀다운 공급 신호(SAN)에 응답해 풀다운 전원단(SB)에 접지 전압(VSS)을 인가할 수 있다.
전원 균등화부(280)는 전원 균등화 신호(SAEQ)에 응답해 풀업 전원단(RTO)과 풀다운 전원단(SB)에 프리차지 전압(VBLP)을 공급할 수 있다. 전원 균등화부(280)는 3개의 NMOS 트랜지스터들(281~283)을 포함할 수 있다.
도 3은 동작 구간 별로 도 2의 신호들(WL0, ISO, OC, BLEQ, CHARGE, SAP1, SAP2, SAP3, SAN, SAEQ)의 레벨을 도시한 타이밍도이다. 도 4는 오프셋 캔슬링 구간(OCP)에서 비트라인 센스앰프 회로(210)의 연결상태를 도시한 도면이고, 도 5는 증폭 구간(AMP)에서 비트라인 센스앰프 회로(210)의 연결상태를 도시한 도면이다. 한편, 도 6은 제1비트라인(BLT)과 제2비트라인(BLB)의 전압 변화를 나타낸 도면이고, 도 7은 제1노드(A)의 전압 변화를 나타낸 도면이다.
이하에서는 도 3 내지 도 7을 참조해, 도 2의 메모리의 동작에 대해 알아보기로 한다. 이하에서는 워드라인(WL0)에 연결된 메모리 셀(CELL21)의 데이터가 억세스되는 것을 예시하기로 한다.
도 3을 참조하면, 메모리로 인가된 액티브 명령(ACT)에 응답해 먼저, 충전 신호(CHARGE)가 활성화될 수 있다. 충전 신호(CHARGE)의 활성화에 의해 제1노드(A)의 캐패시터(240)는 제1풀업 전압(VDD)의 레벨로 충전될 수 있다. 충전 신호(CHARGE)가 비활성화되고 오프셋 캔슬링 구간(OCP)이 시작될 수 있다. 오프셋 캔슬링 구간(OCP)에서는 균등화 신호(BLEQ), 전원 균등화 신호(SAEQ), 고립 신호(ISO), 제2풀업 공급 신호(SAP2) 및 제3풀업 공급 신호(SAP3)가 비활성화되고, 오프셋 캔슬링 신호(OC), 제1풀업 공급 신호(SAP1) 및 풀다운 공급 신호(SAN)가 활성화될 수 있다. 오프셋 캔슬링 구간(OCP)에서 비트라인 센스앰프 회로(210)는 도 4와 같은 상태가 될 수 있다. 즉, 제1NMOS 트랜지스터(MN1)와 제2NMOS 트랜지스터(MN2)는 다이오드 커넥티드(diode-connected) 트랜지스터가되고, 풀업 전원단(RTO)에는 제1노드(A)의 전압이 공급되고 풀다운 전원단(SB)에는 접지 전압(VSS)이 공급될 수 있다. 오프셋 캔슬링 구간(OCP)에서는 제1NMOS 트랜지스터(MN1)의 문턱 전압이 제1비트라인(BLT)에 반영되고 제2NMOS 트랜지스터(MN2)의 문턱 전압이 제2비트라인(BLB)에 반영될 수 있다. 도 7을 참조하면, 충전 신호(CHARGE)가 활성화된 동안 및 오프셋 캔슬링 구간(OCP) 동안의 제1노드(A)의 전압 변화를 알 수 있다. 오프셋 캔슬링 구간(OCP)의 초기에는 비트라인 센스앰프 회로(210)에 제1풀업 전압(VDD)이 공급되다가 전압의 레벨이 점점 낮아져 제2풀업 전압(VCORE)이 공급될 수 있다. 도 6의 오프셋 캔슬링 구간(OCP)을 참조하면, 제1비트라인(BLT)과 제2비트라인(BLB)의 전압 레벨이 약간 달라진 것을 확인할 수 있는데, 이 전압 레벨의 차이가 비트라인 센스앰프 회로(210)의 오프셋을 보상하게 된다.
오프셋 캔슬링 구간(OCP) 이후에는 차지 쉐어링(charge sharing) 구간(CS)이 시작될 수 있다. 차지 쉐어링 구간(CS)에서는 워드라인(WL0)이 활성화되고 메모리 셀(CELL21)에 저장된 데이터가 제1비트라인(BLT)으로 전달될 수 있다. 차지 쉐어링 구간(CS)에서는 고립 신호(ISO), 오프셋 캔슬링 신호(OC), 충전 신호(CHARGE), 제1풀업 공급 신호(SAP1), 제2풀업 공급 신호(SAP2), 제3풀업 공급 신호(SAP3) 및 풀다운 공급 신호(SAN)가 비활성화되고, 균등화 신호(BLEQ)와 전원 균등화 신호(SAEQ)가 활성화될 수 있다. 즉, 차지 쉐어링 구간(CP)에서는 메모리 셀(CELL21)에 저장된 데이터가 제1비트라인(BLT)으로 전달되고 비트라인 센스앰프 회로(210)는 비활성화된 상태를 유지할 수 있다. 도 6의 차지 쉐어링 구간(CS)을 참조하면, 메모리 셀(CELL21)의 데이터가 제1비트라인(BLT)에 전달되는 것에 의해 제1비트라인(BLT)의 전압 레벨이 높아지는 것을 확인할 수 있다.
차지 쉐어링 구간(CS)의 종료 후에 증폭 구간(AMP)이 시작될 수 있다. 증폭 구간(AMP)에서는 제1비트라인(BLT)과 제2비트라인(BLB) 간의 전압 차이가 증폭될 수 있다. 증폭 구간(AMP)에서는 오프셋 캔슬링 신호(OC), 균등화 신호(BLEQ), 전원 균등화 신호(SAEQ)가 비활성화되고, 고립 신호(ISO)와 풀다운 공급 신호(SAN)가 활성화될 수 있다. 그리고 증폭 구간(AMP)의 초기에는 제2풀업 공급 신호(SAP2)가 활성화되고 이후에는 제3풀업 공급 신호(SAP3)가 활성화될 수 있다. 증폭 구간(AMP)에서 비트라인 센스앰프 회로(210)는 도 5와 같은 형태가 될 수 있다. 증폭 구간(AMP)에서는 제1증폭부(211)가 제1비트라인(BLT)의 전압을 반전해 제2비트라인(BLB)을 구동하고, 제2증폭부(212)가 제2비트라인(BLB)의 전압을 반전해 제1비트라인(BLT)을 구동할 수 있다. 증폭 구간(AMP)의 초기에는 상대적으로 높은 전압인 제1풀업 전압(VDD)이 증폭 동작에 사용되고 이후에는 상대적으로 낮은 전압인 제2풀업 전압(VCORE)이 증폭 동작에 사용될 수 있다. 도 6의 증폭 구간(AMP)을 참조하면, 제1비트라인(BLT)은 제2풀업 전압(VCORE)의 레벨로 증폭되고, 제2비트라인(BLB)은 접지 전압(VSS)의 레벨로 증폭되는 것을 확인할 수 있다.
메모리에 프리차지 명령이 인가되면 증폭 구간(AMP)이 종료될 수 있다. 도면의 PCG는 프리차지 명령에 의해 증폭 구간(AMP)이 종료된 이후의 프리차지 구간을 나타낼 수 있다.
비트라인 센스앰프 회로(210)는 오프셋 캔슬링 구간(OC)의 동작을 통해 제1비트라인(BLT)과 제2비트라인(BLB)에 자신의 오프셋을 반영하는데, 이에 의해 오프셋에 의한 오동작 가능성이 줄어들 수 있다. 또한, 비트라인 센스앰프 회로(210)는 오프셋 캔슬링 구간에서 캐패시터(240)에 저장된 전압을 사용해 동작하는데, 캐패시터(240)에 저장된 전압은 초기에는 제1풀업 전압(VDD)의 레벨을 가지고 있다가 제2풀업 전압(VCORE)의 레벨까지 점차로 낮아진다. 따라서 실제 증폭 구간에서 비트라인 센스앰프 회로(210)가 사용하는 전압들과 유사한 전압을 사용하게 되며, 이에 따라 더욱 정확한 오프셋을 반영할 수 있다. 또한, 단지 충전 신호(CHARGE)의 펄스 폭을 조절하는 것에 의해 오프셋 보상의 강도를 조절하는 것이 가능할 수 있다.
도 8은 도 2의 제1다운 컨버터(231)의 일실시예 구성도이다. 도 2의 제2다운 컨버터(232)도 도 8과 동일한 방식으로 설계될 수 있다.
도 8을 참조하면, 제1다운 컨버터(231)는 연산 증폭기(810), PMOS 트랜지스터(820) 및 저항들(R1, R2)을 포함할 수 있다.
저항들(R1, R2)은 제2풀업 전압(VCORE)을 전압 분배해 피드백 전압(VFB)을 생성할 수 있다. 피드백 전압(VFB)의 레벨은 (VCORE * R1) / (R1+R2) 일 수 있다.
연산 증폭기(810)는 -단자에 기준 전압(VREF)을 인가받고 + 단자에 피드백 전압(VFB)을 입력받을 수 있다. 피드백 전압(VFB)이 기준 전압(VREF)보다 높은 레벨인 경우에 연산 증폭기(810)의 출력 신호는 하이 레벨이 되고, 피드백 전압(VFB)이 기준 전압(VREF)보다 낮은 레벨인 경우에 연산 증폭기(810)의 출력 신호는 로우 레벨이 될 수 있다. PMOS 트랜지스터(820)는 연산 증폭기(810)의 출력 신호가 로우 레벨인 경우에 턴온되어 제2풀업 전압(VCORE)을 풀업 구동하고, 연산 증폭기(810)의 출력 신호가 하이 레벨인 경우에 오프될 수 있다.
연산 증폭기(810)와 PMOS 트랜지스터(820)의 동작은 기준 전압(VREF) = 피드백 전압(VFB)이 될 때까지 반복된다. 따라서 VREF = VFB = (VCORE * R1) / (R1+R2)가 되고, 이를 VCORE에 대해 정리하면 제2풀업 전압(VCORE)의 레벨은 VCORE = [VREF * (R1+R2)]/R1이 될 수 있다. [VREF * (R1+R2)]/R1가 바로 제1풀업 전압(VCORE)의 목표 레벨이 되며, 제1다운 컨버터(231)는 제2풀업 전압(VCORE)이 생성되는 출력단의 현재 레벨이 목표 레벨보다 낮을 경우에 출력단을 풀업 구동할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
210: 비트라인 센스앰프 회로
231, 232: 다운 컨버터들
240: 캐패시터 250: 충전부
261, 262, 263: 풀업 공급부들
270: 풀다운 공급부 280: 전원 균등화부
CELL21, CELL22: 메모리 셀들

Claims (10)

  1. 풀업 전원단과 풀다운 전원단으로 공급되는 전압을 이용해 동작하고, 오프셋 캔슬링 구간에서는 자신의 오프셋을 제1비트라인과 제2비트라인에 반영하고, 증폭 구간에서는 상기 제1비트라인과 상기 제2비트라인 간의 전압 차이를 증폭하는 비트라인 센스앰프 회로;
    제1풀업 전압을 다운 컨버팅해 제2풀업 전압을 생성해 제1노드로 공급하는 제1다운 컨버터;
    상기 제1노드에 연결된 캐패시터;
    상기 오프셋 캔슬링 구간 이전에 상기 캐패시터에 상기 제1풀업 전압을 충전하기 위한 충전부; 및
    상기 오프셋 캔슬링 구간에 상기 제1노드의 전압을 상기 풀업 전원단으로 공급하는 제1풀업 공급부
    를 포함하는 메모리.
  2. 제 1항에 있어서,
    상기 증폭 구간의 초기 구간에 상기 제1풀업 전압을 상기 풀업 전원단으로 공급하는 제2풀업 공급부;
    상기 증폭 구간의 초기 구간 이후에 상기 제2풀업 전압을 상기 풀업 전원단으로 공급하는 제3풀업 공급부; 및
    상기 오프셋 캔슬링 구간과 상기 증폭 구간에서 상기 풀다운 전원단에 접지 전압을 공급하는 풀다운 공급부
    를 더 포함하는 메모리.
  3. 제 2항에 있어서,
    상기 제1풀업 전압을 다운 컨버팅해 상기 제2풀업 전압을 생성해 상기 제3풀업 공급부에 공급하는 제2다운 컨버터
    를 더 포함하는 메모리.
  4. 제 2항에 있어서,
    전원 균등화 신호에 응답해 상기 풀업 전원단과 상기 풀다운 전원단에 프리차지 전압을 공급하는 전원 균등화부
    를 더 포함하는 메모리.
  5. 제 1항에 있어서,
    상기 비트라인 센스앰프 회로는
    제1비트라인의 전압에 응답해 제2이너 노드를 상기 풀다운 전원단의 전압을 이용해 구동하는 제1NMOS 트랜지스터;
    제2비트라인의 전압에 응답해 제1이너 노드를 상기 풀다운 전원단의 전압을 이용해 구동하는 제2NMOS 트랜지스터;
    상기 제1이너 노드의 전압에 응답해 상기 제2이너 노드를 상기 풀업 전원단의 전압을 이용해 구동하는 제1PMOS 트랜지스터;
    상기 제2이너 노드의 전압에 응답해 상기 제1이너 노드를 상기 풀업 전원단의 전압을 이용해 구동하는 제2PMOS 트랜지스터;
    상기 제1비트라인과 상기 제1이너 노드를 전기적으로 연결하는 제1고립 스위치;
    상기 제2비트라인과 상기 제2이너 노드를 전기적으로 연결하는 제2고립 스위치;
    상기 제1비트라인과 상기 제2이너 노드를 전기적으로 연결하는 제1오프셋 캔슬링 스위치; 및
    상기 제2비트라인과 상기 제1이너 노드를 전기적으로 연결하는 제2오프셋 캔슬링 스위치를 포함하는
    메모리.
  6. 제 5항에 있어서,
    상기 비트라인 센스앰프 회로는
    균등화 신호에 응답해 상기 제1이너 노드와 상기 제2이너 노드에 프리차지 전압을 인가하는 균등화부를 더 포함하는
    메모리.
  7. 제 5항에 있어서,
    상기 오프셋 캔슬링 구간에서 상기 제1오프셋 캔슬링 스위치와 상기 제2오프셋 캔슬링 스위치가 턴온되고 상기 제1고립 스위치와 상기 제2고립 스위치가 오프되는
    메모리.
  8. 제 5항에 있어서,
    상기 증폭 구간에서 상기 제1고립 스위치와 상기 제2고립 스위치가 턴온되고, 상기 제1오프셋 캔슬링 스위치와 상기 제2오프셋 캔슬링 스위치가 오프되는
    메모리.
  9. 제 1항에 있어서,
    상기 제1다운 컨버터는
    상기 제1노드의 전압 레벨이 상기 제2풀업 전압의 목표 레벨보다 낮은 경우에 상기 제1노드를 풀업 구동하는
    메모리.
  10. 제 4항에 있어서,
    상기 오프셋 캔슬링 구간 이후 상기 증폭 구간 이전의 차지 쉐어링 구간에서, 상기 전원 균등화 신호가 활성화되고 메모리셀의 데이터가 상기 제1비트라인과 상기 제2비트라인 중 하나의 라인으로 차지 쉐어링되는
    메모리.
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