KR20120086067A - 반도체 메모리 장치 - Google Patents

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KR20120086067A
KR20120086067A KR1020110007291A KR20110007291A KR20120086067A KR 20120086067 A KR20120086067 A KR 20120086067A KR 1020110007291 A KR1020110007291 A KR 1020110007291A KR 20110007291 A KR20110007291 A KR 20110007291A KR 20120086067 A KR20120086067 A KR 20120086067A
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윤태식
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Abstract

반도체 메모리 장치는, 풀업 전원라인을 통해서 전달되는 풀업 구동전압 및 풀다운 전원라인을 통해서 전달되는 풀다운 구동전압을 이용하여 메모리 셀에서 전달되는 신호를 감지하고 증폭하는 비트라인 감지증폭부와, 제1 증폭구간 동안 제1 풀다운 구동력으로 상기 풀다운 구동전압을 공급하고, 제1 증폭구간 이후의 제2 증폭구간 동안 제1 풀다운 구동력보다 더 큰 제2 풀다운 구동력으로 풀다운 구동전압을 공급하는 구동전압 공급부를 포함한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY APPARATUS}
본 발명은 반도체 메모리 장치에 관한 것으로서, 비트라인 감지증폭회로를 이용하여 메모리 셀의 데이터를 감지 및 증폭하는 기술에 관한 것이다.
일반적으로 반도체 메모리 장치는 외부 전원을 제공받아 다양한 전압레벨의 내부전압을 생성하고, 이러한 내부전압을 이용하여 내부회로를 동작시키고 있다. 한편, 반도체 메모리 장치를 고집적화 시키면서, 외부 전원 및 내부 전압의 전압레벨이 점점 낮아지고 있다. 특히, 메모리 셀에 저장된 데이터를 감지 및 증폭하는 비트라인 감지증폭회로는 증폭시간을 단축시키기 위해서, 오버 드라이빙(Over Driving)전압을 이용하고 있다.
비트라인 감지증폭회로는 정비트라인 및 부비트라인 사이의 전압차이를 감지하고, 그 감지결과를 증폭하는데, 비트라인 감지증폭회로를 구성하는 각 트랜지스터들의 공정상의 특성 차이 및 인접한 배선과의 커플링 등으로 인하여, 오프셋 전압(Offset Voltage)이 발생한다. 즉, 비트라인 감지증폭회로는 정비트라인 및 부비트라인 사이의 전압차이를 감지하여야 하는데, 오프셋 전압(Offset Voltage)이 비트라인 및 부비트라인 사이의 전압차이보다 크다면, 데이터를 올바르게 증폭할 수 없다.
특히, 비트라인 감지증폭회로의 증폭시간을 단축시키기 위해서 구동전원으로 오버 드라이빙(Over Driving)전압을 이용할 경우, 전원 노이즈로 인하여 비트라인 감지증폭회로의 오프셋 전압(Offset Voltage)이 더욱 커지게 되므로, 이를 개선하기 위한 기술이 요구되고 있다.
본 발명은 비트라인 감지증폭회로의 전원 노이즈를 감소시킬 수 있는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 비트라인 감지증폭회로의 오프셋 전압(Offset Voltage)을 감소시킴으로써, 데이터를 안정적으로 감지 및 증폭할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 일 실시예에 따르면, 풀업 전원라인을 통해서 전달되는 풀업 구동전압 및 풀다운 전원라인을 통해서 전달되는 풀다운 구동전압을 이용하여 메모리 셀에서 전달되는 신호를 감지하고 증폭하는 비트라인 감지증폭부; 및 제1 증폭구간 동안 제1 풀다운 구동력으로 상기 풀다운 구동전압을 공급하고, 상기 제1 증폭구간 이후의 제2 증폭구간 동안 상기 제1 풀다운 구동력보다 더 큰 제2 풀다운 구동력으로 상기 풀다운 구동전압을 공급하는 구동전압 공급부;를 포함하며, 상기 구동전압 공급부는, 상기 제2 증폭구간 중 초기의 제1 구간동안 제1 전압레벨을 갖는 상기 풀업 구동전압을 공급하고, 상기 제1 구간 이후의 제2 구간동안 상기 제1 전압레벨보다 낮은 제2 전압레벨을 갖는 상기 풀업 구동전압을 공급하는 것을 특징으로 하는 반도체 메모리 장치가 제공된다.
또한, 본 발명의 다른 실시예에 따르면, 풀업 전원라인을 통해서 전달되는 풀업 구동전압 및 풀다운 전원라인을 통해서 전달되는 풀다운 구동전압을 이용하여 메모리 셀에서 전달되는 신호를 감지하고 증폭하는 비트라인 감지증폭부; 및 제1 증폭구간 동안 제1 풀업 구동력으로 상기 풀업 구동전압을 공급하고, 상기 제1 증폭구간 이후의 제2 증폭구간 동안 상기 제1 풀업 구동력보다 더 큰 제2 풀업 구동력으로 상기 풀업 구동전압을 공급하는 구동전압 공급부;를 포함하며, 상기 구동전압 공급부는, 상기 제2 증폭구간 중 초기의 제1 구간동안 제1 전압레벨을 갖는 상기 풀업 구동전압을 공급하고, 상기 제1 구간 이후의 제2 구간동안 상기 제1 전압레벨보다 낮은 제2 전압레벨을 갖는 상기 풀업 구동전압을 공급하며, 상기 제2 증폭구간동안 상기 풀다운 구동전압을 공급하는 것을 특징으로 하는 반도체 메모리 장치가 제공된다.
또한, 본 발명의 또 다른 실시예에 따르면, 풀업 전원라인을 통해서 전달되는 풀업 구동전압 및 풀다운 전원라인을 통해서 전달되는 풀다운 구동전압을 이용하여 메모리 셀에서 전달되는 신호를 감지하고 증폭하는 비트라인 감지증폭부; 및 제1 증폭구간 동안 제1 풀다운/제1 풀업 구동력으로 상기 풀다운/풀업 구동전압을 공급하고, 상기 제1 증폭구간 이후의 제2 증폭구간 동안 상기 제1 풀다운/제1 풀업 구동력보다 더 큰 제2 풀다운/제2 풀업 구동력으로 상기 풀다운/풀업 구동전압을 공급하는 구동전압 공급부;를 포함하며, 상기 구동전압 공급부는, 상기 제2 증폭구간 중 초기의 제1 구간동안 제1 전압레벨을 갖는 상기 풀업 구동전압을 공급하고, 상기 제1 구간 이후의 제2 구간동안 상기 제1 전압레벨보다 낮은 제2 전압레벨을 갖는 상기 풀업 구동전압을 공급하는 것을 특징으로 하는 반도체 메모리 장치가 제공된다.
또한, 본 발명의 또 다른 실시예에 따르면, 풀업 전원라인을 통해서 전달되는 풀업 구동전압 및 풀다운 전원라인을 통해서 전달되는 풀다운 구동전압을 이용하여 메모리 셀에서 전달되는 신호를 감지하고 증폭하는 비트라인 감지증폭부; 및 제1 증폭구간 동안 제1 풀다운/제1 풀업 구동력으로 상기 풀다운/풀업 구동전압을 공급함에 있어서 상기 풀업 구동전압보다 상기 풀다운 구동전압을 일정시점 더 빨리 공급하고, 상기 제1 증폭구간 이후의 제2 증폭구간 동안 상기 제1 풀다운/제1 풀업 구동력보다 더 큰 제2 풀다운/제2 풀업 구동력으로 상기 풀다운/풀업 구동전압을 공급하는 구동전압 공급부;를 포함하며, 상기 구동전압 공급부는, 상기 제2 증폭구간 중 초기의 제1 구간동안 제1 전압레벨을 갖는 상기 풀업 구동전압을 공급하고, 상기 제1 구간 이후의 제2 구간동안 상기 제1 전압레벨보다 낮은 제2 전압레벨을 갖는 상기 풀업 구동전압을 공급하는 것을 특징으로 하는 반도체 메모리 장치가 제공된다.
도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 2는 도 1의 반도체 메모리 장치의 내부동작을 나타낸 타이밍 다이어그램이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 4는 도 3의 반도체 메모리 장치의 내부동작을 나타낸 타이밍 다이어그램이다.
도 5는 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 6a는 도 5의 반도체 메모리 장치의 제1 내부동작을 나타낸 타이밍 다이어그램이다.
도 6b는 도 5의 반도체 메모리 장치의 제2 내부동작을 나타낸 타이밍 다이어그램이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자. 또한, 반도체 메모리 장치에 저장되는 데이터는 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 이때, 데이터 값은 전압레벨 및 전류크기에 따라 차등적으로 구분하며, 이진 데이터의 경우 하이레벨은 높은 전압, 로우레벨은 하이레벨보다 낮은 전압으로 정의한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 구성도이다.
본 실시예에 따른 반도체 메모리 장치는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀(10)과, 비트라인 프리차지부(20)와, 비트라인 이퀄라이징부(30)와, 비트라인 감지증폭부(40)와, 전원 구동신호 생성부(50)와, 구동전압 공급부(60)를 구비한다.
상기와 같이 구성되는 반도체 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
메모리 셀(10)은 셀 트랜지스터(MN0)와, 셀 캐패시터(C)로 구성되어 있다. 셀 트랜지스터(MN0)는 셀 캐패시터(C)에 대한 데이터 액세스를 제어한다.
비트라인 프리차지부(20)는 이퀄라이징 신호(BLEQ)가 하이레벨로 활성화 되면, 정비트라인(BL) 및 부비트라인(BLB)을 프리차지전압(VBLP)으로 프리차지 한다. 참고적으로, 프리차지전압(VBLP)은 셀 캐패시터(C)에 하이레벨의 데이터가 저장되었을 때의 전압(VCORE)의 중간레벨로 설정된다. 본 실시예에서 비트라인 프리차지부(20)는 정비트라인(BL) 및 프리차지 전압단(VBLP) 사이에 접속되며 이퀄라이징 신호(BLEQ)의 제어를 받는 NMOS 트랜지스터(MN3)와, 부비트라인(BLB) 및 프리차지 전압단(VBLP) 사이에 접속되며 이퀄라이징 신호(BLEQ)의 제어를 받는 NMOS 트랜지스터(MN4)로 구성된다. 한편, 비트라인 이퀄라이징부(30)는 이퀄라이징 신호(BLEQ)가 하이레벨로 활성화 되었을 때, 정비트라인(BL)과 부비트라인(BLB)를 전기적으로 연결시켜, 비트라인쌍(BL,BLB)이 서로 동일한 레벨, 즉 프리차지전압(VBLP)으로 형성되도록 한다. 본 실시예에서 비트라인 이퀄라이징부(30)는 정비트라인(BL) 및 부비트라인(BLB) 사이에 접속되며, 이퀄라이징 신호(BLEQ)의 제어를 받는 NMOS 트랜지스터(MN5)로 구성된다.
즉, 메모리 셀(10)이 정비트라인(BL)과 전하교환(Charge Share) 동작을 수행하기 이전에, 비트라인쌍(BL,BLB)은 프리차지전압(VBLP)으로 프리차지(precharge) 된다. 이후에, 액티브 커맨드가 인가되어 워드라인(WL)이 하이레벨로 활성화 되면, 메모리 셀(10)의 셀 트랜지스터(MN0)가 턴온(TURN ON)되어 셀 캐패시터(C)와 정비트라인(BL) 사이에 전하교환(Charge Share)이 발생하게 된다. 이때, 셀 캐패시터(C)에 저장된 전하량에 따라 정비트라인(BL)의 전압이 결정된다.
한편, 정비트라인(BL))과 부비트라인(BLB)은 전하교환(Charge Share) 이전에 동일한 전압레벨로 프리차지(Precharge) 되어 있다가, 전하교환(Charge Share) 이후에 정비트라인(BL)과 부비트라인(BLB) 사이에 일정한 전압차이(ΔV)가 발생하게 된다. 비트라인 감지증폭부(40)는 이러한 비트라인쌍(BL,BLB)의 전압차이(ΔV)를 감지하여 메모리 셀(10)의 셀 캐패시터(C)에 저장된 데이터를 판별하고 증폭한다.
도 2는 도 1의 반도체 메모리 장치의 내부동작을 나타낸 타이밍 다이어그램이다.
도 2의 타이밍 다이어그램 및 도 1을 동시에 참조하여, 반도체 메모리 장치의 주요동작을 살펴보면 다음과 같다. 참고적으로 셀 캐패시터(C)에 하이레벨의 데이터가 저장되어 있다고 가정한다.
비트라인 감지증폭부(40)는 풀업 전원라인(RTO)을 통해서 전달되는 풀업 구동전압과, 풀다운 전원라인(SB)을 통해서 전달되는 풀다운 구동전압을 이용하여 메모리 셀(10)에서 전달되는 신호를 감지하고 증폭한다. 본 실시예에서 비트라인 감지증폭부(40)는 정비트라인(BL) 및 부비트라인(BLB)의 전압 차이(ΔV)를 감지하고, 그 전압 차이(ΔV)를 증폭하는 차동증폭회로(MP1,MP2,MN1,MN2)로 구성된다. 즉, 차동증폭회로(MP1,MP2,MN1,MN2)는 두 개의 PMOS 트랜지스터(MP1,MP2)와, 두 개의 NMOS 트랜지스터(MN1,MN2)로 구성되는 크로스커플 래치 증폭회로(Cross Couple Latch Amplifier)로 구성된다.
전원 구동신호 생성부(50)는 제1 증폭구간(t1)의 시점에 활성화 되는 제1 풀다운 구동신호(SAN0)와, 제2 증폭구간(t2)의 시점에 활성화 되는 제2 풀다운 구동신호(SAN)와, 제2 증폭구간(t2) 중 제1 구간(t2_1) 동안 활성화 되는 제1 풀업 구동신호(SAP1)와, 제2 증폭구간(t2) 중 제2 구간(t2_2) 동안 활성화 되는 제2 풀업 구동신호(SAP2)를 생성한다.
한편, 구동전압 공급부(60)는 제1 증폭구간(t1) 동안 제1 풀다운 구동력으로 풀다운 구동전압을 공급하고, 제1 증폭구간(t1) 이후의 제2 증폭구간(t2) 동안 제1 풀다운 구동력보다 더 큰 제2 풀다운 구동력으로 풀다운 구동전압을 공급한다.
또한, 구동전압 공급부(60)는, 제2 증폭구간(t2) 중 초기의 제1 구간(t2_1)동안 제1 전압레벨(VDDA)을 갖는 풀업 구동전압을 공급하고, 제1 구간(t2_1) 이후의 제2 구간(t2_2)동안 제1 전압레벨(VDDA)보다 낮은 제2 전압레벨(VCORE)을 갖는 풀업 구동전압을 공급한다. 여기에서 제1 전압레벨(VDDA)의 풀업 구동전압은 오버 드라이빙 동작을 위한 전압이다.
본 실시예에서 구동전압 공급부(60)는 제1 풀다운 구동부(65)와, 제2 풀다운 구동부(64)와, 제1 풀업 구동부(61)와, 제2 풀업 구동부(62)와, 프리차지부(63)로 구성된다. 참고적으로, 구동전압 공급부(60)를 구성하는 NMOS 트랜지스터는 기판 바이어스 전압으로 네거티브 전압(VBB)을 인가받는다. 즉, NMOS 트랜지스터가 구동전압을 구동할 때, 전압강하를 최소화 시키기 위해서 기판 바이어스 전압으로 네거티브 전압(VBB)을 사용한다. 이때, NMOS 트랜지스터 대신 PMOS 트랜지스터가 사용될 경우, 기판 바이어스 전압으로 승압전압(VPP)을 이용하여 전압강하를 최소화 시킨다.
제1 풀다운 구동부(65)는 제1 풀다운 구동신호(SAN0)에 응답하여, 제1 풀다운 구동력을 갖는 풀다운 구동전압을 풀다운 전원라인(SB)으로 구동한다. 본 실시예에서 제1 풀다운 구동부(65)는 풀다운 전원라인(SB)과 접지전압단(VSS) 사이에 접속되며 제1 풀다운 구동신호(SAN0)의 제어를 받는 NMOS 트랜지스터(MN16)로 구성된다. 여기에서 NMOS 트랜지스터(MN16)는 제1 풀다운 구동력을 갖도록 설계된다. 참고적으로 실시예에 따라 제1 풀다운 구동부(65)는 제1 풀다운 구동력을 갖는 PMOS 트랜지스터로 구성될 수 있다.
또한, 제2 풀다운 구동부(64)는 제1 풀다운 구동신호(SAN0)가 활성화된 이후에 활성화 되는 제2 풀다운 구동신호(SAN)에 응답하여, 제2 풀다운 구동력을 갖는 풀다운 구동전압을 풀다운 전원라인(SB)으로 구동한다. 본 실시예에서 제2 풀다운 구동부(64)는 풀다운 전원라인(SB)과 접지전압단(VSS) 사이에 접속되며 제2 풀다운 구동신호(SAN) 구동신호의 제어를 받는 NMOS 트랜지스터(MN15)로 구성된다. 여기에서 NMOS 트랜지스터(MN15)는 제1 풀다운 구동력보다 큰 제2 풀다운 구동력을 갖도록 설계된다. 풀다운 구동력이 크다는 것은 풀다운 전원라인(SB)이 접지전압(VSS)으로 하강하는 속도가 빨라지는 것을 의미한다.
또한, 제1 풀업 구동부(61)는 제1 풀업 구동신호(SAP1)에 응답하여, 제1 전압레벨(VDDA)을 갖는 풀업 구동전압을 풀업 전원라인(RTO)으로 구동한다. 즉, 오버 드라이빙 전압(VDDA)을 풀업 전원라인(RTO)으로 구동한다. 본 실시예에서 제1 풀업 구동부(61)는 제1 전원전압단(VDDA)과 풀업 전원라인(RTO) 사이에 접속되며 제1 풀업 구동신호(SAP1)의 제어를 받는 NMOS 트랜지스터(MN10)로 구성된다.
또한, 제2 풀업 구동부(62)는 제1 풀업 구동신호(SAP1)가 활성화된 이후에 활성화 되는 제2 풀업 구동신호(SAP2)에 응답하여, 제2 전압레벨(VCORE)을 갖는 풀업 구동전압을 풀업 전원라인(RTO)으로 구동한다. 본 실시예에서 제2 풀업 구동부(62)는 제2 전원전압단(VCORE)과 풀업 전원라인(RTO) 사이에 접속되며 제2 풀업 구동신호(SAP2)의 제어를 받는 NMOS 트랜지스터(MN11)로 구성된다. 참고적으로 제2 전압레벨(VCORE)은, 하이레벨의 데이터가 저장되었을 때 셀 캐패시터(C)에 형성되는 전압이다.
또한, 프리차지부(63)는 프리차지신호(BLEQ)에 응답하여 프리차지전압(VBLP)으로 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)을 프리차지 한다. 본 실시예에서 프리차지부(63)는 풀업 전원라인(RTO)과 풀다운 전원라인(SB) 사이에 접속되며 프리차지신호(BLEQ)의 제어를 받는 이퀄라이징용 NMOS 트랜지스터(MN14)와, 프리차지 전압단(VBLP)과 풀업 전원라인(RTO) 사이에 접속되며 프리차지신호(BLEQ)의 제어를 받는 제1 프리차지용 NMOS 트랜지스터(MN12)와, 프리차지 전압단(VBLP)과 풀다운 전원라인(SB) 사이에 접속되며 프리차지신호(BLEQ)의 제어를 받는 제2 프리차지용 NMOS 트랜지스터(MN13)로 구성된다. 참고적으로 본 실시예에서 이퀄라이징용 NMOS 트랜지스터(MN14)와, 제1 및 제2 프리차지용 NMOS 트랜지스터(MN12,MN13)를 프리차지신호(BLEQ)를 통해서 동시에 제어하도록 구성하였다. 하지만 실시예에 따라 이퀄라이징용 NMOS 트랜지스터(MN14)는 이퀄라이징 신호로 제어하고, 제1 및 제2 프리차지용 NMOS 트랜지스터(MN12,MN13)는 프리차지 신호로 각각 제어하도록 구성할 수 있다. 즉, 본 실시예에서는 이퀄라이징 신호(BLEQ) 및 프리차지신호(BLEQ)를 구분하지 않고 공통적으로 사용하도록 설계되었다.
요약하면, 제1 실시예에 따른 반도체 메모리 장치는, 비트라인 감지증폭부(40)가 3단계의 증폭구간을 통해서 증폭동작을 수행할 수 있도록, 비트라인 감지증폭부(40)에 풀업 구동전압 및 풀다운 구동전압을 공급한다.
우선, 구동전압 공급부(60)는 제1 증폭구간(t1) 동안 상대적으로 약한 구동력을 갖는 제1 풀다운 구동력으로 풀다운 구동전압을 공급한다.
다음으로, 구동전압 공급부(60)는 제1 증폭구간(t1) 이후의 제2 증폭구간(t2) 동안 제1 풀다운 구동력보다 더 큰 제2 풀다운 구동력으로 풀다운 구동전압을 공급한다. 이때, 제2 증폭구간(t2)은 두 개의 구간으로 세분된다. 즉, 구동전압 공급부(60)는 제2 증폭구간(t2) 중 초기의 제1 구간(t2_1)동안 제1 전압레벨(VDDA)을 갖는 풀업 구동전압을 공급하고, 제1 구간(t2_1) 이후의 제2 구간(t2_2)동안 제1 전압레벨(VDDA)보다 낮은 제2 전압레벨(VCORE)을 갖는 풀업 구동전압을 공급한다. 여기에서 제1 전압레벨(VDDA)을 갖는 풀업 구동전압은 오버 드라이빙 동작을 위한 전압이므로, 제1 구간(t2_1) 동안 비트라인 감지증폭부(40)는 오버 드라이빙 전압(VDDA)을 이용하여 증폭동작을 수행한다.
상술한 바와 같이, 오버 드라이빙 동작이 수행되기 이전의 제1 증폭구간(t1) 동안 상대적으로 약한 구동력을 갖는 풀다운 구동전압이 먼저 공급되는 경우, 풀다운 전원라인(SB)의 전압이 완만하게 하강하게 된다. 따라서 오버 드라이빙 전압이 공급되는 시점, 즉, 제1 구간(t2_1)의 시점에 오버 드라이빙 전압레벨(VDDA)의 풀업 구동전압이 공급되더라도 풀다운 전원라인(SB)의 전위는 완만하게 하강하므로 전원 노이즈가 감소하여 비트라인 감지증폭부(40)의 오프셋 전압(Offset Voltage)은 감소하게 된다.
풀업 전원라인(RTO) 및 풀다운 전원라인(SB)의 전압이 급격하게 변화할수록, 비트라인 감지증폭부(40)에 유입되는 전원 노이즈가 증가하여 비트라인 감지증폭부(40)의 오프셋 전압(Offset Voltage)이 증가한다. 따라서 본 실시예에서는 오버 드라이빙 동작이 시작되기 이전에 상대적으로 약한 구동력을 갖는 풀다운 구동전압을 풀다운 전원라인(SB)으로 구동하여 전원 노이즈로 인한 비트라인 감지증폭부(40)의 오프셋 전압(Offset Voltage)을 감소시켰다. 따라서 비트라인 감지증폭부(40)는 보다 안정적으로 데이터를 증폭할 수 있고, 데이터 증폭 신뢰성이 향상된다.
도 3은 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 구성도이다.
본 실시예에 따른 반도체 메모리 장치는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.
도 3을 참조하면, 반도체 메모리 장치는 메모리 셀(10)과, 비트라인 프리차지부(20)와, 비트라인 이퀄라이징부(30)와, 비트라인 감지증폭부(40)와, 전원 구동신호 생성부(50A)와, 구동전압 공급부(60A)를 구비한다.
상기와 같이 구성되는 반도체 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
메모리 셀(10)은 셀 트랜지스터(MN0)와, 셀 캐패시터(C)로 구성되어 있다. 셀 트랜지스터(MN0)는 셀 캐패시터(C)에 대한 데이터 액세스를 제어한다.
비트라인 프리차지부(20)는 이퀄라이징 신호(BLEQ)가 하이레벨로 활성화 되면, 정비트라인(BL) 및 부비트라인(BLB)을 프리차지전압(VBLP)으로 프리차지 한다. 참고적으로, 프리차지전압(VBLP)은 셀 캐패시터(C)에 하이레벨의 데이터가 저장되었을 때의 전압(VCORE)의 중간레벨로 설정된다. 본 실시예에서 비트라인 프리차지부(20)는 정비트라인(BL) 및 프리차지 전압단(VBLP) 사이에 접속되며 이퀄라이징 신호(BLEQ)의 제어를 받는 NMOS 트랜지스터(MN3)와, 부비트라인(BLB) 및 프리차지 전압단(VBLP) 사이에 접속되며 이퀄라이징 신호(BLEQ)의 제어를 받는 NMOS 트랜지스터(MN4)로 구성된다. 한편, 비트라인 이퀄라이징부(30)는 이퀄라이징 신호(BLEQ)가 하이레벨로 활성화 되었을 때, 정비트라인(BL)과 부비트라인(BLB)를 전기적으로 연결시켜, 비트라인쌍(BL,BLB)이 서로 동일한 레벨, 즉 프리차지전압(VBLP)으로 형성되도록 한다. 본 실시예에서 비트라인 이퀄라이징부(30)는 정비트라인(BL) 및 부비트라인(BLB) 사이에 접속되며, 이퀄라이징 신호(BLEQ)의 제어를 받는 NMOS 트랜지스터(MN5)로 구성된다.
즉, 메모리 셀(10)이 정비트라인(BL)과 전하교환(Charge Share) 동작을 수행하기 이전에, 비트라인쌍(BL,BLB)은 프리차지전압(VBLP)으로 프리차지(precharge) 된다. 이후에, 액티브 커맨드가 인가되어 워드라인(WL)이 하이레벨로 활성화 되면, 메모리 셀(10)의 셀 트랜지스터(MN0)가 턴온(TURN ON)되어 셀 캐패시터(C)와 정비트라인(BL) 사이에 전하교환(Charge Share)이 발생하게 된다. 이때, 셀 캐패시터(C)에 저장된 전하량에 따라 정비트라인(BL)의 전압이 결정된다.
한편, 정비트라인(BL))과 부비트라인(BLB)은 전하교환(Charge Share) 이전에 동일한 전압레벨로 프리차지(Precharge) 되어 있다가, 전하교환(Charge Share) 이후에 정비트라인(BL)과 부비트라인(BLB) 사이에 일정한 전압차이(ΔV)가 발생하게 된다. 비트라인 감지증폭부(40)는 이러한 비트라인쌍(BL,BLB)의 전압차이(ΔV)를 감지하여 메모리 셀(10)의 셀 캐패시터(C)에 저장된 데이터를 판별하고 증폭한다.
도 4는 도 3의 반도체 메모리 장치의 내부동작을 나타낸 타이밍 다이어그램이다.
도 4의 타이밍 다이어그램 및 도 3을 동시에 참조하여, 반도체 메모리 장치의 주요동작을 살펴보면 다음과 같다. 참고적으로 셀 캐패시터(C)에 하이레벨의 데이터가 저장되어 있다고 가정한다.
비트라인 감지증폭부(40)는 풀업 전원라인(RTO)을 통해서 전달되는 풀업 구동전압과, 풀다운 전원라인(SB)을 통해서 전달되는 풀다운 구동전압을 이용하여 메모리 셀(10)에서 전달되는 신호를 감지하고 증폭한다. 본 실시예에서 비트라인 감지증폭부(40)는 정비트라인(BL) 및 부비트라인(BLB)의 전압 차이(ΔV)를 감지하고, 그 전압 차이(ΔV)를 증폭하는 차동증폭회로(MP1,MP2,MN1,MN2)로 구성된다. 즉, 차동증폭회로(MP1,MP2,MN1,MN2)는 두 개의 PMOS 트랜지스터(MP1,MP2)와, 두 개의 NMOS 트랜지스터(MN1,MN2)로 구성되는 크로스커플 래치 증폭회로(Cross Couple Latch Amplifier)로 구성된다.
전원 구동신호 생성부(50A)는 제1 증폭구간(t1)의 시점에 활성화 되는 제1 풀업 구동신호(SAP0)와, 제2 증폭구간(t2) 중 제1 구간(t2_1) 동안 활성화 되는 제2 풀업 구동신호(SAP1)와, 제2 증폭구간(t2) 중 제2 구간(t2_2) 동안 활성화 되는 제3 풀업 구동신호(SAP2)와, 제2 증폭구간(t2)의 시점에 활성화 되는 풀다운 구동신호(SAN)를 생성한다.
한편, 구동전압 공급부(60A)는 제1 증폭구간(t1) 동안 제1 풀업 구동력으로 풀업 구동전압을 공급하고, 제1 증폭구간(t1) 이후의 제2 증폭구간(t2) 동안 제1 풀업 구동력보다 더 큰 제2 풀업 구동력으로 풀업 구동전압을 공급한다. 풀업 구동력이 크다는 것은 풀업 전원라인(RTO)의 전압이 상승하는 속도가 빨라지는 것을 의미한다.
또한, 구동전압 공급부(60A)는, 제2 증폭구간(t2) 중 초기의 제1 구간(t2_1)동안 제1 전압레벨(VDDA)을 갖는 풀업 구동전압을 공급하고, 제1 구간(t2_1) 이후의 제2 구간(t2_2)동안 제1 전압레벨(VDDA)보다 낮은 제2 전압레벨(VCORE)을 갖는 풀업 구동전압을 공급하며, 제2 증폭구간(t2)동안 풀다운 구동전압을 공급한다. 여기에서 제1 전압레벨(VDDA)의 풀업 구동전압은 오버 드라이빙 동작을 위한 전압이다.
본 실시예에서 구동전압 공급부(60A)는 제1 풀업 구동부(65)와, 제2 풀업 구동부(61)와, 제3 풀업 구동부(62)와, 풀다운 구동부(64)와, 프리차지부(63)로 구성된다. 참고적으로, 구동전압 공급부(60A)를 구성하는 NMOS 트랜지스터는 기판 바이어스 전압으로 네거티브 전압(VBB)을 인가받는다. 즉, NMOS 트랜지스터가 구동전압을 구동할 때, 전압강하를 최소화 시키기 위해서 기판 바이어스 전압으로 네거티브 전압(VBB)을 사용한다. 이때, NMOS 트랜지스터 대신 PMOS 트랜지스터가 사용될 경우, 기판 바이어스 전압으로 승압전압(VPP)을 이용하여 전압강하를 최소화 시킨다.
제1 풀업 구동부(65)는 제1 풀업 구동신호(SAP0)에 응답하여, 제1 풀업 구동력을 갖는 풀업 구동전압을 풀업 전원라인(RTO)으로 구동한다. 본 실시예에서 제1 풀업 구동부(65)는 제1 전원전압단(VDDA)과 풀업 전원라인(RTO) 사이에 접속되며 제1 풀업 구동신호(SAP0)의 제어를 받는 NMOS 트랜지스터(MN16)로 구성된다. 여기에서 NMOS 트랜지스터(MN16)는 제1 풀업 구동력을 갖도록 설계된다. 참고적으로 실시예에 따라 제1 풀업 구동부(65)는 제1 풀업 구동력을 갖는 PMOS 트랜지스터로 구성될 수 있다.
또한, 제2 풀업 구동부(61)는 제1 풀업 구동신호(SAP0)가 활성화된 이후에 활성화 되는 제2 풀업 구동신호(SAP1)에 응답하여, 제1 전압레벨(VDDA)을 갖는 풀업 구동전압을 풀업 전원라인(RTO)으로 구동한다. 즉, 오버 드라이빙 전압(VDDA)을 풀업 전원라인(RTO)으로 구동한다. 본 실시예에서 제2 풀업 구동부(61)는 제1 전원전압단(VDDA)과 풀업 전원라인(RTO) 사이에 접속되며 제2 풀업 구동신호(SAP1)의 제어를 받는 NMOS 트랜지스터(MN10)로 구성된다. 여기에서 NMOS 트랜지스터(MN10)는 제1 풀업 구동력보다 더 큰 제2 풀업 구동력을 갖도록 설계된다. 풀업 구동력이 크다는 것은 풀업 전원라인(RTO)의 전압이 상승하는 속도가 빨라지는 것을 의미한다.
또한, 제3 풀업 구동부(62)는 제2 풀업 구동신호(SAP1)가 활성화된 이후에 활성화 되는 제3 풀업 구동신호(SAP2)에 응답하여, 제2 전압레벨(VCORE)을 갖는 풀업 구동전압을 풀업 전원라인(RTO)으로 구동한다. 참고적으로 제2 전압레벨(VCORE)은, 하이레벨의 데이터가 저장되었을 때 셀 캐패시터(C)에 형성되는 전압이다. 본 실시예에서 제3 풀업 구동부(62)는 제2 전원전압단(VCORE)과 풀업 전원라인(RTO) 사이에 접속되며 제3 풀업 구동신호(SAP2)의 제어를 받는 NMOS 트랜지스터(MN11)로 구성된다.
풀다운 구동부(64)는 풀다운 구동신호(SAN)에 응답하여 풀다운 구동전압을 풀다운 전원라인(SB)으로 구동한다. 본 실시예에서 풀다운 구동부(64)는 접지전압단(VSS)과 풀다운 전원라인(SB) 사이에 접속되며 풀다운 구동신호(SAN)의 제어를 받는 NMOS 트랜지스터(MN15)로 구성된다.
또한, 프리차지부(63)는 프리차지신호(BLEQ)에 응답하여 프리차지전압(VBLP)으로 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)을 프리차지 한다. 본 실시예에서 프리차지부(63)는 풀업 전원라인(RTO)과 풀다운 전원라인(SB) 사이에 접속되며 프리차지신호(BLEQ)의 제어를 받는 이퀄라이징용 NMOS 트랜지스터(MN14)와, 프리차지 전압단(VBLP)과 풀업 전원라인(RTO) 사이에 접속되며 프리차지신호(BLEQ)의 제어를 받는 제1 프리차지용 NMOS 트랜지스터(MN12)와, 프리차지 전압단(VBLP)과 풀다운 전원라인(SB) 사이에 접속되며 프리차지신호(BLEQ)의 제어를 받는 제2 프리차지용 NMOS 트랜지스터(MN13)로 구성된다. 참고적으로 본 실시예에서는 이퀄라이징용 NMOS 트랜지스터(MN14)와, 제1 및 제2 프리차지용 NMOS 트랜지스터(MN12,MN13)를 프리차지신호(BLEQ)를 통해서 동시에 제어하도록 구성하였다. 하지만 실시예에 따라 이퀄라이징용 NMOS 트랜지스터(MN14)는 이퀄라이징 신호로 제어하고, 제1 및 제2 프리차지용 NMOS 트랜지스터(MN12,MN13)는 프리차지 신호로 각각 제어하도록 구성할 수 있다. 즉, 본 실시예에서는 이퀄라이징 신호(BLEQ) 및 프리차지신호(BLEQ)를 구분하지 않고 공통적으로 사용하도록 설계되었다.
요약하면, 제2 실시예에 따른 반도체 메모리 장치는, 비트라인 감지증폭부(40)가 3단계의 증폭구간을 통해서 증폭동작을 수행할 수 있도록, 비트라인 감지증폭부(40)에 풀업 구동전압 및 풀다운 구동전압을 공급한다.
우선, 구동전압 공급부(60A)는 제1 증폭구간(t1) 동안 상대적으로 약한 구동력을 갖는 제1 풀업 구동력으로 풀업 구동전압을 공급한다.
다음으로, 제1 증폭구간(t1) 이후의 제2 증폭구간(t2) 동안 제1 풀업 구동력보다 더 큰 제2 풀업 구동력으로 풀업 구동전압을 공급한다. 이때, 제2 증폭구간(t2)은 두 개의 구간으로 세분된다. 즉, 구동전압 공급부(60A)는 제2 증폭구간(t2) 중 초기의 제1 구간(t2_1)동안 제1 전압레벨(VDDA)을 갖는 풀업 구동전압을 공급하고, 제1 구간(t2_1) 이후의 제2 구간(t2_2)동안 제1 전압레벨(VDDA)보다 낮은 제2 전압레벨(VCORE)을 갖는 풀업 구동전압을 공급한다. 또한, 구동전압 공급부(60A)는 제2 증폭구간(t2)동안 풀다운 구동전압을 공급한다. 여기에서 제1 전압레벨(VDDA)을 갖는 풀업 구동전압은 오버 드라이빙 동작을 위한 전압이므로, 제1 구간(t2_1) 동안 비트라인 감지증폭부(40)는 오버 드라이빙 전압(VDDA)을 이용하여 증폭동작을 수행한다.
상술한 바와 같이, 오버 드라이빙 동작이 수행되기 이전의 제1 증폭구간(t1) 동안 상대적으로 약한 구동력을 갖는 풀업 구동전압이 먼저 공급되는 경우, 풀업 전원라인(RTO)의 전압이 완만하게 상승하게 된다. 따라서 오버 드라이빙 전압이 공급되는 시점, 즉, 제1 구간(t2_1)의 시점에 오버 드라이빙 전압레벨(VDDA)의 풀업 구동전압과, 풀다운 구동전압이 공급되더라도 풀업 전원라인(RTO)의 전위는 완만하게 상승하므로 전원 노이즈가 감소하여 비트라인 감지증폭부(40)의 오프셋 전압(Offset Voltage)은 감소하게 된다.
풀업 전원라인(RTO) 및 풀다운 전원라인(SB)의 전압이 급격하게 변화할수록, 비트라인 감지증폭부(40)에 유입되는 전원 노이즈가 증가하여 비트라인 감지증폭부(40)의 오프셋 전압(Offset Voltage)이 증가하게 된다. 따라서 본 실시예에서는 오버 드라이빙 동작이 시작되기 이전에 상대적으로 약한 구동력을 갖는 풀업 구동전압을 풀업 전원라인(RTO)으로 구동하여 전원 노이즈로 인한 비트라인 감지증폭부(40)의 오프셋 전압(Offset Voltage)을 감소시켰다. 따라서 비트라인 감지증폭부(40)는 보다 안정적으로 데이터를 증폭할 수 있고, 데이터 증폭 신뢰성이 향상된다.
도 5는 본 발명의 제3 실시예에 따른 반도체 메모리 장치의 구성도이다.
본 실시예에 따른 반도체 메모리 장치는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.
도 5를 참조하면, 반도체 메모리 장치는 메모리 셀(10)과, 비트라인 프리차지부(20)와, 비트라인 이퀄라이징부(30)와, 비트라인 감지증폭부(40)와, 전원 구동신호 생성부(50B)와, 구동전압 공급부(60B)를 구비한다.
상기와 같이 구성되는 반도체 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
메모리 셀(10)은 셀 트랜지스터(MN0)와, 셀 캐패시터(C)로 구성되어 있다. 셀 트랜지스터(MN0)는 셀 캐패시터(C)에 대한 데이터 액세스를 제어한다.
비트라인 프리차지부(20)는 이퀄라이징 신호(BLEQ)가 하이레벨로 활성화 되면, 정비트라인(BL) 및 부비트라인(BLB)을 프리차지전압(VBLP)으로 프리차지 한다. 참고적으로, 프리차지전압(VBLP)은 셀 캐패시터(C)에 하이레벨의 데이터가 저장되었을 때의 전압(VCORE)의 중간레벨로 설정된다. 본 실시예에서 비트라인 프리차지부(20)는 정비트라인(BL) 및 프리차지 전압단(VBLP) 사이에 접속되며 이퀄라이징 신호(BLEQ)의 제어를 받는 NMOS 트랜지스터(MN3)와, 부비트라인(BLB) 및 프리차지 전압단(VBLP) 사이에 접속되며 이퀄라이징 신호(BLEQ)의 제어를 받는 NMOS 트랜지스터(MN4)로 구성된다. 한편, 비트라인 이퀄라이징부(30)는 이퀄라이징 신호(BLEQ)가 하이레벨로 활성화 되었을 때, 정비트라인(BL)과 부비트라인(BLB)를 전기적으로 연결시켜, 비트라인쌍(BL,BLB)이 서로 동일한 레벨, 즉 프리차지전압(VBLP)으로 형성되도록 한다. 본 실시예에서 비트라인 이퀄라이징부(30)는 정비트라인(BL) 및 부비트라인(BLB) 사이에 접속되며, 이퀄라이징 신호(BLEQ)의 제어를 받는 NMOS 트랜지스터(MN5)로 구성된다.
즉, 메모리 셀(10)이 정비트라인(BL)과 전하교환(Charge Share) 동작을 수행하기 이전에, 비트라인쌍(BL,BLB)은 프리차지전압(VBLP)으로 프리차지(precharge) 된다. 이후에, 액티브 커맨드가 인가되어 워드라인(WL)이 하이레벨로 활성화 되면, 메모리 셀(10)의 셀 트랜지스터(MN0)가 턴온(TURN ON)되어 셀 캐패시터(C)와 정비트라인(BL) 사이에 전하교환(Charge Share)이 발생하게 된다. 이때, 셀 캐패시터(C)에 저장된 전하량에 따라 정비트라인(BL)의 전압이 결정된다.
한편, 정비트라인(BL))과 부비트라인(BLB)은 전하교환(Charge Share) 이전에 동일한 전압레벨로 프리차지(Precharge) 되어 있다가, 전하교환(Charge Share) 이후에 정비트라인(BL)과 부비트라인(BLB) 사이에 일정한 전압차이(ΔV)가 발생하게 된다. 비트라인 감지증폭부(40)는 이러한 비트라인쌍(BL,BLB)의 전압차이(ΔV)를 감지하여 메모리 셀(10)의 셀 캐패시터(C)에 저장된 데이터를 판별하고 증폭한다.
도 6a는 도 5의 반도체 메모리 장치의 제1 내부동작을 나타낸 타이밍 다이어그램이다.
도 6a의 타이밍 다이어그램 및 도 5를 동시에 참조하여, 반도체 메모리 장치의 주요동작을 살펴보면 다음과 같다. 참고적으로 셀 캐패시터(C)에 하이레벨의 데이터가 저장되어 있다고 가정한다.
비트라인 감지증폭부(40)는 풀업 전원라인(RTO)을 통해서 전달되는 풀업 구동전압과, 풀다운 전원라인(SB)을 통해서 전달되는 풀다운 구동전압을 이용하여 메모리 셀(10)에서 전달되는 신호를 감지하고 증폭한다. 본 실시예에서 비트라인 감지증폭부(40)는 정비트라인(BL) 및 부비트라인(BLB)의 전압 차이(ΔV)를 감지하고, 그 전압 차이(ΔV)를 증폭하는 차동증폭회로(MP1,MP2,MN1,MN2)로 구성된다. 즉, 차동증폭회로(MP1,MP2,MN1,MN2)는 두 개의 PMOS 트랜지스터(MP1,MP2)와, 두 개의 NMOS 트랜지스터(MN1,MN2)로 구성되는 크로스커플 래치 증폭회로(Cross Couple Latch Amplifier)로 구성된다.
전원 구동신호 생성부(50B)는 제1 증폭구간(t1)의 시점에 활성화 되는 제1 풀업 구동신호(SAP0)와, 제2 증폭구간(t2) 중 제1 구간(t2_1) 동안 활성화 되는 제2 풀업 구동신호(SAP1)와, 제2 증폭구간(t2) 중 제2 구간(t2_2) 동안 활성화 되는 제3 풀업 구동신호(SAP2)와, 제1 증폭구간(t1)의 시점에 활성화 되는 제1 풀다운 구동신호(SAN0)와, 제2 증폭구간(t2)의 시점에 활성화 되는 제2 풀다운 구동신호(SAN)를 생성한다.
한편, 구동전압 공급부(60B)는 제1 증폭구간(t1) 동안 제1 풀다운/제1 풀업 구동력으로 풀다운/풀업 구동전압을 공급하고, 제1 증폭구간(t1) 이후의 제2 증폭구간(t2) 동안 제1 풀다운/제1 풀업 구동력보다 더 큰 제2 풀다운/제2 풀업 구동력으로 풀다운/풀업 구동전압을 공급한다.
또한, 구동전압 공급부(60B)는, 제2 증폭구간(t2) 중 초기의 제1 구간(t2_1)동안 제1 전압레벨(VDDA)을 갖는 풀업 구동전압을 공급하고, 제1 구간(t2_1) 이후의 제2 구간(t2_2)동안 제1 전압레벨(VDDA)보다 낮은 제2 전압레벨을 갖는 풀업 구동전압(VOLTAGE)을 공급한다. 여기에서 제1 전압레벨(VDDA)의 풀업 구동전압은 오버 드라이빙 동작을 위한 전압이다.
본 실시예에서 구동전압 공급부(60B)는 제1 풀다운 구동부(65)와, 제2 풀다운 구동부(64)와, 제1 풀업 구동부(66)와, 제2 풀업 구동부(61)와, 제3 풀업 구동부(62)와, 프리차지부(63)로 구성된다. 참고적으로, 구동전압 공급부(60B)를 구성하는 NMOS 트랜지스터는 기판 바이어스 전압으로 네거티브 전압(VBB)을 인가받는다. 즉, NMOS 트랜지스터가 구동전압을 구동할 때, 전압강하를 최소화 시키기 위해서 기판 바이어스 전압으로 네거티브 전압(VBB)을 사용한다. 이때, NMOS 트랜지스터 대신 PMOS 트랜지스터가 사용될 경우, 기판 바이어스 전압으로 승압전압(VPP)을 이용하여 전압강하를 최소화 시킨다.
제1 풀업 구동부(66)는 제1 풀업 구동신호(SAP0)에 응답하여, 제1 풀업 구동력을 갖는 풀업 구동전압을 풀업 전원라인(RTO)으로 구동한다. 본 실시예에서 제1 풀업 구동부(66)는 제1 전원전압단(VDDA)과 풀업 전원라인(RTO) 사이에 접속되며 제1 풀업 구동신호(SAP0)의 제어를 받는 NMOS 트랜지스터(MN17)로 구성된다. 여기에서 NMOS 트랜지스터(MN17)는 제1 풀업 구동력을 갖도록 설계된다. 참고적으로 실시예에 따라 제1 풀업 구동부(66)는 제1 풀업 구동력을 갖는 PMOS 트랜지스터로 구성될 수 있다.
또한, 제2 풀업 구동부(61)는 제1 풀업 구동신호(SAP0)가 활성화된 이후에 활성화 되는 제2 풀업 구동신호(SAP1)에 응답하여, 제1 전압레벨(VDDA)을 갖는 풀업 구동전압을 풀업 전원라인(RTO)으로 구동한다. 즉, 오버 드라이빙 전압(VDDA)을 풀업 전원라인(RTO)으로 구동한다. 본 실시예에서 제2 풀업 구동부(61)는 제1 전원전압단(VDDA)과 풀업 전원라인(RTO) 사이에 접속되며 제2 풀업 구동신호(SAP1)의 제어를 받는 NMOS 트랜지스터(MN10)로 구성된다. 여기에서 NMOS 트랜지스터(MN10)는 제1 풀업 구동력보다 더 큰 제2 풀업 구동력을 갖도록 설계된다. 풀업 구동력이 크다는 것은 풀업 전원라인(RTO)의 전압이 상승하는 속도가 빨라지는 것을 의미한다.
또한, 제3 풀업 구동부(62)는 제2 풀업 구동신호(SAP1)가 활성화된 이후에 활성화 되는 제3 풀업 구동신호(SAP2)에 응답하여, 제2 전압레벨(VCORE)을 갖는 풀업 구동전압을 풀업 전원라인(RTO)으로 구동한다. 본 실시예에서 제3 풀업 구동부(62)는 제2 전원전압단(VCORE)과 풀업 전원라인(RTO) 사이에 접속되며 제3 풀업 구동신호(SAP2)의 제어를 받는 NMOS 트랜지스터(MN11)로 구성된다. 참고적으로 제2 전압레벨(VCORE)은, 하이레벨의 데이터가 저장되었을 때 셀 캐패시터(C)에 형성되는 전압이다.
또한, 제1 풀다운 구동부(65)는 제1 풀다운 구동신호(SAN0)에 응답하여, 제1 풀다운 구동력을 갖는 풀다운 구동전압을 풀다운 전원라인(SB)으로 구동한다. 본 실시예에서 제1 풀다운 구동부(65)는 풀다운 전원라인(SB)과 접지전압단(VSS) 사이에 접속되며 제1 풀다운 구동신호(SAN0)의 제어를 받는 NMOS 트랜지스터(MN16)로 구성된다. 여기에서 NMOS 트랜지스터(MN16)는 제1 풀다운 구동력을 갖도록 설계된다. 참고적으로 실시예에 따라 제1 풀다운 구동부(65)는 제1 풀다운 구동력을 갖는 PMOS 트랜지스터로 구성될 수 있다.
또한, 제2 풀다운 구동부(64)는 제1 풀다운 구동신호(SAN0)가 활성화된 이후에 활성화 되는 제2 풀다운 구동신호(SAN)에 응답하여, 제2 풀다운 구동력을 갖는 풀다운 구동전압을 풀다운 전원라인(SB)으로 구동한다. 본 실시예에서 제2 풀다운 구동부(64)는 풀다운 전원라인(SB)과 접지전압단(VSS) 사이에 접속되며 제2 풀다운 구동신호(SAN) 구동신호의 제어를 받는 NMOS 트랜지스터(MN15)로 구성된다. 여기에서 NMOS 트랜지스터(MN15)는 제1 풀다운 구동력보다 큰 제2 풀다운 구동력을 갖도록 설계된다. 풀다운 구동력이 크다는 것은 풀다운 전원라인(SB)이 접지전압(VSS)으로 하강하는 속도가 빨라지는 것을 의미한다.
또한, 프리차지부(63)는 프리차지신호(BLEQ)에 응답하여 프리차지전압(VBLP)으로 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)을 프리차지 한다. 본 실시예에서 프리차지부(63)는 풀업 전원라인(RTO)과 풀다운 전원라인(SB) 사이에 접속되며 프리차지신호(BLEQ)의 제어를 받는 이퀄라이징용 NMOS 트랜지스터(MN14)와, 프리차지 전압단(VBLP)과 풀업 전원라인(RTO) 사이에 접속되며 프리차지신호(BLEQ)의 제어를 받는 제1 프리차지용 NMOS 트랜지스터(MN12)와, 프리차지 전압단(VBLP)과 풀다운 전원라인(SB) 사이에 접속되며 프리차지신호(BLEQ)의 제어를 받는 제2 프리차지용 NMOS 트랜지스터(MN13)로 구성된다. 참고적으로 본 실시예에서는 이퀄라이징용 NMOS 트랜지스터(MN14)와, 제1 및 제2 프리차지용 NMOS 트랜지스터(MN12,MN13)를 프리차지신호(BLEQ)를 통해서 동시에 제어하도록 구성하였다. 하지만 실시예에 따라 이퀄라이징용 NMOS 트랜지스터(MN14)는 이퀄라이징 신호로 제어하고, 제1 및 제2 프리차지용 NMOS 트랜지스터(MN12,MN13)는 프리차지 신호로 각각 제어하도록 구성할 수 있다. 즉, 본 실시예에서는 이퀄라이징 신호(BLEQ) 및 프리차지신호(BLEQ)를 구분하지 않고 공통적으로 사용하도록 설계되었다.
요약하면, 제3 실시예에 따른 반도체 메모리 장치는, 비트라인 감지증폭부(40)가 3단계의 증폭구간을 통해서 증폭동작을 수행할 수 있도록, 비트라인 감지증폭부(40)에 풀업 구동전압 및 풀다운 구동전압을 공급한다.
우선, 구동전압 공급부(60B)는 제1 증폭구간(t1) 동안 상대적으로 약한 구동력을 갖는 제1 풀다운/제1 풀업 구동력으로 풀다운/풀업 구동전압을 공급한다.
다음으로, 구동전압 공급부(60B)는 제1 증폭구간(t1) 이후의 제2 증폭구간(t2) 동안 제1 풀다운/제1 풀업 구동력보다 더 큰 제2 풀다운/제2 풀업 구동력으로 풀다운/풀업 구동전압을 공급한다. 이때, 제2 증폭구간(t2)은 두 개의 구간으로 세분된다. 즉, 구동전압 공급부(60B)는 제2 증폭구간(t2) 중 초기의 제1 구간(t2_1)동안 제1 전압레벨(VDDA)을 갖는 풀업 구동전압을 공급하고, 제1 구간(t2_1) 이후의 제2 구간(t2_2)동안 제1 전압레벨(VDDA)보다 낮은 제2 전압레벨(VCORE)을 갖는 풀업 구동전압을 공급한다. 여기에서 제1 전압레벨(VDDA)을 갖는 풀업 구동전압은 오버 드라이빙 동작을 위한 전압이므로, 제1 구간(t2_1) 동안 비트라인 감지증폭부(40)는 오버 드라이빙 전압(VDDA)을 이용하여 증폭동작을 수행한다.
상술한 바와 같이, 오버 드라이빙 동작이 수행되기 이전의 제1 증폭구간(t1) 동안 상대적으로 약한 구동력을 갖는 풀업/풀다운 구동전압이 먼저 공급되는 경우, 풀업/풀다운 전원라인(RTO,SB)의 전압이 완만하게 상승 및 하강하게 된다. 따라서 오버 드라이빙 전압이 공급되는 시점, 즉, 제1 구간(t2_1)의 시점에 오버 드라이빙 전압레벨(VDDA)의 풀업 구동전압이 공급되더라도 풀업 전원라인(RTO)의 전위는 완만하게 상승한다. 또한 풀다운 전원라인(SB)의 전위는 완만하게 하강한다. 따라서, 전원 노이즈가 감소하여 비트라인 감지증폭부(40)의 오프셋 전압(Offset Voltage)은 감소하게 된다.
풀업 전원라인(RTO) 및 풀다운 전원라인(SB)의 전압이 급격하게 변화할수록, 비트라인 감지증폭부(40)에 유입되는 전원 노이즈가 증가하여 비트라인 감지증폭부(40)의 오프셋 전압(Offset Voltage)이 증가한다. 따라서 본 실시예에서는 오버 드라이빙 동작이 시작되기 이전에 상대적으로 약한 구동력을 갖는 풀업/풀다운 구동전압을 풀업/풀다운 전원라인(RTO,SB)으로 구동하여 전원 노이즈로 인한 비트라인 감지증폭부(40)의 오프셋 전압(Offset Voltage)을 감소시켰다. 따라서 비트라인 감지증폭부(40)는 보다 안정적으로 데이터를 증폭할 수 있고, 데이터 증폭 신뢰성이 향상된다.
도 6b는 도 5의 반도체 메모리 장치의 제2 내부동작을 나타낸 타이밍 다이어그램이다.
도 5의 반도체 메모리 장치는 제2 내부동작을 수행할 때, 제1 풀업 구동신호(SAP0)를 제1 풀다운 구동신호(SAN0)가 활성화 된 이후에 활성화시킨다.
제2 내부동작을 수행하기 위해서, 전원 구동신호 생성부(50B)는 제1 풀업 구동신호(SAP0) 및 제1 풀다운 구동신호(SAN0)의 활성화 시점을 조절한다. 즉, 전원 구동신호 생성부(50B)는 제1 증폭구간(t1) 중 제1 풀다운 구동신호(SAN0)가 활성화 된 이후에 활성화 되는 제1 풀업 구동신호(SAP0)와, 제2 증폭구간(t2) 중 제1 구간(t2_1) 동안 활성화 되는 제2 풀업 구동신호(SAP1)와, 제2 증폭구간(t2) 중 제2 구간(t2_2) 동안 활성화 되는 제3 풀업 구동신호(SAP2)와, 제1 증폭구간(t1)의 시점에 활성화 되는 제1 풀다운 구동신호(SAN0)와, 제2 증폭구간(t2)의 시점에 활성화 되는 제2 풀다운 구동신호(SAN)를 생성한다. 이를 본 발명의 제4 실시예라고 정의한다. 즉, 제4 실시예는 제3 실시예와 기본적인 동작을 동일하며, 제1 풀업 구동신호(SAP0) 및 제1 풀다운 구동신호(SAN0)의 활성화 시점을 추가적으로 조절한 것이다.
구동전압 공급부(60B)는 제1 증폭구간(t1) 동안 제1 풀다운/제1 풀업 구동력으로 풀다운/풀업 구동전압을 공급하는데, 이때, 풀업 구동전압보다 풀다운 구동전압을 일정시점 더 빨리 공급한다.
또한, 구동전압 공급부(60B)는, 제1 증폭구간(t1) 이후의 제2 증폭구간(t2) 동안 제1 풀다운/제1 풀업 구동력보다 더 큰 제2 풀다운/제2 풀업 구동력으로 풀다운/풀업 구동전압을 공급한다.
또한, 구동전압 공급부(60B)는, 제2 증폭구간(t2) 중 초기의 제1 구간(t2_1)동안 제1 전압레벨(VDDA)을 갖는 풀업 구동전압을 공급하고, 제1 구간(t2_1) 이후의 제2 구간(t2_2)동안 제1 전압레벨(VDDA)보다 낮은 제2 전압레벨을 갖는 풀업 구동전압(VOLTAGE)을 공급한다. 여기에서 제1 전압레벨(VDDA)의 풀업 구동전압은 오버 드라이빙 동작을 위한 전압이다.
특히, 구동전압 공급부(60B)를 구성하는 제1 풀다운 구동부(65)는 제1 풀업 구동신호(SAP0)보다 일정 시점 더 빨리 활성화 되는 제1 풀다운 구동신호(SAN0)에 응답하여, 제1 풀다운 구동력을 갖는 풀다운 구동전압을 풀다운 전원라인(SB)으로 구동한다.
요약하면, 제4 실시예에 따른 반도체 메모리 장치는, 비트라인 감지증폭부(40)가 3단계의 증폭구간을 통해서 증폭동작을 수행할 수 있도록, 비트라인 감지증폭부(40)에 풀업 구동전압 및 풀다운 구동전압을 공급한다.
우선, 구동전압 공급부(60B)는 제1 증폭구간(t1) 동안 상대적으로 약한 구동력을 갖는 제1 풀다운/제1 풀업 구동력으로 풀다운/풀업 구동전압을 공급한다. 이때, 풀업 구동전압보다 풀다운 구동전압을 일정시점 더 빨리 공급한다.
다음으로, 구동전압 공급부(60B)는 제1 증폭구간(t1) 이후의 제2 증폭구간(t2) 동안 제1 풀다운/제1 풀업 구동력보다 더 큰 제2 풀다운/제2 풀업 구동력으로 풀다운/풀업 구동전압을 공급한다. 이때, 제2 증폭구간(t2)은 두 개의 구간으로 세분된다. 즉, 구동전압 공급부(60B)는 제2 증폭구간(t2) 중 초기의 제1 구간(t2_1)동안 제1 전압레벨(VDDA)을 갖는 풀업 구동전압을 공급하고, 제1 구간(t2_1) 이후의 제2 구간(t2_2)동안 제1 전압레벨(VDDA)보다 낮은 제2 전압레벨(VCORE)을 갖는 풀업 구동전압을 공급한다. 여기에서 제1 전압레벨(VDDA)을 갖는 풀업 구동전압은 오버 드라이빙 동작을 위한 전압이므로, 제1 구간(t2_1) 동안 비트라인 감지증폭부(40)는 오버 드라이빙 전압(VDDA)을 이용하여 증폭동작을 수행한다.
상술한 바와 같이, 오버 드라이빙 동작이 수행되기 이전의 제1 증폭구간(t1) 동안 상대적으로 약한 구동력을 갖는 풀업/풀다운 구동전압이 먼저 공급되는 경우, 풀업/풀다운 전원라인(RTO,SB)의 전압이 완만하게 상승 및 하강하게 된다. 이때, 풀다운 구동전압을 먼저 공급한 이후에 풀업 구동전압을 공급하여 전원 노이즈 발생을 더욱 감소시킨다.
따라서 오버 드라이빙 전압이 공급되는 시점, 즉, 제1 구간(t2_1)의 시점에 오버 드라이빙 전압레벨(VDDA)의 풀업 구동전압이 공급되더라도 풀업 전원라인(RTO)의 전위는 완만하게 상승한다. 또한 풀다운 전원라인(SB)의 전위는 완만하게 하강한다. 따라서 전원 노이즈가 감소하여 비트라인 감지증폭부(40)의 오프셋 전압(Offset Voltage)은 감소하게 된다.
풀업 전원라인(RTO) 및 풀다운 전원라인(SB)의 전압이 급격하게 변화할수록, 비트라인 감지증폭부(40)에 유입되는 전원 노이즈가 증가하여 비트라인 감지증폭부(40)의 오프셋 전압(Offset Voltage)이 증가한다. 따라서 본 실시예에서는 오버 드라이빙 동작이 시작되기 이전에 상대적으로 약한 구동력을 갖는 풀업/풀다운 구동전압을 풀업/풀다운 전원라인(RTO,SB)으로 구동하여 전원 노이즈로 인한 비트라인 감지증폭부(40)의 오프셋 전압(Offset Voltage)을 감소시켰다. 따라서 비트라인 감지증폭부(40)는 보다 안정적으로 데이터를 증폭할 수 있고, 데이터 증폭 신뢰성이 향상된다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 참고적으로 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 실시의 변경에 따른 구체적인 설명은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 메모리 셀
20 : 비트라인 프리차지부
30 : 비트라인 이퀄라이징부
40 : 비트라인 감지증폭부
60,60A,60B : 구동전압 공급부
도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.

Claims (32)

  1. 풀업 전원라인을 통해서 전달되는 풀업 구동전압 및 풀다운 전원라인을 통해서 전달되는 풀다운 구동전압을 이용하여 메모리 셀에서 전달되는 신호를 감지하고 증폭하는 비트라인 감지증폭부; 및
    제1 증폭구간 동안 제1 풀다운 구동력으로 상기 풀다운 구동전압을 공급하고, 상기 제1 증폭구간 이후의 제2 증폭구간 동안 상기 제1 풀다운 구동력보다 더 큰 제2 풀다운 구동력으로 상기 풀다운 구동전압을 공급하는 구동전압 공급부;를 포함하며,
    상기 구동전압 공급부는, 상기 제2 증폭구간 중 초기의 제1 구간동안 제1 전압레벨을 갖는 상기 풀업 구동전압을 공급하고, 상기 제1 구간 이후의 제2 구간동안 상기 제1 전압레벨보다 낮은 제2 전압레벨을 갖는 상기 풀업 구동전압을 공급하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    제1 및 제2 풀다운 구동신호와, 제1 및 제2 풀업 구동신호를 생성하는 전원 구동신호 생성부;를 더 포함하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 구동전압 공급부는,
    상기 제1 풀다운 구동신호에 응답하여, 상기 제1 풀다운 구동력을 갖는 상기 풀다운 구동전압을 상기 풀다운 전원라인으로 구동하는 제1 풀다운 구동부;
    상기 제1 풀다운 구동신호가 활성화된 이후에 활성화 되는 상기 제2 풀다운 구동신호에 응답하여, 상기 제2 풀다운 구동력을 갖는 상기 풀다운 구동전압을 상기 풀다운 전원라인으로 구동하는 제2 풀다운 구동부;
    상기 제1 풀업 구동신호에 응답하여, 상기 제1 전압레벨을 갖는 상기 풀업 구동전압을 상기 풀업 전원라인으로 구동하는 제1 풀업 구동부; 및
    상기 제1 풀업 구동신호가 활성화된 이후에 활성화 되는 상기 제2 풀업 구동신호에 응답하여, 상기 제2 전압레벨을 갖는 상기 풀업 구동전압을 상기 풀업 전원라인으로 구동하는 제2 풀업 구동부;를 포함하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 구동전압 공급부는,
    프리차지신호에 응답하여 프리차지전압으로 상기 풀업 전원라인 및 상기 풀다운 전원라인을 프리차지하는 프리차지부;를 더 포함하는 반도체 메모리 장치.
  5. 제3항에 있어서,
    상기 전원 구동신호 생성부는,
    상기 제1 증폭구간의 시점에 활성화 되는 상기 제1 풀다운 구동신호와, 상기 제2 증폭구간의 시점에 활성화 되는 상기 제2 풀다운 구동신호와, 상기 제2 증폭구간 중 상기 제1 구간 동안 활성화 되는 상기 제1 풀업 구동신호와, 상기 제2 증폭구간 중 상기 제2 구간 동안 활성화 되는 상기 제2 풀업 구동신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 비트라인 감지증폭부는,
    정비트라인 및 부비트라인의 전압 차이를 감지하고, 그 전압 차이를 증폭하는 차동증폭회로로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 메모리 셀은 상기 정비트라인과 전하교환(Charge Share)을 통해서 상기 정비트라인으로 저장된 신호를 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 메모리 셀이 상기 정비트라인과 전하교환(Charge Share) 동작을 수행하기 이전에, 상기 정비트라인 및 상기 부비트라인은 프리차지전압으로 프리차지(precharge)되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 풀업 전원라인을 통해서 전달되는 풀업 구동전압 및 풀다운 전원라인을 통해서 전달되는 풀다운 구동전압을 이용하여 메모리 셀에서 전달되는 신호를 감지하고 증폭하는 비트라인 감지증폭부; 및
    제1 증폭구간 동안 제1 풀업 구동력으로 상기 풀업 구동전압을 공급하고, 상기 제1 증폭구간 이후의 제2 증폭구간 동안 상기 제1 풀업 구동력보다 더 큰 제2 풀업 구동력으로 상기 풀업 구동전압을 공급하는 구동전압 공급부;를 포함하며,
    상기 구동전압 공급부는, 상기 제2 증폭구간 중 초기의 제1 구간동안 제1 전압레벨을 갖는 상기 풀업 구동전압을 공급하고, 상기 제1 구간 이후의 제2 구간동안 상기 제1 전압레벨보다 낮은 제2 전압레벨을 갖는 상기 풀업 구동전압을 공급하며, 상기 제2 증폭구간동안 상기 풀다운 구동전압을 공급하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    풀다운 구동신호와, 제1 내지 제3 풀업 구동신호를 생성하는 전원 구동신호 생성부;를 더 포함하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 구동전압 공급부는,
    상기 제1 풀업 구동신호에 응답하여, 상기 제1 풀업 구동력을 갖는 상기 풀업 구동전압을 상기 풀업 전원라인으로 구동하는 제1 풀업 구동부;
    상기 제1 풀업 구동신호가 활성화된 이후에 활성화 되는 상기 제2 풀업 구동신호에 응답하여, 상기 제1 전압레벨을 갖는 상기 풀업 구동전압을 상기 풀업 전원라인으로 구동하는 제2 풀업 구동부;
    상기 제2 풀업 구동신호가 활성화된 이후에 활성화 되는 상기 제3 풀업 구동신호에 응답하여, 상기 제2 전압레벨을 갖는 상기 풀업 구동전압을 상기 풀업 전원라인으로 구동하는 제3 풀업 구동부; 및
    상기 풀다운 구동신호에 응답하여 상기 풀다운 구동전압을 상기 풀다운 전원라인으로 구동하는 풀다운 구동부; 를 포함하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 구동전압 공급부는,
    프리차지신호에 응답하여 프리차지전압으로 상기 풀업 전원라인 및 상기 풀다운 전원라인을 프리차지하는 프리차지부;를 더 포함하는 반도체 메모리 장치.
  13. 제11항에 있어서,
    상기 전원 구동신호 생성부는,
    상기 제1 증폭구간의 시점에 활성화 되는 상기 제1 풀업 구동신호와, 상기 제2 증폭구간 중 상기 제1 구간 동안 활성화 되는 상기 제2 풀업 구동신호와, 상기 제2 증폭구간 중 상기 제2 구간 동안 활성화 되는 상기 제3 풀업 구동신호와, 상기 제2 증폭구간의 시점에 활성화 되는 상기 풀다운 구동신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제9항에 있어서,
    상기 비트라인 감지증폭부는,
    정비트라인 및 부비트라인의 전압 차이를 감지하고, 그 전압 차이를 증폭하는 차동증폭회로로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제9항에 있어서,
    상기 메모리 셀은 상기 정비트라인과 전하교환(Charge Share)을 통해서 상기 정비트라인으로 저장된 신호를 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제9항에 있어서,
    상기 메모리 셀이 상기 정비트라인과 전하교환(Charge Share) 동작을 수행하기 이전에, 상기 정비트라인 및 상기 부비트라인은 프리차지전압으로 프리차지(precharge)되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 풀업 전원라인을 통해서 전달되는 풀업 구동전압 및 풀다운 전원라인을 통해서 전달되는 풀다운 구동전압을 이용하여 메모리 셀에서 전달되는 신호를 감지하고 증폭하는 비트라인 감지증폭부; 및
    제1 증폭구간 동안 제1 풀다운/제1 풀업 구동력으로 상기 풀다운/풀업 구동전압을 공급하고, 상기 제1 증폭구간 이후의 제2 증폭구간 동안 상기 제1 풀다운/제1 풀업 구동력보다 더 큰 제2 풀다운/제2 풀업 구동력으로 상기 풀다운/풀업 구동전압을 공급하는 구동전압 공급부;를 포함하며,
    상기 구동전압 공급부는, 상기 제2 증폭구간 중 초기의 제1 구간동안 제1 전압레벨을 갖는 상기 풀업 구동전압을 공급하고, 상기 제1 구간 이후의 제2 구간동안 상기 제1 전압레벨보다 낮은 제2 전압레벨을 갖는 상기 풀업 구동전압을 공급하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제17항에 있어서,
    제1 및 제2 풀다운 구동신호와, 제1 내지 제3 풀업 구동신호를 생성하는 전원 구동신호 생성부;를 더 포함하는 반도체 메모리 장치.
  19. 제18항에 있어서,
    상기 구동전압 공급부는,
    상기 제1 풀업 구동신호에 응답하여, 상기 제1 풀업 구동력을 갖는 상기 풀업 구동전압을 상기 풀업 전원라인으로 구동하는 제1 풀업 구동부;
    상기 제1 풀업 구동신호가 활성화된 이후에 활성화 되는 상기 제2 풀업 구동신호에 응답하여, 상기 제1 전압레벨을 갖는 상기 풀업 구동전압을 상기 풀업 전원라인으로 구동하는 제2 풀업 구동부;
    상기 제2 풀업 구동신호가 활성화된 이후에 활성화 되는 상기 제3 풀업 구동신호에 응답하여, 상기 제2 전압레벨을 갖는 상기 풀업 구동전압을 상기 풀업 전원라인으로 구동하는 제3 풀업 구동부; 및
    상기 제1 풀다운 구동신호에 응답하여, 상기 제1 풀다운 구동력을 갖는 상기 풀다운 구동전압을 상기 풀다운 전원라인으로 구동하는 제1 풀다운 구동부;
    상기 제1 풀다운 구동신호가 활성화된 이후에 활성화 되는 상기 제2 풀다운 구동신호에 응답하여, 상기 제2 풀다운 구동력을 갖는 상기 풀다운 구동전압을 상기 풀다운 전원라인으로 구동하는 제2 풀다운 구동부;를 포함하는 반도체 메모리 장치.
  20. 제19항에 있어서,
    상기 구동전압 공급부는,
    프리차지신호에 응답하여 프리차지전압으로 상기 풀업 전원라인 및 상기 풀다운 전원라인을 프리차지하는 프리차지부;를 더 포함하는 반도체 메모리 장치.
  21. 제19항에 있어서,
    상기 전원 구동신호 생성부는,
    상기 제1 증폭구간의 시점에 활성화 되는 상기 제1 풀업 구동신호와, 상기 제2 증폭구간 중 상기 제1 구간 동안 활성화 되는 상기 제2 풀업 구동신호와, 상기 제2 증폭구간 중 상기 제2 구간 동안 활성화 되는 상기 제3 풀업 구동신호와, 상기 제1 증폭구간의 시점에 활성화 되는 상기 제1 풀다운 구동신호와, 상기 제2 증폭구간의 시점에 활성화 되는 상기 제2 풀다운 구동신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제17항에 있어서,
    상기 비트라인 감지증폭부는,
    정비트라인 및 부비트라인의 전압 차이를 감지하고, 그 전압 차이를 증폭하는 차동증폭회로로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제17항에 있어서,
    상기 메모리 셀은 상기 정비트라인과 전하교환(Charge Share)을 통해서 상기 정비트라인으로 저장된 신호를 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제17항에 있어서,
    상기 메모리 셀이 상기 정비트라인과 전하교환(Charge Share) 동작을 수행하기 이전에, 상기 정비트라인 및 상기 부비트라인은 프리차지전압으로 프리차지(precharge)되는 것을 특징으로 하는 반도체 메모리 장치.
  25. 풀업 전원라인을 통해서 전달되는 풀업 구동전압 및 풀다운 전원라인을 통해서 전달되는 풀다운 구동전압을 이용하여 메모리 셀에서 전달되는 신호를 감지하고 증폭하는 비트라인 감지증폭부; 및
    제1 증폭구간 동안 제1 풀다운/제1 풀업 구동력으로 상기 풀다운/풀업 구동전압을 공급함에 있어서 상기 풀업 구동전압보다 상기 풀다운 구동전압을 일정시점 더 빨리 공급하고, 상기 제1 증폭구간 이후의 제2 증폭구간 동안 상기 제1 풀다운/제1 풀업 구동력보다 더 큰 제2 풀다운/제2 풀업 구동력으로 상기 풀다운/풀업 구동전압을 공급하는 구동전압 공급부;를 포함하며,
    상기 구동전압 공급부는, 상기 제2 증폭구간 중 초기의 제1 구간동안 제1 전압레벨을 갖는 상기 풀업 구동전압을 공급하고, 상기 제1 구간 이후의 제2 구간동안 상기 제1 전압레벨보다 낮은 제2 전압레벨을 갖는 상기 풀업 구동전압을 공급하는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제25항에 있어서,
    제1 및 제2 풀다운 구동신호와, 제1 내지 제3 풀업 구동신호를 생성하는 전원 구동신호 생성부;를 더 포함하는 반도체 메모리 장치.
  27. 제26항에 있어서,
    상기 구동전압 공급부는,
    상기 제1 풀업 구동신호에 응답하여, 상기 제1 풀업 구동력을 갖는 상기 풀업 구동전압을 상기 풀업 전원라인으로 구동하는 제1 풀업 구동부;
    상기 제1 풀업 구동신호가 활성화된 이후에 활성화 되는 상기 제2 풀업 구동신호에 응답하여, 상기 제1 전압레벨을 갖는 상기 풀업 구동전압을 상기 풀업 전원라인으로 구동하는 제2 풀업 구동부;
    상기 제2 풀업 구동신호가 활성화된 이후에 활성화 되는 상기 제3 풀업 구동신호에 응답하여, 상기 제2 전압레벨을 갖는 상기 풀업 구동전압을 상기 풀업 전원라인으로 구동하는 제3 풀업 구동부; 및
    상기 제1 풀업 구동신호보다 일정 시점 더 빨리 활성화 되는 상기 제1 풀다운 구동신호에 응답하여, 상기 제1 풀다운 구동력을 갖는 상기 풀다운 구동전압을 상기 풀다운 전원라인으로 구동하는 제1 풀다운 구동부;
    상기 제1 풀다운 구동신호가 활성화된 이후에 활성화 되는 상기 제2 풀다운 구동신호에 응답하여, 상기 제2 풀다운 구동력을 갖는 상기 풀다운 구동전압을 상기 풀다운 전원라인으로 구동하는 제2 풀다운 구동부;를 포함하는 반도체 메모리 장치.
  28. 제27항에 있어서,
    상기 구동전압 공급부는,
    프리차지신호에 응답하여 프리차지전압으로 상기 풀업 전원라인 및 상기 풀다운 전원라인을 프리차지하는 프리차지부;를 더 포함하는 반도체 메모리 장치.
  29. 제27항에 있어서,
    상기 전원 구동신호 생성부는,
    상기 제1 증폭구간 중 상기 제1 풀다운 구동신호가 활성화 된 이후에 활성화 되는 상기 제1 풀업 구동신호와, 상기 제2 증폭구간 중 상기 제1 구간 동안 활성화 되는 상기 제2 풀업 구동신호와, 상기 제2 증폭구간 중 상기 제2 구간 동안 활성화 되는 상기 제3 풀업 구동신호와, 상기 제1 증폭구간의 시점에 활성화 되는 상기 제1 풀다운 구동신호와, 상기 제2 증폭구간의 시점에 활성화 되는 상기 제2 풀다운 구동신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  30. 제25항에 있어서,
    상기 비트라인 감지증폭부는,
    정비트라인 및 부비트라인의 전압 차이를 감지하고, 그 전압 차이를 증폭하는 차동증폭회로로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  31. 제25항에 있어서,
    상기 메모리 셀은 상기 정비트라인과 전하교환(Charge Share)을 통해서 상기 정비트라인으로 저장된 신호를 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  32. 제25항에 있어서,
    상기 메모리 셀이 상기 정비트라인과 전하교환(Charge Share) 동작을 수행하기 이전에, 상기 정비트라인 및 상기 부비트라인은 프리차지전압으로 프리차지(precharge)되는 것을 특징으로 하는 반도체 메모리 장치.
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