KR20200099794A - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 슈도 극저온(pseudo cryogenic)을 포함하는 온도 범위일 때, 증폭 구간 동안 제1 및 제2 제어신호를 순차적으로 활성화하고 상기 증폭 구간 동안 제3 제어신호를 활성화기 위한 제어기; 상기 제1 제어신호에 기초하여, 상기 증폭 구간 중 초기 구간 동안 제1 전원라인을 제1 전압으로 구동하기 위한 제1 드라이버; 상기 제2 제어신호에 기초하여, 상기 증폭 구간 중 후기 구간 동안 상기 제1 전원라인을 상기 제1 전압보다 높은 제2 전압으로 구동하기 위한 제2 드라이버; 상기 제3 제어신호에 기초하여, 상기 증폭 구간 동안 제2 전원라인을 제3 전압으로 구동하기 위한 제3 드라이버; 및 상기 제1 및 제2 전원라인 사이에 접속되고, 상기 온도 범위일 때 데이터 라인 쌍의 전압 차이를 상기 초기 구간 동안 상기 제1 및 제3 전압을 이용하여 1차 증폭하고 상기 후기 구간 동안 상기 제2 및 제3 전압을 이용하여 2차 증폭하기 위한 감지 증폭기를 포함하는 상기 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 메모리 장치에 관한 것이다.
일반적으로, 상온일 때 보다 저온일 때 트랜지스터의 문턱전압이 더 상승한다. 즉, 상온일 때보다 저온일 때 상기 트랜지스터의 특성이 나빠진다. 상기 트랜지스터의 특성이 나빠지면, 예를 들어, 디램(DRAM)을 비롯한 반도체 메모리 장치의 경우 메모리 셀(memory cell)에 저장된 데이터를 감지 증폭하기 위한 감지 증폭기의 오프셋(offset)이 증가함으로써 상기 감지 증폭기의 센싱 마진(sensing margin)이 열화된다.
이를 해결하기 위해 저온용 트랜지스터를 개발할 수 있겠으나, 상기 저온용 트랜지스터는 상온에서 사용할 수 없기 때문에 범용성이 떨어진다. 상기 범용성을 높이기 위해 저온용 트랜지스터와 상온용 트랜지스터를 모두 구성할 경우 공정 비용이 상승하므로 가격 경쟁력에서 불리하다.
최근, 극저온(cryogenic)에서 동작하는 반도체 메모리 장치가 개발되고 있다. 예컨대, 극저온에서 동작하는 디램은 상온에서 동작하는 디램과 비교했을 때 메모리 셀의 데이터 유지시간이 상대적으로 길어진다. 그러므로, 극저온에서 동작하는 디램은 리프레쉬(refresh) 동작을 거의 실시하지 않거나 또는 리프레쉬 주기를 최대로 늘림으로써, 전력 소모가 감소된다.
본 발명의 실시예는 극저온(cryogenic)에서 센싱 마진(sensing margin)을 확보할 수 있는 반도체 메모리 장치를 제공한다.
또한, 본 발명의 실시예는 상기 극저온에서 센싱 마진(sensing margin)을 확보하는 동시에 전류 소모를 줄일 수 있는 반도체 메모리 장치를 제공한다.
또한, 본 발명의 실시예는 상온 및 극저온에서 이용 가능한 범용성을 가지는 반도체 메모리 장치를 제공한다.
본 발명의 일 측면에 따르면, 반도체 메모리 장치는, 슈도 극저온(pseudo cryogenic)을 포함하는 온도 범위일 때, 증폭 구간 동안 제1 및 제2 제어신호를 순차적으로 활성화하고 상기 증폭 구간 동안 제3 제어신호를 활성화기 위한 제어기; 상기 제1 제어신호에 기초하여, 상기 증폭 구간 중 초기 구간 동안 제1 전원라인을 제1 전압으로 구동하기 위한 제1 드라이버; 상기 제2 제어신호에 기초하여, 상기 증폭 구간 중 후기 구간 동안 상기 제1 전원라인을 상기 제1 전압보다 높은 제2 전압으로 구동하기 위한 제2 드라이버; 상기 제3 제어신호에 기초하여, 상기 증폭 구간 동안 제2 전원라인을 제3 전압으로 구동하기 위한 제3 드라이버; 및 상기 제1 및 제2 전원라인 사이에 접속되고, 상기 온도 범위일 때 데이터 라인 쌍의 전압 차이를 상기 초기 구간 동안 상기 제1 및 제3 전압을 이용하여 1차 증폭하고 상기 후기 구간 동안 상기 제2 및 제3 전압을 이용하여 2차 증폭하기 위한 감지 증폭기를 포함할 수 있다.
상기 온도 범위는 77K ± 7K를 포함할 수 있다.
상기 제1 및 제2 전압은 각각 제1 및 제2 고전압을 포함할 수 있고, 상기 제3 전압은 저전압을 포함할 수 있다.
상기 데이터 라인 쌍 중 어느 하나에 접속된 메모리 셀을 더 포함할 수 있고, 상기 데이터 라인 쌍은 비트 라인 쌍을 포함할 수 있다.
상기 반도체 메모리 장치는, 상기 온도 범위를 감지하기 위한 온도 센서를 더 포함할 수 있다.
본 발명의 다른 측면에 따르면, 반도체 메모리 장치는, 상온을 포함하는 제1 온도 범위일 때 증폭 구간 동안 제1 제어신호를 활성화하고, 슈도 극저온(pseudo cryogenic)을 포함하는 제2 온도 범위일 때 상기 증폭 구간 동안 상기 제1 제어신호와 제2 제어신호를 순차적으로 활성화하고, 상기 제1 및 제2 온도 범위일 때 상기 증폭 구간 동안 제3 제어신호를 공통으로 활성화기 위한 제어기; 상기 제1 제어신호에 기초하여 제1 전원라인을 제1 전압으로 구동하기 위한 제1 드라이버; 상기 제2 제어신호에 기초하여 상기 제1 전원라인을 상기 제1 전압보다 높은 제2 전압으로 구동하기 위한 제2 드라이버; 상기 제3 제어신호에 기초하여 제2 전원라인을 제3 전압으로 구동하기 위한 제3 드라이버; 및 상기 제1 및 제2 전원라인 사이에 접속되고, 상기 제1 온도 범위일 때 상기 증폭 구간 동안 상기 제1 전압과 상기 제3 전압을 이용하여 데이터 라인 쌍의 전압 차이를 증폭하고, 상기 제2 온도 범위일 때 상기 데이터 라인 쌍의 전압 차이를 상기 증폭 구간 중 초기 구간 동안 상기 제1 전압과 상기 제3 전압을 이용하여 1차 증폭하고 상기 증폭 구간 중 후기 구간 동안 상기 제2 전압과 상기 제3 전압을 이용하여 2차 증폭하기 위한 감지 증폭기를 포함할 수 있다.
상기 제2 온도 범위는 77K ± 7K를 포함할 수 있다.
상기 제1 온도 범위는 상온을 포함할 수 있다.
상기 제1 및 제2 전압은 각각 제1 및 제2 고전압을 포함할 수 있고, 상기 제3 전압은 저전압을 포함할 수 있다.
상기 데이터 라인 쌍 중 어느 하나에 접속된 메모리 셀을 더 포함할 수 있고, 상기 데이터 라인 쌍은 비트 라인 쌍을 포함할 수 있다.
상기 반도체 메모리 장치는, 상기 제1 및 제2 온도 범위를 감지하고 그 감지결과에 대응하는 온도 플래그 신호를 생성하기 위한 온도 센서를 더 포함할 수 있고, 상기 제어기는 상기 온도 플래그 신호와 액티브 신호와 프리차지 신호에 기초하여 상기 제1 내지 제3 제어신호를 생성할 수 있다.
본 발명의 또 다른 측면에 따르면, 반도체 메모리 장치는, 상온을 포함하는 제1 온도 범위일 때 증폭 구간 동안 제1 제어신호를 활성화하고, 슈도 극저온(pseudo cryogenic)을 포함하는 제2 온도 범위일 때 상기 증폭 구간 동안 제2 제어신호를 활성화하고, 상기 제1 및 제2 온도 범위일 때 상기 증폭 구간 동안 제3 제어신호를 공통으로 활성화기 위한 제어기; 상기 제1 제어신호에 기초하여 제1 전원라인을 제1 전압으로 구동하기 위한 제1 드라이버; 상기 제2 제어신호에 기초하여 상기 제1 전원라인을 상기 제1 전압보다 높은 제2 전압으로 구동하기 위한 제2 드라이버; 상기 제3 제어신호에 기초하여 제2 전원라인을 제3 전압으로 구동하기 위한 제3 드라이버; 및 상기 제1 및 제2 전원라인 사이에 접속되고, 상기 제1 온도 범위일 때 상기 증폭 구간 동안 상기 제1 전압과 상기 제3 전압을 이용하여 데이터 라인 쌍의 전압 차이를 증폭하고, 상기 제2 온도 범위일 때 상기 증폭 구간 동안 상기 제2 전압과 상기 제3 전압을 이용하여 상기 데이터 라인 쌍의 전압 차이를 증폭하기 위한 감지 증폭기를 포함할 수 있다.
상기 제2 온도 범위는 77K ± 7K를 포함할 수 있다.
상기 제1 온도 범위는 상온을 포함할 수 있다.
상기 제1 및 제2 전압은 각각 제1 및 제2 고전압을 포함할 수 있고, 상기 제3 전압은 저전압을 포함할 수 있다.
상기 데이터 라인 쌍 중 어느 하나에 접속된 메모리 셀을 더 포함할 수 있고, 상기 데이터 라인 쌍은 비트 라인 쌍을 포함할 수 있다.
상기 반도체 메모리 장치는, 상기 제1 및 제2 온도 범위를 감지하고 그 감지결과에 대응하는 온도 플래그 신호를 생성하기 위한 온도 센서를 더 포함할 수 있고, 상기 제어기는 상기 온도 플래그 신호와 액티브 신호와 프리차지 신호에 기초하여 상기 제1 내지 제3 제어신호를 생성할 수 있다.
본 발명의 실시예는 극저온(cryogenic)일 때 센싱 마진(sensing margin)이 향상됨으로써 반도체 메모리 장치의 동작 신뢰성이 향상되는 효과가 있다.
또한, 본 발명의 실시예는 상기 센싱 마진이 향상될 때 제1 및 제2 전류를 선택적으로 이용함으로써 전류 소모를 줄일 수 있는 효과가 있다.
또한, 본 발명의 실시예는 상온 및 극저온에서 이용 가능한 범용성을 가짐으로써 가격 경쟁력이 우수한 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록 구성도이다.
도 2는 도 1에 도시된 반도체 메모리 장치의 동작 중 상온일 때의 동작을 일예에 따라 설명하기 위한 타이밍도이다.
도 3은 도 1에 도시된 반도체 메모리 장치의 동작 중 극저온일 때의 동작을 일예에 따라 설명하기 위한 타이밍도이다.
도 4는 도 1에 도시된 반도체 메모리 장치의 동작 중 상기 극저온일 때의 동작을 다른 예에 따라 설명하기 위한 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에서의 극저온(cryogenic)은, 예를 들어, 77K ± 7K에 대응하는 제1 온도 범위에 포함될 수 있다. 이하에서는 77K ± 7K에 대응하는 온도 범위에 포함되는 상기 극저온을 슈도 극저온(pseudo cryogenic)이라고 칭하여 설명한다. 상기 슈도 극저온은 CMOS 소자가 동작 가능한 온도 범위이다.
본 발명의 실시예에서의 상온은 슈도 극저온보다 높은 제2 온도 범위에 포함될 수 있다.
도 1에는 본 발명의 실시예에 따른 반도체 메모리 장치가 블록 구성도로 도시되어 있다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀(110), 제1 드라이버(120), 제2 드라이버(130), 제3 드라이버(140), 감지 증폭기(150), 온도 센서(160), 및 제어기(170)를 포함할 수 있다.
메모리 셀(110)은 비트 라인 쌍(BLT, BLB) 중 어느 하나의 라인과, 워드 라인(WL)에 접속될 수 있다. 예컨대, 메모리 셀(110)은 정 비트 라인(BLT)과 워드 라인(WL)에 접속될 수 있다. 메모리 셀(110)은 워드 라인(WL)을 통해 인가된 전압에 따라 선택될 수 있고, 선택될 경우 비트 라인 쌍(BLT, BLB)에 실린 데이터를 라이트(write)하거나 또는 리드(read)할 수 있다. 예컨대, 메모리 셀(110)은 NMOS 트랜지스터(NN)와 커패시터(CC)를 포함할 수 있다.
제1 드라이버(120)는 제1 제어신호(SAP1)에 기초하여 제1 전원 라인(RTO)을 제1 고전압(VCORE1)으로 구동할 수 있다. 제1 드라이버(120)는 상온일 때 증폭 구간(tSA) 동안 인에이블되어 제1 전원 라인(RTO)을 제1 고전압(VCORE1)으로 구동할 수 있다. 제1 드라이버(120)는 슈도 극저온일 때 증폭 구간(tSA) 동안 디스에이블될 수 있다. 또는, 제1 드라이버(120)는 슈도 극저온일 때 증폭 구간(tSA) 중 초기 구간(tA) 동안 인에이블되어 제1 전원 라인(RTO)을 제1 고전압(VCORE1)으로 구동할 수 있고 증폭 구간(tSA) 중 후기 구간(tB) 동안 디스에이블될 수 있다. 예컨대, 제1 드라이버(120) PMOS 트랜지스터(P1)를 포함할 수 있다.
제2 드라이버(130)는 제2 제어신호(SAP2)에 기초하여 제1 전원 라인(RTO)을 제2 고전압(VCORE2)으로 구동할 수 있다. 제2 고전압(VCORE2)은 제1 고전압(VCORE1)보다 높고 소정의 전압보다 낮을 수 있다. 상기 소정의 전압은 메모리 셀(110)에 포함된 NMOS 트랜지스터(NN)의 턴온 조건을 고려하여 설정될 수 있다. 제2 드라이버(130)는 상온일 때 증폭 구간(tSA) 동안 디스에이블될 수 있다. 제2 드라이버(130)는 슈도 극저온일 때 증폭 구간(tSA) 동안 인에이블되어 제1 전원 라인(RTO)을 제2 고전압(VCORE2)으로 구동할 수 있다. 또는, 제2 드라이버(130)는 슈도 극저온일 때 증폭 구간(tSA) 중 초기 구간(tA) 동안 디스에이블될 수 있고 증폭 구간(tSA) 중 후기 구간(tB) 동안 인에이블되어 제1 전원 라인(RTO)을 제2 고전압(VCORE2)으로 구동할 수 있다. 예컨대, 제2 드라이버(130)는 PMOS 트랜지스터(P2)를 포함할 수 있다.
제3 드라이버(140)는 제3 제어신호(SAN)에 기초하여 제2 전원 라인(SB)을 저전압(VSS)으로 구동할 수 있다. 제2 드라이버(130)는 상온 및 슈도 극저온일 때 증폭 구간(tSA) 동안 제2 전원 라인(SB)을 저전압(VSS)으로 구동할 수 있다. 즉, 제3 드라이버(140)는 상온 및 슈도 극저온일 때 공통으로 인에이블될 수 있다. 예컨대, 제3 드라이버(140)는 NMOS 트랜지스터(N1)를 포함할 수 있다.
감지 증폭기(150)는 제1 및 제2 전원라인(RTO, SB) 사이에 접속될 수 있고, 비트 라인 쌍(BLT, BLB) 사이에 접속될 수 있다. 감지 증폭기(150)는 상온일 때 증폭 구간(tSA) 동안 제1 고전압(VCORE1)과 저전압(VSS)을 이용하여 비트 라인 쌍(BLT, BLB)의 전압 차이를 증폭할 수 있다. 감지 증폭기(150)는 슈도 극저온일 때 증폭구간(tSA) 동안 제2 고전압(VCORE2)과 저전압(VSS)을 이용하여 비트 라인 쌍(BLT, BLB)의 전압 차이를 증폭할 수 있다. 또는, 감지 증폭기(150)는 슈도 극저온일 때 비트 라인 쌍(BLT, BLB)의 전압 차이를 증폭 구간(tSA) 중 초기 구간(tA) 동안 제1 고전압(VCORE1)와 저전압(VSS)을 이용하여 1차 증폭한 다음 증폭 구간(tSA) 중 후기 구간(tB) 동안 제2 고전압(VCORE2)와 저전압(VSS)을 이용하여 2차 증폭할 수 있다. 예컨대, 감지 증폭기(150)는 래치 타입의 감지 증폭기(latch type sense amplifier)를 포함할 수 있다.
온도 센서(160)는 슈도 극저온을 포함하는 상기 제1 온도 범위를 감지할 수 있고, 상온을 포함하는 상기 제2 온도 범위를 감지할 수 있다. 온도 센서(160)는 감지 결과에 대응하는 온도 플래그 신호(TC_FLAG)를 생성할 수 있다. 온도 플래그 신호(TC_FLAG)는 단일 비트 신호를 포함하거나 또는 멀티 비트 신호를 포함할 수 있다. 예컨대, 온도 플래그 신호(TC_FLAG)는 상온일 때 논리 로우 레벨(또는 논리 하이 레벨)을 가질 수 있고 극저온일 때 논리 하이 레벨(또는 논리 로우 레벨)을 가질 수 있다.
제어기(170)는 온도 플래그 신호(TC_FLAG)와 액티브 신호(ACT)와 프리차지 신호(PCG)에 기초하여 제1 내지 제3 제어신호(SAP1, SAP2, SAN)를 생성할 수 있다. 제어기(170)는 상온일 때 증폭 구간(tSA) 동안 제1 제어신호(SAP1)를 활성화할 수 있고 제2 제어신호(SAP2)를 비활성화할 수 있다. 제어기(170)는 슈도 극저온일 때 증폭 구간(tSA) 동안 제1 제어신호(SAP1)을 비활성화할 수 있고 제2 제어신호(SAP2)를 활성화할 수 있다. 또는, 제어기(170)는 슈도 극저온일 때 증폭 구간(tSA) 중 초기 구간(tA) 동안 제1 제어신호(SAP1)를 활성화하고 제2 제어신호(SAP2)를 비활성화할 수 있고 증폭 구간(tSA) 중 후기 구간(tB) 동안 제1 제어신호(SAP1)를 비활성화하고 제2 제어신호(SAP2)를 활성화할 수 있다. 즉, 제어기(170)는 슈도 극저온일 때 증폭 구간(tSA) 동안 제1 제어신호(SAP1)와 제2 제어신호(SAP2) 중 제2 제어신호(SAP2)만을 활성화하거나, 또는 슈도 극저온일 때 증폭 구간(tSA) 동안 제1 제어신호(SAP1)와 제2 제어신호(SAP2)를 순차적으로 활성화할 수 있다. 제어기(170)는 상온 및 슈도 극저온일 때 증폭 구간(tSA) 동안 제3 제어신호(SAN)를 공통으로 활성화할 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 반도체 메모리 장치(100)의 동작을 도 2 내지 도 4를 참조하여 설명한다.
도 2에는 상온일 때 반도체 메모리 장치(100)의 동작을 일예에 따라 설명하기 위한 타이밍도가 도시되어 있다.
도 2를 참조하면, 온도 센서(160)는 상온에 대응하는 온도 플래그 신호(TC_FLAG)를 생성할 수 있다. 예컨대, 온도 센서(160)는 상온일 때 논리 로우 레벨의 온도 플래그 신호(TC_FLAG)를 생성할 수 있다.
액티브 신호(ACT)가 활성화되면, 워드 라인(WL)을 통해 인가된 전압에 따라 메모리 셀(110)이 선택된다. 이에 따라, 비트 라인 쌍(BLT, BLB) 중 정 비트 라인(BLT)과 메모리 셀(110) 사이에 전하 공유(charge sharing)가 일어나면서 정 비트 라인(BLT)과 부 비트 라인(BLB) 사이에는 전압 차이(ΔV1)가 발생한다.
제어기(170)는 온도 플래그 신호(TC_FLAG)와 액티브 신호(ACT)와 프리차지 신호(PCG)에 기초하여 제1 내지 제3 제어신호(SAP1, SAP2, SAN)를 생성할 수 있다. 예컨대, 제어기(170)는 상온일 때 증폭 구간(tSA) 동안 제1 및 제3 제어신호(SAP1, SAN)를 활성화할 수 있고 제2 제어신호(SAP2)를 비활성화할 수 있다.
제1 드라이버(120)는 활성화된 제1 제어신호(SAP1)에 기초하여 증폭 구간(tSA) 동안 제1 전원 라인(RTO)을 제1 고전압(VCORE1)으로 구동할 수 있다. 제3 드라이버(140)는 활성화된 제3 제어신호(SAN)에 기초하여 증폭 구간(tSA) 동안 제2 전원 라인(SB)을 저전압(VSS)으로 구동할 수 있다. 이때, 제2 드라이버(130)는 비활성화된 제2 제어신호(SAP2)에 기초하여 증폭 구간(tSA) 동안 디스에이블될 수 있다.
감지 증폭기(150)는 증폭 구간(tSA) 동안 제1 고전압(VCORE1)과 저전압(VSS)을 이용하여 비트 라인 쌍(BLT, BLB)의 전압 차이(ΔV1)를 증폭할 수 있다.
도 3에는 슈도 극저온일 때 반도체 메모리 장치(100)의 동작을 일예에 따라 설명하기 위한 타이밍도가 도시되어 있다.
도 3을 참조하면, 온도 센서(160)는 슈도 극저온에 대응하는 온도 플래그 신호(TC_FLAG)를 생성할 수 있다. 예컨대, 온도 센서(160)는 슈도 극저온일 때 논리 하이 레벨의 온도 플래그 신호(TC_FLAG)를 생성할 수 있다.
액티브 신호(ACT)가 활성화되면, 워드 라인(WL)을 통해 인가된 전압에 따라 메모리 셀(110)이 선택된다. 이에 따라, 비트 라인 쌍(BLT, BLB) 중 정 비트 라인(BLT)과 메모리 셀(110) 사이에 전하 공유(charge sharing)가 일어나면서 정 비트 라인(BLT)과 부 비트 라인(BLB) 사이에는 전압 차이(ΔV2)가 발생한다.
제어기(170)는 온도 플래그 신호(TC_FLAG)와 액티브 신호(ACT)와 프리차지 신호(PCG)에 기초하여 제1 내지 제3 제어신호(SAP1, SAP2, SAN)를 생성할 수 있다. 예컨대, 제어기(170)는 슈도 극저온일 때 증폭 구간(tSA) 동안 제2 및 제3 제어신호(SAP2, SAN)를 활성화할 수 있고 제1 제어신호(SAP1)를 비활성화할 수 있다.
제2 드라이버(130)는 활성화된 제2 제어신호(SAP2)에 기초하여 증폭 구간(tSA) 동안 제1 전원 라인(RTO)을 제2 고전압(VCORE2)으로 구동할 수 있다. 제3 드라이버(140)는 활성화된 제3 제어신호(SAN)에 기초하여 증폭 구간(tSA) 동안 제2 전원 라인(SB)을 저전압(VSS)으로 구동할 수 있다. 이때, 제1 드라이버(120)는 비활성화된 제1 제어신호(SAP1)에 기초하여 증폭 구간(tSA) 동안 디스에이블될 수 있다.
감지 증폭기(150)는 증폭 구간(tSA) 동안 제2 고전압(VCORE2)과 저전압(VSS)을 이용하여 비트 라인 쌍(BLT, BLB)의 전압 차이(ΔV2)를 증폭할 수 있다.
도 4에는 슈도 극저온일 때 반도체 메모리 장치(100)의 동작을 다른 예에 따라 설명하기 위한 타이밍도가 도시되어 있다. 예컨대, 온도 센서(160)는 슈도 극저온일 때 논리 하이 레벨의 온도 플래그 신호(TC_FLAG)를 생성할 수 있다.
도 4를 참조하면, 온도 센서(160)는 슈도 극저온에 대응하는 온도 플래그 신호(TC_FLAG)를 생성할 수 있다.
액티브 신호(ACT)가 활성화되면, 워드 라인(WL)을 통해 인가된 전압에 따라 메모리 셀(110)이 선택된다. 이에 따라, 비트 라인 쌍(BLT, BLB) 중 정 비트 라인(BLT)과 메모리 셀(110) 사이에 전하 공유(charge sharing)가 일어나면서 정 비트 라인(BLT)과 부 비트 라인(BLB) 사이에는 전압 차이(ΔV2)가 발생한다.
제어기(170)는 온도 플래그 신호(TC_FLAG)와 액티브 신호(ACT)와 프리차지 신호(PCG)에 기초하여 제1 내지 제3 제어신호(SAP1, SAP2, SAN)를 생성할 수 있다. 예컨대, 제어기(170)는 슈도 극저온일 때 증폭 구간(tSA) 중 초기 구간(tA) 동안 제1 제어신호(SAP1)를 활성화할 수 있고 제2 제어신호(SAP2)를 비활성화할 수 있고 증폭 구간(tSA) 중 후기 구간(tB) 동안 제1 제어신호(SAP1)를 비활성화할 수 있고 제2 제어신호(SAP2)를 활성화할 수 있다. 제어기(170)는 슈도 극저온일 때 증폭 구간(tSA) 동안 제3 제어신호(SAN)를 활성화할 수 있다.
제1 드라이버(120)는 활성화된 제1 제어신호(SAP1)에 기초하여 초기 구간(tA) 동안 제1 전원 라인(RTO)을 제1 고전압(VCORE1)으로 구동할 수 있고, 비활성화된 제1 제어신호(SAP1)에 기초하여 후기 구간(tB) 동안 디스에이블될 수 있다. 제2 드라이버(130)는 비활성화된 제2 제어신호(SAP2)에 기초하여 초기 구간(tB) 동안 디스에이블될 수 있고, 활성화된 제2 제어신호(SAP2)에 기초하여 후기 구간(tB) 동안 제2 전원 라인(RTO)을 제2 고전압(VCORE2)으로 구동할 수 있다. 제3 드라이버(140)는 활성화된 제3 제어신호(SAN)에 기초하여 증폭 구간(tSA) 동안 제2 전원 라인(SB)을 저전압(VSS)으로 구동할 수 있다.
감지 증폭기(150)는 초기 구간(tA) 동안 제1 고전압(VCORE1)과 저전압(VSS)을 이용하여 비트 라인 쌍(BLT, BLB)의 전압 차이(ΔV2)를 1차 증폭한 다음 후기 구간(tB) 동안 제2 고전압(VCORE2)과 저전압(VSS)을 이용하여 비트 라인 쌍(BLT, BLB)의 전압 차이를 2차 증폭할 수 있다.
상기의 동작들(도 2 내지 도4의 동작들)은 특정 모드에서 실시될 수 있다. 예컨대, 상기 특정 모드는 리드(read) 모드, 라이트(write) 모드, 리프레쉬(refresh) 모드 등을 포함할 수 있다. 특히, 슈도 극저온일 때의 동작들(도 3 및 도 4의 동작들)은 다음의 특징을 가질 수 있다. 만약 슈도 극저온일 때의 동작들(도 3 및 도 4의 동작들)이 상기 라이트 모드에서 실시되면, 메모리 셀(110)에는 정 비트 라인(BLT)에 실린 데이터, 즉 제2 고전압(VCORE2)으로 증폭된 데이터가 라이트될 수 있다. 이후 다른 모드(상기 리드 모드, 상기 라이트 모드, 상기 리프레쉬 모드 등)가 실시되어 메모리 셀(110)과 정 비트 라인(BLT) 사이에 전하 공유(charge sharing)가 일어나면, 비트 라인 쌍(BLT, BLB)은 제1 전압 차이(ΔV1)보다 큰 제2 전압 차이(ΔV2)를 가질 수 있다. 따라서, 슈도 극저온일 때 감지 증폭기(150)의 오프셋(offset)이 증가하더라도 비트 라인 쌍(BLT, BLB) 사이에는 제1 전압 차이(ΔV1)보다 큰 제2 전압 차이(ΔV2)가 발생하기 때문에 감지 증폭기(150)의 센싱 마진(sensing margin)이 향상될 수 있다.
이와 같은 본 발명의 실시예에 따르면, 슈도 극저온에서 센싱 마진(sensing margin)이 향상되면서도 상기 센싱 마진을 향상시킬 때 낮은 레벨의 제1 고전압과 높은 레벨의 제2 고전압을 선택적으로 이용할 수 있고 상온 및 슈도 극저온에서 모두 이용 가능한 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 반도체 메모리 장치 110 : 메모리 셀
120 : 제1 드라이버 130 : 제2 드라이버
140 : 제3 드라이버 150 : 감지 증폭기
160 : 온도 센서 170 : 제어기

Claims (17)

  1. 슈도 극저온(pseudo cryogenic)을 포함하는 온도 범위일 때, 증폭 구간 동안 제1 및 제2 제어신호를 순차적으로 활성화하고 상기 증폭 구간 동안 제3 제어신호를 활성화기 위한 제어기;
    상기 제1 제어신호에 기초하여, 상기 증폭 구간 중 초기 구간 동안 제1 전원라인을 제1 전압으로 구동하기 위한 제1 드라이버;
    상기 제2 제어신호에 기초하여, 상기 증폭 구간 중 후기 구간 동안 상기 제1 전원라인을 상기 제1 전압보다 높은 제2 전압으로 구동하기 위한 제2 드라이버;
    상기 제3 제어신호에 기초하여, 상기 증폭 구간 동안 제2 전원라인을 제3 전압으로 구동하기 위한 제3 드라이버; 및
    상기 제1 및 제2 전원라인 사이에 접속되고, 상기 온도 범위일 때 데이터 라인 쌍의 전압 차이를 상기 초기 구간 동안 상기 제1 및 제3 전압을 이용하여 1차 증폭하고 상기 후기 구간 동안 상기 제2 및 제3 전압을 이용하여 2차 증폭하기 위한 감지 증폭기
    를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 온도 범위는 77K ± 7K를 포함하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 및 제2 전압은 각각 제1 및 제2 고전압을 포함하고,
    상기 제3 전압은 저전압을 포함하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 데이터 라인 쌍 중 어느 하나에 접속된 메모리 셀을 더 포함하고,
    상기 데이터 라인 쌍은 비트 라인 쌍을 포함하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 온도 범위를 감지하기 위한 온도 센서를 더 포함하는 반도체 메모리 장치.
  6. 상온을 포함하는 제1 온도 범위일 때 증폭 구간 동안 제1 제어신호를 활성화하고, 슈도 극저온(pseudo cryogenic)을 포함하는 제2 온도 범위일 때 상기 증폭 구간 동안 상기 제1 제어신호와 제2 제어신호를 순차적으로 활성화하고, 상기 제1 및 제2 온도 범위일 때 상기 증폭 구간 동안 제3 제어신호를 공통으로 활성화기 위한 제어기;
    상기 제1 제어신호에 기초하여 제1 전원라인을 제1 전압으로 구동하기 위한 제1 드라이버;
    상기 제2 제어신호에 기초하여 상기 제1 전원라인을 상기 제1 전압보다 높은 제2 전압으로 구동하기 위한 제2 드라이버;
    상기 제3 제어신호에 기초하여 제2 전원라인을 제3 전압으로 구동하기 위한 제3 드라이버; 및
    상기 제1 및 제2 전원라인 사이에 접속되고, 상기 제1 온도 범위일 때 상기 증폭 구간 동안 상기 제1 전압과 상기 제3 전압을 이용하여 데이터 라인 쌍의 전압 차이를 증폭하고, 상기 제2 온도 범위일 때 상기 데이터 라인 쌍의 전압 차이를 상기 증폭 구간 중 초기 구간 동안 상기 제1 전압과 상기 제3 전압을 이용하여 1차 증폭하고 상기 증폭 구간 중 후기 구간 동안 상기 제2 전압과 상기 제3 전압을 이용하여 2차 증폭하기 위한 감지 증폭기
    를 포함하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 제2 온도 범위는 77K ± 7K를 포함하는 반도체 메모리 장치.
  8. 제6항에 있어서,
    상기 제1 온도 범위는 상온을 포함하는 반도체 메모리 장치.
  9. 제6항에 있어서,
    상기 제1 및 제2 전압은 각각 제1 및 제2 고전압을 포함하고,
    상기 제3 전압은 저전압을 포함하는 반도체 메모리 장치.
  10. 제6항에 있어서,
    상기 데이터 라인 쌍 중 어느 하나에 접속된 메모리 셀을 더 포함하고,
    상기 데이터 라인 쌍은 비트 라인 쌍을 포함하는 반도체 메모리 장치.
  11. 제6항에 있어서,
    상기 제1 및 제2 온도 범위를 감지하고 그 감지결과에 대응하는 온도 플래그 신호를 생성하기 위한 온도 센서를 더 포함하고,
    상기 제어기는 상기 온도 플래그 신호와 액티브 신호와 프리차지 신호에 기초하여 상기 제1 내지 제3 제어신호를 생성하는 반도체 메모리 장치.
  12. 상온을 포함하는 제1 온도 범위일 때 증폭 구간 동안 제1 제어신호를 활성화하고, 슈도 극저온(pseudo cryogenic)을 포함하는 제2 온도 범위일 때 상기 증폭 구간 동안 제2 제어신호를 활성화하고, 상기 제1 및 제2 온도 범위일 때 상기 증폭 구간 동안 제3 제어신호를 공통으로 활성화기 위한 제어기;
    상기 제1 제어신호에 기초하여 제1 전원라인을 제1 전압으로 구동하기 위한 제1 드라이버;
    상기 제2 제어신호에 기초하여 상기 제1 전원라인을 상기 제1 전압보다 높은 제2 전압으로 구동하기 위한 제2 드라이버;
    상기 제3 제어신호에 기초하여 제2 전원라인을 제3 전압으로 구동하기 위한 제3 드라이버; 및
    상기 제1 및 제2 전원라인 사이에 접속되고, 상기 제1 온도 범위일 때 상기 증폭 구간 동안 상기 제1 전압과 상기 제3 전압을 이용하여 데이터 라인 쌍의 전압 차이를 증폭하고, 상기 제2 온도 범위일 때 상기 증폭 구간 동안 상기 제2 전압과 상기 제3 전압을 이용하여 상기 데이터 라인 쌍의 전압 차이를 증폭하기 위한 감지 증폭기
    를 포함하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 제2 온도 범위는 77K ± 7K를 포함하는 반도체 메모리 장치.
  14. 제12항에 있어서,
    상기 제1 온도 범위는 상온을 포함하는 반도체 메모리 장치.
  15. 제12항에 있어서,
    상기 제1 및 제2 전압은 각각 제1 및 제2 고전압을 포함하고,
    상기 제3 전압은 저전압을 포함하는 반도체 메모리 장치.
  16. 제12항에 있어서,
    상기 데이터 라인 쌍 중 어느 하나에 접속된 메모리 셀을 더 포함하고,
    상기 데이터 라인 쌍은 비트 라인 쌍을 포함하는 반도체 메모리 장치.
  17. 제12항에 있어서,
    상기 제1 및 제2 온도 범위를 감지하고 그 감지결과에 대응하는 온도 플래그 신호를 생성하기 위한 온도 센서를 더 포함하고,
    상기 제어기는 상기 온도 플래그 신호와 액티브 신호와 프리차지 신호에 기초하여 상기 제1 내지 제3 제어신호를 생성하는 반도체 메모리 장치.
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