KR20200131550A - 반도체 장치의 데이터 감지 회로 - Google Patents

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KR20200131550A
KR20200131550A KR1020190056323A KR20190056323A KR20200131550A KR 20200131550 A KR20200131550 A KR 20200131550A KR 1020190056323 A KR1020190056323 A KR 1020190056323A KR 20190056323 A KR20190056323 A KR 20190056323A KR 20200131550 A KR20200131550 A KR 20200131550A
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Abstract

본 기술은 제 1 데이터 라인과 제 2 데이터 라인 중에서 활성화된 데이터 라인을 통해 입력되는 입력신호를 감지 및 증폭하도록 구성된 감지부; 및 상기 제 1 데이터 라인과 상기 제 2 데이터 라인 중에서 활성화되어야 할 데이터 라인에 존재하는 제 1 오프셋 전압을 샘플링하여 생성한 제 2 오프셋 전압을 다른 하나의 데이터 라인의 기생 커패시터에 저장하도록 구성된 오프셋 샘플링부를 포함할 수 있다.

Description

반도체 장치의 데이터 감지 회로{DATA SENSING CIRCUIT OF SEMICONDUCTOR APPARATUS}
본 발명은 반도체 회로에 관한 것으로서, 특히 반도체 장치의 데이터 감지 회로에 관한 것이다.
반도체 장치는 메모리 셀에 저장된 데이터를 감지 및 증폭하기 위한 데이터 감지 회로를 포함하고 있다.
반도체 장치는 제조 공정의 변화, 낮은 전원 전압 사용 및 단위 메모리 셀을 구성하는 커패시터의 용량이 작아짐에 따라 데이터 감지 회로의 센싱 마진이 감소하고 그에 따라 반도체 장치의 동작 성능을 저하시키는 문제가 발생할 수 있다.
본 발명의 실시예는 센싱 마진을 증가시킬 수 있는 반도체 장치의 데이터 감지 회로를 제공한다.
본 발명의 실시예는 제 1 데이터 라인과 제 2 데이터 라인 중에서 활성화된 데이터 라인을 통해 입력되는 입력신호를 감지 및 증폭하도록 구성된 감지부; 및 상기 제 1 데이터 라인과 상기 제 2 데이터 라인 중에서 활성화되어야 할 데이터 라인에 존재하는 제 1 오프셋 전압을 샘플링하여 생성한 제 2 오프셋 전압을 다른 하나의 데이터 라인의 기생 커패시터에 저장하도록 구성된 오프셋 샘플링부를 포함할 수 있다.
본 발명의 실시예는 복수의 제어신호들에 응답하여, 제 1 데이터 라인과 제 2 데이터 라인 중에서 활성화될 어느 하나의 데이터 라인의 제 1 오프셋 전압을 샘플링하여 생성한 제 2 오프셋 전압을 다른 하나의 데이터 라인에 저장하고 상기 제 1 오프셋 전압이 상기 제 2 오프셋 전압에 의해 상쇄되도록 구성된 센스 앰프; 및 상기 제 1 데이터 라인과 상기 제 2 데이터 라인 중에서 활성화될 어느 하나를 정의하는 활성화 정보에 응답하여 상기 복수의 제어신호들을 생성하도록 구성된 센스 앰프 제어 회로를 포함할 수 있다.
본 기술은 센싱 마진 증가를 통해 반도체 장치의 동작 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 데이터 감지 회로의 구성을 나타낸 도면,
도 2는 도 1의 센스 앰프의 구성을 나타낸 도면,
도 3은 본 발명의 실시예에 따른 데이터 감지 회로의 동작 예를 설명하기 위한 타이밍도,
도 4A 내지 도 4D는 도 3에 따른 동작 구간별 회로 연결 상태를 나타낸 도면,
도 5는 본 발명의 실시예에 따른 데이터 감지 회로의 다른 동작 예를 설명하기 위한 타이밍도이고,
도 6A 내지 도 6D는 도 5에 따른 동작 구간별 회로 연결 상태를 나타낸 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 데이터 감지 회로의 구성을 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 데이터 감지 회로(100)는 센스 앰프(200) 및 센스 앰프 제어 회로(500)를 포함할 수 있다.
센스 앰프(200)는 복수의 제어신호들(CTRL)에 응답하여, 제 1 데이터 라인과 제 2 데이터 라인을 프리차지 전압(VBLP) 레벨로 프리차지 시킬 수 있다.
센스 앰프(200)는 복수의 제어신호들(CTRL)에 응답하여, 제 1 데이터 라인과 제 2 데이터 라인 중에서 활성화될 어느 하나의 데이터 라인의 제 1 오프셋 전압을 샘플링하여 생성한 제 2 오프셋 전압을 다른 하나의 데이터 라인에 저장하고 활성화된 데이터 라인의 감지 및 증폭 동작 시 제 1 오프셋 전압이 상기 제 2 오프셋 전압에 의해 상쇄되도록 할 수 있다.
제 1 데이터 라인 및 제 2 데이터 라인은 반도체 장치에서 사용되는 각종 데이터 라인들 중에서 하나일 수 있으며, 본 발명의 실시예는 제 1 데이터 라인 및 제 2 데이터 라인이 단위 메모리 블록들(11, 12)과 각각 연결된 비트 라인(Bit Line)인 경우의 예를 든 것이다.
이하, 단위 메모리 블록들(11, 12)과 각각 연결된 비트 라인을 제 1 데이터 라인(BLT)과 제 2 데이터 라인(BLB)으로 칭하기로 한다.
단위 메모리 블록(11)은 전체 메모리 영역들을 구분하기 위한 단위 영역 중에서 하나일 수 있다.
단위 메모리 블록(11)은 복수의 워드 라인들(Word Lines: WL)과 복수의 비트 라인들(BLT)이 배치되고 이들과 연결된 메모리 셀(MC)들을 포함할 수 있다.
단위 메모리 블록(12)은 단위 메모리 블록(11)과 동일하게 구성될 수 있다.
센스 앰프 제어 회로(500)는 활성화 정보(INF_ACT)에 응답하여 복수의 제어신호들(CTRL)을 생성할 수 있다.
활성화 정보(INF_ACT)는 제 1 데이터 라인과 제 2 데이터 라인 중에서 활성화될 어느 하나의 데이터 라인을 정의할 수 있는 정보 즉, 단위 메모리 블록들(11, 12) 중에서 활성화된 메모리 블록을 정의할 수 있는 정보 예를 들어, 어드레스 신호 또는/및 디코딩된 액티브 명령 등을 포함할 수 있다.
센스 앰프 제어 회로(500)는 활성화 정보(INF_ACT)에 응답하여 복수의 제어신호들(CTRL) 각각의 활성화/비 활성화 타이밍을 독립적으로 조정할 수 있으며, 이는 이후의 도면들(예를 들어, 도 3 및 도 5)에 대한 설명을 참조하기로 한다.
도 2는 도 1의 센스 앰프의 구성을 나타낸 도면이다.
도 2를 참조하면, 센스 앰프(200)는 감지부 및 오프셋 샘플링부를 포함할 수 있다.
센스 앰프 제어 회로(500)에서 제공되는 복수의 제어신호들(CTRL)은 BLEQ, SAON, SAOP, PMBLT, PMBLB, FBBLT 및 FBBLB를 포함할 수 있다.
감지부는 제 1 데이터 라인(BLT)과 제 2 데이터 라인(BLB) 중에서 활성화된 데이터 라인을 통해 입력되는 입력신호를 감지 및 증폭할 수 있다.
감지부는 제 1 내지 제 5 스위칭 소자(201 ~ 205)를 포함할 수 있다.
제 1 스위칭 소자(201)는 소오스 단이 제 1 전압(VRTO) 단과 연결되고, 드레인 단이 제 1 노드(N1)와 연결될 수 있다.
제 2 스위칭 소자(202)는 소오스 단이 제 1 전압(VRTO) 단과 연결되고, 드레인 단이 제 2 노드(N2)와 연결될 수 있다.
제 3 스위칭 소자(203)는 드레인 단이 제 2 전압(VSB) 단과 연결되고, 소오스 단이 제 1 노드(N1)와 연결되며, 게이트 단이 제 1 데이터 라인(BLT)과 연결된 제 3 노드(N3)와 연결될 수 있다.
제 4 스위칭 소자(204)는 드레인 단이 제 2 전압(VSB) 단과 연결되고, 소오스 단이 제 2 노드(N2)와 연결되며, 게이트 단이 제 2 데이터 라인(BLB)과 연결된 제 4 노드(N4)와 연결될 수 있다.
제 5 스위칭 소자(205)는 드레인 단이 제 2 노드(N2)와 제 4 스위칭 소자(204)의 소오스 단 사이의 제 5 노드(N5)와 연결되고, 소오스 단이 프리차지 전압(VBLP) 단과 연결되며, 게이트에 복수의 제어신호들(CTRL) 중에서 BLEQ가 입력될 수 있다.
오프셋 샘플링부는 제 1 데이터 라인(BLT)과 제 2 데이터 라인(BLB) 중에서 활성화되어야 할 데이터 라인에 존재하는 제 1 오프셋 전압을 샘플링하여 생성한 제 2 오프셋 전압을 다른 하나의 데이터 라인의 기생 커패시터에 저장하고 활성화된 데이터 라인의 감지 및 증폭 동작 시 제 1 오프셋 전압이 상기 제 2 오프셋 전압에 의해 상쇄되도록 할 수 있다.
오프셋 샘플링부는 제 6 내지 12 스위칭 소자(211, 212, 221, 222, 223, 231, 232)를 포함할 수 있다.
제 6 스위칭 소자(211)는 소오스 단이 제 1 노드(N1)와 제 3 스위칭 소자(203) 사이의 제 6 노드(N6)에 연결되고, 드레인 단이 제 4 노드(N4)와 연결되며, 게이트 단에 복수의 제어신호들(CTRL) 중에서 SAON이 입력될 수 있다.
제 7 스위칭 소자(212)는 소오스 단이 제 2 노드(N2)와 제 4 스위칭 소자(204) 사이의 제 7 노드(N7)에 연결되고, 드레인 단이 제 3 노드(N3)와 연결되며, 게이트 단에 복수의 제어신호들(CTRL) 중에서 SAON이 입력될 수 있다.
제 8 스위칭 소자(221)는 소오스 단이 제 1 스위칭 소자(201)의 게이트 단에 연결되고, 드레인 단이 제 2 스위칭 소자(202)의 게이트 단에 연결되며, 게이트 단에 복수의 제어신호들(CTRL) 중에서 SAOP가 입력될 수 있다.
제 9 스위칭 소자(222)는 소오스 단이 제 1 노드(N1)와 연결되고, 드레인 단이 제 2 스위칭 소자(202)의 게이트 단에 연결되며, 게이트 단에 복수의 제어신호들(CTRL) 중에서 PMBLT가 입력될 수 있다.
제 10 스위칭 소자(223)는 소오스 단이 제 2 노드(N2)와 연결되고, 드레인 단이 제 1 스위칭 소자(201)의 게이트 단에 연결되며, 게이트 단에 복수의 제어신호들(CTRL) 중에서 PMBLB가 입력될 수 있다.
제 11 스위칭 소자(231)는 소오스 단이 제 3 노드(N3)와 연결되고, 드레인 단이 제 6 노드(N6)와 연결되며, 게이트 단에 복수의 제어신호들(CTRL) 중에서 FBBLT가 입력될 수 있다.
제 12 스위칭 소자(232)는 소오스 단이 제 4 노드(N4)와 연결되고, 드레인 단이 제 7 노드(N7)와 연결되며, 게이트 단에 복수의 제어신호들(CTRL) 중에서 FBBLB가 입력될 수 있다.
제 1 기생 커패시터(CBLT)는 별도의 회로 구성이 아닌 제 1 데이터 라인(BLT) 자체에 기생하는 커패시터를 회로 구성화하여 도시한 것이며, 제 2 기생 커패시터(CBLB) 또한 제 2 데이터 라인(BLB) 자체에 기생하는 커패시터를 회로 구성화하여 도시한 것이다.
도 3은 본 발명의 실시예에 따른 데이터 감지 회로의 동작 예를 설명하기 위한 타이밍도이고, 도 4A 내지 도 4D는 본 발명의 실시예에 따른 데이터 감지 회로의 동작 구간별 회로 연결 상태를 나타낸 도면이다.
본 발명의 실시예에 따른 데이터 감지 회로(100)의 전체 동작은 복수의 구간 예를 들어, 균등화(Equalization) 구간, 오프셋 샘플링(Offset sampling) 구간, 차지 쉐어링(Charge Sharing) 구간 및 감지/증폭(SA operation) 구간으로 구분될 수 있다.
센스 앰프 제어 회로(500)는 활성화 정보(INF_ACT)에 응답하여 복수의 제어신호들(CTRL) 각각의 활성화/비 활성화 타이밍이 전체 구간별로 독립적인 값을 갖도록 할 수 있다.
감지 및 증폭 구간 이후에는 이후의 데이터 감지를 위해 균등화 구간을 다시 수행할 수 있다.
도 3은 도 1의 단위 메모리 블록들(11, 12) 중에서 단위 메모리 블록(11)이 활성화될 경우 즉, 제 1 데이터 라인(BLT)이 활성화될 경우의 복수의 제어신호들(CTRL)의 구간별 변화를 나타낸 것으로서, 도 3 내지 도 4D를 참조하여 본 발명의 실시예에 따른 데이터 감지 회로의 동작을 설명하기로 한다.
이때 제 1 데이터 라인(BLT)이 활성화된 경우, 비 활성화된 제 2 데이터 라인(BLB)은 제 1 데이터 라인(BLT)의 전압 레벨을 감지 및 증폭하기 위한 기준으로 사용될 수 있다.
먼저, 균등화 구간을 도 3 및 도 4A를 참조하여 설명하기로 한다.
균등화 구간에는 BLEQ, SAON, SAOP, PMBLT, PMBLB, FBBLT 및 FBBLB가 모두 하이 레벨이다.
BLEQ, SAON, SAOP, PMBLT, PMBLB, FBBLT 및 FBBLB가 모두 하이 레벨이므로 제 3 스위칭 소자(203)과 제 6 내지 12 스위칭 소자(211, 212, 221, 222, 223, 231, 232)가 턴 온 되고, 그에 따라 제 1 전압(VRTO) 및 제 2 전압(VSB)은 프리차지 전압(VBLP)과 동일한 레벨을 가지게 된다.
제 1 데이터 라인(BLT)의 전압 레벨(이하, 제 1 데이터 라인 전압: VBLT)과 제 2 데이터 라인(BLB)의 전압 레벨(이하, 제 2 데이터 라인 전압: VBLB) 또한 프리차지 전압(VBLP)과 동일한 레벨을 가지게 된다.
그러나 입력 전압(VIN)의 레벨 즉, 제 3 스위칭 소자(203)의 게이트의 전압 레벨과 제 1 오프셋 전압(VOS)만큼의 차이를 가지게 된다.
제 1 오프셋 전압(VOS)은 다양한 요인(제조 공정의 변화, 낮은 전원 전압 사용 및 단위 메모리 셀을 구성하는 커패시터의 용량이 작아짐 등)으로 인하여 발생할 수 있다.
다음으로, 오프셋 샘플링 구간을 도 3 및 도 4B를 참조하여 설명하기로 한다.
오프셋 샘플링 구간에는 BLEQ, SAON, SAOP, PMBLT, PMBLB, FBBLT 및 FBBLB 중에서 PMBLT = FBBLB = SAOP = 하이 레벨이고, 나머지는 로우 레벨이다.
PMBLT = FBBLB = SAOP = 하이 레벨이므로 제 8, 9 및 12 스위칭 소자(221, 222, 232)가 턴 온 되고, 제 6, 7, 10 및 11 스위칭 소자(211, 212, 223, 231)는 턴 오프 된다.
제 1 데이터 라인 전압(VBLT) = 프리차지 전압(VBLP)이며, 입력 전압(VIN) = 프리차지 전압(VBLP) + 제 1 오프셋 전압(VOS)에 해당하는 레벨을 갖게 된다.
제 8, 9 및 12 스위칭 소자(221, 222, 232)가 턴 온 됨에 따라, 센스 앰프(200)는 싱글-엔디드(Single-ended) 증폭기로 동작하며, 비 활성화 상태의 제 2 데이터 라인(BLB)과 연결된 제 4 노드(N4)가 싱글-엔디드 증폭기의 출력단이 될 수 있다.
비 활성화 상태의 제 2 데이터 라인(BLB)과 연결된 제 4 노드(N4)가 싱글-엔디드 증폭기의 출력단으로 동작함에 따라 제 2 데이터 라인 전압(VBLB)은 프리차지 전압(VBLP) + 제 1 오프셋 전압(VOS)에 해당하는 레벨을 갖게 된다.
제 2 데이터 라인(BLB)과 연결된 제 2 기생 커패시터(CBLB)에는 제 2 데이터 라인 전압(VBLB)과 제 1 데이터 라인 전압(VBLT)의 차이에 해당하는 전압 즉, 제 1 오프셋 전압(VOS)과 동일한 전압이 저장될 수 있다.
이때, 제 2 기생 커패시터(CBLB)에 저장된 전압은 제 2 오프셋 전압으로 칭하기로 한다.
상술한 균등화 구간 및 오프셋 샘플링 구간 동안 단위 메모리 블록들(11, 12)의 워드 라인은 비 활성화 상태이다.
이어서, 차지 쉐어링 구간을 도 3 및 도 4C를 참조하여 설명하기로 한다.
차지 쉐어링 구간에는 BLEQ, SAON, SAOP, PMBLT, PMBLB, FBBLT 및 FBBLB 중에서 PMBLT = SAOP = 하이 레벨이고, 나머지는 로우 레벨이다.
차지 쉐어링 구간에서 워드 라인(WLa)이 활성화됨에 따라 워드 라인(WLa)과 연결된 메모리 셀의 커패시턴스(CMC)와 기판 전압(VCP)이 센스 앰프(200)에 인가될 수 있다.
PMBLT = SAOP = 하이 레벨이므로 제 8 및 9 스위칭 소자(221, 222)가 턴 온 되고, 제 6, 7, 10, 11 및 12 스위칭 소자(211, 212, 223, 231, 232)는 턴 오프 된다.
차지 쉐어링 동작에 의해 제 1 데이터 라인 전압(VBLT)은 프리차지 전압(VBLP)에 의해 ΔV만큼 변하게 되고, 입력 전압(VIN)은 프리차지 전압(VBLP) + ΔV + 제 1 오프셋 전압(VOS)에 해당하는 값을 가지게 된다.
한편, 제 2 데이터 라인 전압(VBLB)은 오프셋 샘플링 구간에서 저장된 제 2 오프셋 전압에 의해 프리차지 전압(VBLP) + VOS에 해당하는 레벨을 가지게 된다.
따라서 입력 전압(VIN)에 포함된 제 1 오프셋 전압(VOS)이 제 2 데이터 라인 전압(VBLB)에 포함된 제 2 오프셋 전압에 의해 상쇄될 수 있다.
그리고, 감지/증폭 구간을 도 3 및 도 4D를 참조하여 설명하기로 한다.
감지/증폭 구간에는 BLEQ, SAON, SAOP, PMBLT, PMBLB, FBBLT 및 FBBLB 중에서 PMBLT = PMBLB = SAON = 하이 레벨이고, 나머지는 로우 레벨이다.
감지/증폭 구간에는 워드 라인(WL)의 활성화 상태가 유지되며, PMBLT = PMBLB = SAON = 하이 레벨이므로 제 6, 7, 9 및 10 스위칭 소자(211, 212, 222, 223)가 턴 온 되고, 제 8, 11 및 12 스위칭 소자(221, 231, 232)는 턴 오프 된다.
센스 앰프(200)는 이전의 차지 쉐어링 동작에 의해 발생된 ΔV를 증폭함으로써 입력 전압(VIN)과 제 2 데이터 라인 전압(VBLB) 중에서 하나를 제 1 전압(VRTO) 레벨로 천이시키고, 다른 하나를 제 2 전압(VSB) 레벨로 천이시킬 수 있다.
이때 상술한 차지 쉐어링 동작 과정에서 오프셋 전압이 상쇄되었으므로 감지/증폭 과정에서의 마진(Sensing margin)이 오프셋 전압이 존재하는 경우에 비해 크게 증가할 수 있다.
도 5는 비트 바 라인 액티브 상태의 본 발명의 실시예에 따른 데이터 감지 회로의 다른 동작 예를 설명하기 위한 타이밍도이고, 도 6A 내지 도 6D는 도 5에 따른 동작 구간별 회로 연결 상태를 나타낸 도면이다.
도 5는 도 1의 단위 메모리 블록들(11, 12) 중에서 단위 메모리 블록(12)이 활성화될 경우 즉, 제 2 데이터 라인(BLB)이 활성화될 경우의 복수의 제어신호들(CTRL)의 구간별 변화를 나타낸 것이다.
도 5는 도 3과 비교하면, 오프셋 샘플링 구간 동안 제 1 기생 커패시터(CBLT)에 제 1 데이터 라인 전압(VBLT)과 제 2 데이터 라인 전압(VBLB)의 차이에 해당하는 전압 즉, 제 1 오프셋 전압(VOS)과 동일한 전압이 저장되고, 차지 쉐어링 구간 동안 제 1 기생 커패시터(CBLT)에 저장된 오프셋 전압에 의해 입력 전압(VIN)에 포함된 오프셋 전압이 상쇄되는 차이가 있다.
따라서 센스 앰프 제어 회로(500)는 센스 앰프(200)의 회로 구성을 상술한 동작에 맞도록 조정하기 위해 도 5와 같은 제어신호들을 생성할 수 있다.
도 5 내지 도 6D를 참조하여 본 발명의 실시예에 따른 데이터 감지 회로의 동작을 설명하기로 한다.
이때 제 2 데이터 라인(BLB)이 활성화된 경우, 비 활성화된 제 1 데이터 라인(BLT)은 제 2 데이터 라인(BLB)의 전압 레벨을 감지 및 증폭하기 위한 기준으로 사용될 수 있다.
먼저, 균등화 구간을 도 5 및 도 6A를 참조하여 설명하기로 한다.
균등화 구간에는 BLEQ, SAON, SAOP, PMBLT, PMBLB, FBBLT 및 FBBLB가 모두 하이 레벨이다.
BLEQ, SAON, SAOP, PMBLT, PMBLB, FBBLT 및 FBBLB가 모두 하이 레벨이므로 제 3 스위칭 소자(203)과 제 6 내지 12 스위칭 소자(211, 212, 221, 222, 223, 231, 232)가 턴 온 되고, 그에 따라 제 1 전압(VRTO) 및 제 2 전압(VSB)은 프리차지 전압(VBLP)과 동일한 레벨을 가지게 된다.
제 1 데이터 라인 전압(VBLT)과 제 2 데이터 라인 전압(VBLB) 또한 프리차지 전압(VBLP)과 동일한 레벨을 가지게 된다.
그러나 입력 전압(VIN)의 레벨 즉, 제 4 스위칭 소자(204)의 게이트의 전압 레벨과 제 1 오프셋 전압(VOS)만큼의 차이를 가지게 된다.
제 1 오프셋 전압(VOS)은 다양한 요인(제조 공정의 변화, 낮은 전원 전압 사용 및 단위 메모리 셀을 구성하는 커패시터의 용량이 작아짐 등)으로 인하여 발생할 수 있다.
다음으로, 오프셋 샘플링 구간을 도 5 및 도 6B를 참조하여 설명하기로 한다.
오프셋 샘플링 구간에는 BLEQ, SAON, SAOP, PMBLT, PMBLB, FBBLT 및 FBBLB 중에서 PMBLB = FBBLT = SAOP = 하이 레벨, 나머지는 로우 레벨이다.
PMBLB = FBBLT = SAOP = 하이 레벨이므로 제 8, 10 및 11 스위칭 소자(221, 223, 231)가 턴 온 되고, 제 6, 7, 9 및 12 스위칭 소자(211, 212, 222, 232)는 턴 오프 된다.
제 1 데이터 라인 전압(VBLT) = 프리차지 전압(VBLP)이며, 입력 전압(VIN) = 프리차지 전압(VBLP) + 제 1 오프셋 전압(VOS)에 해당하는 레벨을 갖게 된다.
제 8, 10 및 11 스위칭 소자(221, 223, 231)가 턴 온 됨에 따라, 센스 앰프(200)는 싱글-엔디드(Single-ended) 증폭기로 동작하며, 비 활성화 상태의 제 1 데이터 라인(BLT)과 연결된 제 3 노드(N3)가 싱글-엔디드 증폭기의 출력단이 될 수 있다.
비 활성화 상태의 제 1 데이터 라인(BLT)과 연결된 제 3 노드(N3)가 싱글-엔디드 증폭기의 출력단으로 동작함에 따라 제 1 데이터 라인 전압(VBLT)은 프리차지 전압(VBLP) + 제 1 오프셋 전압(VOS)에 해당하는 레벨을 갖게 된다.
제 1 데이터 라인(BLT)과 연결된 제 1 기생 커패시터(CBLT)에는 제 2 데이터 라인 전압(VBLB)과 제 1 데이터 라인 전압(VBLT)의 차이에 해당하는 전압 즉, 제 1 오프셋 전압(VOS)과 동일한 전압이 저장될 수 있다.
이때, 제 1 기생 커패시터(CBLT)에 저장된 전압은 제 2 오프셋 전압으로 칭하기로 한다.
상술한 균등화 구간 및 오프셋 샘플링 구간 동안 단위 메모리 블록들(11, 12)의 워드 라인은 비 활성화 상태이다.
이어서, 차지 쉐어링 구간을 도 5 및 도 6C를 참조하여 설명하기로 한다.
차지 쉐어링 구간에는 BLEQ, SAON, SAOP, PMBLT, PMBLB, FBBLT 및 FBBLB 중에서 PMBLB = SAOP = 하이 레벨이고, 나머지는 로우 레벨이다.
차지 쉐어링 구간에서 워드 라인(WLb)이 활성화됨에 따라 워드 라인(WLb)과 연결된 메모리 셀의 커패시턴스(CMC)와 기판 전압(VCP)이 센스 앰프(200)에 인가될 수 있다.
PMBLB = SAOP = 하이 레벨이므로 제 8 및 10 스위칭 소자(221, 223)가 턴 온 되고, 제 6, 7, 9, 11 및 12 스위칭 소자(211, 212, 223, 231, 232)는 턴 오프 된다.
차지 쉐어링 동작에 의해 제 2 데이터 라인 전압(VBLB)은 프리차지 전압(VBLP)에 의해 ΔV만큼 변하게 되고, 입력 전압(VIN)은 프리차지 전압(VBLP) + ΔV + 제 1 오프셋 전압(VOS)에 해당하는 값을 가지게 된다.
한편, 제 1 데이터 라인 전압(VBLT)은 오프셋 샘플링 구간에서 저장된 제 2 오프셋 전압에 의해 프리차지 전압(VBLP) + VOS에 해당하는 레벨을 가지게 된다.
따라서 입력 전압(VIN)에 포함된 제 1 오프셋 전압(VOS)이 제 1 데이터 라인 전압(VBLT)에 포함된 제 2 오프셋 전압에 의해 상쇄될 수 있다.
그리고, 감지/증폭 구간을 도 5 및 도 6D를 참조하여 설명하기로 한다.
감지/증폭 구간에는 BLEQ, SAON, SAOP, PMBLT, PMBLB, FBBLT 및 FBBLB 중에서 PMBLT = PMBLB = SAON = 하이 레벨이고, 나머지는 로우 레벨이다.
감지/증폭 구간에는 워드 라인(WLb)의 활성화 상태가 유지되며, PMBLT = PMBLB = SAON = 하이 레벨이므로 제 6, 7, 9 및 10 스위칭 소자(211, 212, 222, 223)가 턴 온 되고, 제 8, 11 및 12 스위칭 소자(221, 231, 232)는 턴 오프 된다.
센스 앰프(200)는 이전의 차지 쉐어링 동작에 의해 발생된 ΔV를 증폭함으로써 입력 전압(VIN)과 제 1 데이터 라인 전압(VBLT) 중에서 하나를 제 1 전압(VRTO) 레벨로 천이시키고, 다른 하나를 제 2 전압(VSB) 레벨로 천이시킬 수 있다.
이때 상술한 차지 쉐어링 동작 과정에서 오프셋 전압이 상쇄되었으므로 감지/증폭 과정에서의 마진(Sensing margin)이 오프셋 전압이 존재하는 경우에 비해 크게 증가할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (7)

  1. 제 1 데이터 라인과 제 2 데이터 라인 중에서 활성화된 데이터 라인을 통해 입력되는 입력신호를 감지 및 증폭하도록 구성된 감지부; 및
    상기 제 1 데이터 라인과 상기 제 2 데이터 라인 중에서 활성화되어야 할 데이터 라인에 존재하는 제 1 오프셋 전압을 샘플링하여 생성한 제 2 오프셋 전압을 다른 하나의 데이터 라인의 기생 커패시터에 저장하도록 구성된 오프셋 샘플링부를 포함하는 반도체 장치의 데이터 감지 회로.
  2. 제 1 항에 있어서,
    상기 데이터 감지 회로의 차지 쉐어링 동작 시, 상기 제 2 오프셋 전압에 의해 상기 제 1 오프셋 전압이 상쇄되도록 구성되는 반도체 장치의 데이터 감지 회로.
  3. 제 1 항에 있어서,
    상기 제 1 데이터 라인과 상기 제 2 데이터 라인은
    반도체 장치의 단위 메모리 블록들 중에서 어느 하나와 다른 하나에 각각 연결된 비트 라인(Bit Line)인 반도체 장치의 데이터 감지 회로.
  4. 복수의 제어신호들에 응답하여, 제 1 데이터 라인과 제 2 데이터 라인 중에서 활성화될 어느 하나의 데이터 라인의 제 1 오프셋 전압을 샘플링하여 생성한 제 2 오프셋 전압을 다른 하나의 데이터 라인에 저장하고 상기 제 1 오프셋 전압이 상기 제 2 오프셋 전압에 의해 상쇄되도록 구성된 센스 앰프; 및
    상기 제 1 데이터 라인과 상기 제 2 데이터 라인 중에서 활성화될 어느 하나를 정의하는 활성화 정보에 응답하여 상기 복수의 제어신호들을 생성하도록 구성된 센스 앰프 제어 회로를 포함하는 반도체 장치의 데이터 감지 회로.
  5. 제 4 항에 있어서,
    상기 센스 앰프의 차지 쉐어링 동작 시, 상기 제 2 오프셋 전압에 의해 상기 제 1 오프셋 전압이 상쇄되도록 구성되는 반도체 장치의 데이터 감지 회로.
  6. 제 4 항에 있어서,
    상기 센스 앰프는
    상기 제 1 데이터 라인과 상기 제 2 데이터 라인 중에서 활성화된 데이터 라인을 통해 입력되는 입력신호를 감지 및 증폭하도록 구성된 감지부, 및
    상기 제 1 오프셋 전압을 샘플링하여 생성한 상기 제 2 오프셋 전압을 상기 다른 하나의 데이터 라인의 기생 커패시터에 저장하도록 구성된 오프셋 샘플링부를 포함하는 반도체 장치의 데이터 감지 회로.
  7. 제 4 항에 있어서,
    상기 제 1 데이터 라인과 상기 제 2 데이터 라인은
    반도체 장치의 단위 메모리 블록들 중에서 어느 하나와 다른 하나에 각각 연결된 비트 라인(Bit Line)인 반도체 장치의 데이터 감지 회로.
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